JPH11163726A

JPH11163726A - Ａ／ｄ変換器及びａ／ｄ変換方法

Info

Publication number: JPH11163726A
Application number: JP32892197A
Authority: JP
Inventors: Hitoshi Tomizawa; 仁冨澤
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-11-28
Filing date: 1997-11-28
Publication date: 1999-06-18

Abstract

(57)【要約】【課題】比較器の回路規模を縮小でき、消費電力及び
コストを下げられるようにする。【解決手段】第１基準電圧発生回路１は、上位ビット
の第１基準電圧を第２基準電圧発生装置に入力し、この
電圧範囲を分圧して２^N/2個の第２基準電圧を発生さ
せ、比較器３へ出力する。比較器３で、Ｓ／Ｈ回路８に
ホールドされていたアナログ入力信号の電圧値と各第２
基準電圧との比較が行われ、エンコード回路４におい
て、Ｎ／２ビットのディジタルコードに変換され、ラッ
チ回路６にラッチされる。また同時にディジタルコード
は、第１基準電圧発生回路１にも出力され、上位ビット
に対応した下位ビットの第１基準電圧を出力する。そし
て、同様の処理により、下位ビットがラッチ回路７にラ
ッチされ、最終的に上位Ｎ／２ビットと同期して、Ｎビ
ットのディジタルコードとして出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログ入力信号
をディジタル信号に変換するＡ／Ｄ変換器及びＡ／Ｄ変
換方法に関する。

【０００２】

【従来の技術】従来の並列型Ａ／Ｄ変換器は、Ｎビット
の場合で２^N−１個の比較器を並べ、入力電圧と一致す
る比較電圧を一度に判定する方式である。図４に、従来
の並列型Ａ／Ｄ変換器のブロック図を示す。このＡ／Ｄ
変換器は、まず、２^N個の抵抗値が等しい抵抗からなる
抵抗ストリング５１により、（２^N−１）個の基準電圧
を発生させる。この基準電圧をおのおの比較電圧として
（２^N−１）個の比較器５２に加え、アナログ入力電圧
Ｖｉをすべての比較器５２に共通に加える。比較器５２
で比較電圧と入力電圧Ｖｉを比較し、入力電圧に最も近
い比較電圧を見つけ出す。すなわち、各比較器５２に与
える入力電圧より高い比較電圧の比較器５２の出力はす
べて０、低いときは１が出力される。この０−１の境界
をＥＸ−ＯＲ回路５３により検出し、エンコーダ５４に
より２進ディジタル信号に変換する。しかし、並列型Ａ
／Ｄ変換器においては、分解能がＮビットの場合、比較
器が２^N−１個必要であり、８ビット以上の分解能にな
ると、比較器の増加に伴い回路構成が複雑になり、また
消費電力も大きく発熱なども問題となる。

【０００３】そこで、上記問題点を解決するものとし
て、直並列型Ａ／Ｄ変換器がある。このＡ／Ｄ変換器
は、複数の低分解能の並列型Ａ／Ｄ変換器を用いて、信
号を上位と下位に分けて変換を行う方式である。すなわ
ち、並列型Ａ／Ｄ変換器に対し、速度を犠牲にして回路
規模を縮小する方式である。図５に、８ビット分解能を
有する直並列型Ａ／Ｄ変換器のブロック図を示す。図５
においてＳ／Ｈ（サンプルホールド）回路５６で標本化
・保持されたアナログ入力信号の電圧は、初段の４ビッ
トの並列比較型Ａ／Ｄ変換器５８で粗く変換され、上位
４ビットのディジタル出力となる。これは、同時に４ビ
ットのＤ／Ａ変換器５９によりアナログ電圧に戻され、
減算回路６０により、保持されている入力アナログ電圧
との差が作られる。この差電圧は、２段目のＡ／Ｄ変換
器６１で変換され、下位ビットのディジタルの出力とな
る。比較器の個数は４ビット並列型Ａ／Ｄ変換器２つ分
であるので、（２⁴−１）×２＝３０個であり、並列型
の比較器の２⁸−１＝２５５個に比べ大幅に低減され
る。

【０００４】また、直並列型Ａ／Ｄ変換器の他の事例の
１つとして、特開平４−１７０１１０号公報に開示され
ているものがある。図６に示す直並列型Ａ／Ｄ変換器に
おいて、アナログ入力端子７１に入力されたアナログ信
号はＳ／Ｈ回路７３でメインクロックを分周した第５の
クロックにてサンプルホールドされる。上位Ａ／Ｄ変換
回路７５で量子化され、上位ディジタル出力端子９２よ
り出力される。同じく上位ディジタル信号は、Ｄ／Ａ変
換回路８０でアナログ信号に戻され、減算回路８２でサ
ンプルホールド回路７３の出力信号より、Ｄ／Ａ変換回
路８０の出力信号を減算する。減算回路８２で減算され
た信号は、下位Ａ／Ｄ変換回路８９で下位ディジタル信
号となり、下位ディジタル出力端子９３より出力され
る。これにより直並列型Ａ／Ｄ変換装置は高速なＡ／Ｄ
変換回路としての機能のみならず、通常のＡ／Ｄ変換回
路としても機能することでコストを低減する。

【０００５】

【発明が解決しようとする課題】しかし、並列型Ａ／Ｄ
変換器に比較して直並列型Ａ／Ｄ変換器は、比較器の数
が少なくて済むとはいえ、（２^N/2−１）×２個の比較
器が必要であり、比較器の増加に伴い回路構成が複雑に
なり、また消費電力も大きく発熱なども問題となる。ま
た入力電圧はすべて比較器に共通に接続されているの
で、入力容量が大きくなるというような問題がある。ま
た、一番の問題は回路規模と消費電力の増加である。さ
らに、回路規模の増加に伴いＬＳＩ化する際などコスト
が高く、また歩留まりの面から見ても不利である。

【０００６】本発明は、比較器の回路規模を縮小でき、
消費電力及びコストを下げられるＡ／Ｄ変換器及びＡ／
Ｄ変換方法を提供することである。

【０００７】

【課題を解決するための手段】請求項１の発明は、アナ
ログ入力信号をＮビットのディジタル信号に変換する場
合に、上位Ｎ／２ビットを変換後、その結果に応じて下
位Ｎ／２ビットを変換するＡ／Ｄ変換器において、上位
ビットと下位ビットの電圧範囲を設定する２個の第１基
準電圧を発生する第１基準電圧発生回路と、前記第１基
準電圧による電圧範囲を２^N/2等分に分圧した第２基準
電圧を発生する第２基準電圧発生回路と、前記第２基準
電圧と前記アナログ入力信号の電圧を比較する２^N/2個
の比較回路と、前記比較回路の比較結果を符号化してデ
ィジタル信号に変換するエンコード回路と、前記エンコ
ード回路を出力したディジタル信号から上位ビットと下
位ビットをそれぞれ保持し同期させて出力するラッチ回
路と、を備える。そして、前記第１基準電圧発生回路
は、上位ビットの第１基準電圧を出力し、その結果エン
コード回路を出力したディジタル信号に基づいて、上位
ビットの第１基準電圧の範囲を２^N/2等分に分圧して、
下位ビットの第１基準電圧を設定して出力することを特
徴とする。

【０００８】請求項２の発明は、アナログ入力信号をＮ
ビットのディジタル信号に変換する場合に、上位Ｎ／２
ビットを変換後、その結果に応じて下位Ｎ／２ビットを
変換するＡ／Ｄ変換方法である。まず、上位ビットの電
圧範囲を設定する２個の第１基準電圧を発生し、該第１
基準電圧による電圧範囲を２^N/2等分に分圧した第２基
準電圧を発生し、該第２基準電圧と前記アナログ入力信
号の電圧を比較し、該比較結果を符号化してディジタル
信号に変換し、該ディジタル信号から上位ビットを保持
する。つぎに、前記ディジタル信号に対応する下位ビッ
トの電圧範囲を設定する第１基準電圧を発生し、該第１
基準電圧による電圧範囲を２^N/2等分に分圧した第２基
準電圧を発生し、該第２基準電圧と前記アナログ入力信
号の電圧を比較し、該比較結果を符号化してディジタル
信号に変換し、該ディジタル信号から下位ビットを保持
する。そして、保持されている上位ビットと下位ビット
のディジタル信号を同期させて出力することを特徴とす
る。

【０００９】本発明において、第１基準電圧発生回路
が、上位ビットの第１基準電圧を出力し、その結果エン
コード回路を出力したディジタル信号に基づいて、上位
ビットの第１基準電圧の範囲を２^N/2等分に分圧して、
下位ビットの第１基準電圧を設定して出力し、同一の比
較器で、上位ビットと下位ビットの出力を得ることがで
きる。そして、この上位ビットと下位ビットを同期させ
て出力することにより、Ｎビットの出力を得る。従っ
て、比較器の数を大幅に縮小でき、回路規模、消費電力
を抑えられることを特徴とし、上位、下位ビットを同一
比較器により変換させるため、比較器のプロセス的なバ
ラツキによる上位、下位ビットのリニアリティに及ぼす
影響を抑えられる。

【００１０】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。

【００１１】図１は、本発明に係るＡ／Ｄ変換器の実施
形態を示すブロック図である。図１におけるＡ／Ｄ変換
器は、アナログ入力信号をＮビットのディジタル信号に
変換する装置であり、第１基準電圧発生回路１、第２基
準電圧発生回路２、比較器３、エンコード回路４、セレ
クタ５、上位ビット用ラッチ６、下位ビット用ラッチ
７、サンプルホールド（Ｓ／Ｈ）回路８からなる。

【００１２】第１基準電圧発生回路１は、第２基準電圧
発生回路２の両端子に第１基準電圧を供給するものであ
り、該第１基準電圧は上位ビットと下位ビットでそれぞ
れ設定される。第２基準電圧発生回路２は、第１基準電
圧発生回路１から出力された電圧範囲を２^N/2等分に分
圧して、第２基準電圧を発生する。

【００１３】比較器３は、２^N/2個あり、第２基準電圧
発生回路２から出力される第２基準電圧のそれぞれと接
続されている。また、アナログ入力信号をホールドして
いるＳ／Ｈ回路８が比較器３にパラレルに接続されてい
る。こうして、第２基準電圧発生回路２により分圧され
た第２基準電圧とアナログ入力信号の電圧が比較され
る。エンコード回路４は、比較器３の出力結果をＮ／２
ビットのディジタルコードに変換する。そして、その結
果をセレクタ５と第１基準電圧発生回路１に出力する。
セレクタ５は、ディジタル出力を上位あるいは下位ビッ
トのデータであるかによって上位ビット用ラッチ回路６
あるいは下位ビット用ラッチ回路７を選択する。一方、
エンコード回路４を出力したディジタル信号に応じて、
新たに第１基準電圧発生回路１にて第１基準電圧が設定
され、第２基準電圧発生回路２の２つの入力端子にそれ
ぞれ入力される。

【００１４】次に、このＡ／Ｄ変換器の動作を説明す
る。このＮビットのＡ／Ｄ変換器において、第一に上位
Ｎ／２ビットを変換し、次に上位ビットの結果に応じて
下位Ｎ／２ビットを変換し、最後に上位Ｎ／２ビット、
下位Ｎ／２ビットを合わせ、Ｎビットの出力を得るもの
である。

【００１５】まず、第１基準電圧発生回路１は、上位ビ
ットの第１基準電圧として、例えば電源電圧ＶＤＤ
［Ｖ］と、ＧＮＤ［０Ｖ］を第２基準電圧発生装置に入
力する。このときのＶＤＤ，ＧＮＤはアナログ入力範囲
を意味する（アナログ入力範囲＝ＶＤＤ〜ＧＮＤ
［Ｖ］）。第２基準電圧発生回路２は、第１基準電圧に
より設定された電圧範囲（ＶＤＤ〜ＧＮＤ）を、例えば
２^N/2個の抵抗素子により分圧して２^N/2個の第２基準電
圧を発生させ、比較器３へ出力する。Ｓ／Ｈ回路８で
は、サンプリングされたアナログ入力信号がホールドさ
れている。この比較器３で、Ｓ／Ｈ回路８にホールドさ
れていたアナログ入力信号の電圧値と各第２基準電圧と
の比較が行われる。比較結果は、次のエンコード回路４
において、Ｎ／２ビットのディジタルコードに変換され
る。すなわち、アナログ入力信号の電圧に最も近い第２
基準電圧を見つけ出し、エンコーダ４により２進ディジ
タル信号に変換する。このディジタルコードはセレクタ
５に出力され、上位ビットコードとして上位ビット用ラ
ッチ回路６にラッチされる。また同時に上位ビットディ
ジタルコード出力結果は、第１基準電圧発生回路１にも
出力される。

【００１６】次に、下位ビット変換用基準電圧の選択が
おこなわれる。ここでは、上位側のＮ／２ビット分のコ
ードに対応した第１基準電圧を出力するよう設定されて
いる。この下位ビットの第１基準電圧は、上位ビットの
結果を踏まえて、更にアナログ入力信号の電圧の下位ビ
ットを検出するための電圧値が、第２基準電圧発生回路
２の２入力端子へ入力される。すなわち、第２基準電圧
発生回路２に入力する電圧値については、上位ビットに
該当する第２基準電圧と、この電圧の次にアナログ入力
信号に近い第２基準電圧を、下位ビットを得るための第
２基準電圧発生回路２に与える電圧値として選択する。
この選択された電圧が、第２基準電圧発生回路２のそれ
ぞれの入力に与えられ、第２基準電圧発生回路２におい
て、下位Ｎ／２ビットを得るための基準電圧に分圧され
る。

【００１７】この下位ビット用の第２基準電圧とアナロ
グ入力信号の電圧の比較が比較器３にて比較される。こ
のときのアナログ入力信号の電圧は、先の上位ビットコ
ードを得たときのアナログ電圧値であり、Ｓ／Ｈ回路８
にて一定期間保持されていたものである。アナログ入力
信号の電圧に最も近い第２基準電圧を見つけ出し、エン
コーダ４により２進ディジタル信号に変換する。ディジ
タル信号は、セレクタ５を通して、下位ビットのラッチ
回路７にラッチされ、最終的に該上位Ｎ／２ビットと同
期して、Ｎビットのディジタルコードとして出力され
る。

【００１８】こうして、直並列型Ａ／Ｄ変換器に比較し
て、分解能が増えることによる回路規模増大が抑えられ
る。また、基準電圧を作り出す抵抗素子の数も抑えら
れ、回路規模及びコストの低減、並びに消費電力化を得
ることができる。また、上位ビット、下位ビットともに
同一の比較器を使用するために、上位、下位側で比較器
の性能のばらつきによるプロセス的な影響を受けにく
い。

【００１９】次に、６ビットのＡ／Ｄ変換器の例に基づ
いて、詳しく説明する。図２は、６ビットのＡ／Ｄ変換
器を示すブロック図である。このＡ／Ｄ変換器の構成
は、図１と同じであり、同一部分には同一符号を付す。
第１基準電圧発生回路１は、８個のＮＯＲ回路１１〜１
８と、８個の直列接続した抵抗値の等しい抵抗素子１９
と、８×２＋２＝１８個のアナログスイッチとで構成さ
れている。直列接続した抵抗素子１９は、Ｖ_DDとＧＮＤ
に接続されており、各抵抗１９の両端子にアナログスイ
ッチが一つずつ配置されている。Ｖ_DD及びＧＮＤはアナ
ログスイッチＳＷ１，ＳＷ４を介してそれぞれバッファ
２０，２１に接続されている。各抵抗１９の両端子に接
続されたアナログスイッチのうち、高電圧側（Ｖ_DD側）
は、アナログスイッチＳＷ２を介してバッファ２０に接
続されている。低電圧側（ＧＮＤ側）のアナログスイッ
チは、アナログスイッチＳＷ３を介してバッファ２１に
接続されている。これらバッファ２０，２１を出力した
電圧は、第２基準電圧発生回路２に入力され８個の抵抗
素子２２により分圧される。分圧された第２基準電圧
は、８個の比較器にそれぞれ入力され、Ｓ／Ｈ回路８で
ホールドされたアナログ入力信号の電圧と比較する。こ
れら比較結果はエンコード回路４に入力され、ディジタ
ル信号に変換される。このディジタル信号は、第１基準
電圧発生回路１のＮＯＲ回路１１と、セレクタ４に入力
され、図１と同様に上位ビット用ラッチと下位ビット用
ラッチにディジタル信号が保持される。

【００２０】次に、このＡ／Ｄ変換器の動作を説明す
る。図３は、このＡ／Ｄ変換器の各部のタイミングチャ
ートであり、これに基づいて説明する。まず、上位３ビ
ットのディジタルコード化を行う。アナログスイッチの
制御信号ＣＫＪをＨレベル、制御信号ＣＫＪ“バー”を
Ｌレベルにすることにより、第１基準電圧発生回路１内
のＳＷ１をＯＮ、ＳＷ２をＯＦＦ、ＳＷ３をＯＦＦ及び
ＳＷ４をＯＮとする。従って、第２基準電圧発生回路２
のバッファ２０にはＶ_DDが印加され、バッファ２１には
０Ｖ（ＧＮＤ）が印加される。バッファ２０，２１から
第２基準電圧発生回路２に電圧が入力され、抵抗２２に
より分圧された第２基準電圧が比較器３に入力される。

【００２１】一方、アナログ入力信号Ｎは、Ｓ／Ｈ回路
８において、制御信号ＣＫＳＨをＨレベルにすることに
よりサンプルホールドされる。このアナログ入力信号が
比較器３にそれぞれ入力され、各基準電圧と比較され、
この比較結果をエンコード回路４にて３ビットのディジ
タル信号に変換する。例えば、アナログ入力信号電圧よ
り第２基準電圧が低くなる境界の電圧を２進ディジタル
信号に変換する。図８に示すように、サンプル点Ｎのデ
ィジタル信号が１０１と変換されたとする。この信号が
セレクタ５に入力され、制御信号ＣＫＳがＨレベルとす
ることにより、上位ビット用ラッチ６が選択される。制
御信号ＣＫＢＬＪをＨレベルとして、上位ビット用ラッ
チ６にデータを保持する。

【００２２】次に、下位ビットを算出する。図８におい
て、アナログ信号のピークは上位３ビットの１０１〜１
１０の間に存在する。したがって、この間の下位３ビッ
トを求める。まず、エンコード回路４を出力した信号１
０１は第１基準信号発生回路１のＮＯＲ回路１１〜１８
にも入力される。上位３ビット１０１のディジタル信号
により、第１基準電圧発生回路１のＮＯＲゲート１６が
Ｈレベルとなり、ＳＷ５とＳＷ６がＯＮとなる。この時
は、上位ビット検出時とは逆にＣＳＪがＨレベルとなっ
ており、ＳＷ１はＯＦＦ、ＳＷ２はＯＮ、ＳＷ３はＯＮ
及びＳＷ４はＯＦＦとなっている。こうして、バッファ
２０には６／８Ｖ_DDが、又バッファ２１には５／８Ｖ_DD
が出力され、バッファ２０，２１より第２基準信号発生
回路２に出力される。

【００２３】第２基準信号発生回路２では、１／８Ｖ_DD
の電圧を、抵抗２２により分圧して１／１６Ｖ_DDを基準
電圧として、比較器３に出力する。Ｓ／Ｈ回路８にホー
ルドされていたアナログ入力信号Ｎと、この基準電圧に
より比較器３にて再度比較されエンコード回路４にて下
位３ビットが得られる。制御信号ＣＫＳがＬレベルとな
っており、セレクタ５は下位ビット用ラッチを選択す
る。制御信号ＣＫＢＬＫがＨレベルとなって、下位３ビ
ットは下位ビット用ラッチ７にラッチされる。さて、制
御信号ＣＫＢＬＪ，ＣＫＢＬＫがＬレベルになったと
き、ラッチ６，７に保持されていた上位ビットと下位ビ
ットのディジタル信号は合わせて出力される。このよう
に、各アナログ入力信号のサンプルポイントが同様に処
理される。

【００２４】

【発明の効果】以上により、本発明は、２^N/2個の比較
器で構成されるので、従来の並列型ばかりでなく直並列
型Ａ／Ｄ変換器に比較して、分解能が増えることによる
回路規模増大が抑えられる。また、基準電圧を作り出す
抵抗素子の数も抑えられ、回路規模及びコストの低減、
並びに消費電力化を得ることができる。また、上位ビッ
ト、下位ビットともに同一の比較器を使用するために、
上位、下位側で比較器の性能のばらつきによるプロセス
的な影響を受けにくい。

【図面の簡単な説明】

【図１】本発明におけるＡ／Ｄ変換器のブロック図であ
る。

【図２】６ビット分解能のＡ／Ｄ変換器のブロック図で
ある。

【図３】６ビット分解能のＡ／Ｄ変換器のタイミングチ
ャートである。

【図４】エンコード回路におけるアナログ入力信号の上
位３ビット変換を示す説明図である。

【図５】従来技術としての並列型Ａ／Ｄ変換器のブロッ
ク図である。

【図６】従来技術としての直並列型Ａ／Ｄ変換器回路の
ブロック図である。

【図７】従来技術としての他の直並列型Ａ／Ｄ変換器の
ブロック図である。

【符号の説明】

１基準電圧発生回路１２基準電圧発生回路２３比較器４エンコーダ回路５比較器６ラッチ回路（上位側）７ラッチ回路（下位側）８Ｓ／Ｈ回路

Claims

【特許請求の範囲】

【請求項１】アナログ入力信号をＮビットのディジタ
ル信号に変換する場合に、上位Ｎ／２ビットを変換後、
その結果に応じて下位Ｎ／２ビットを変換するＡ／Ｄ変
換器において、上位ビットと下位ビットの電圧範囲を設定する２個の第
１基準電圧を発生する第１基準電圧発生回路と、前記第１基準電圧による電圧範囲を２^N/2等分に分圧し
た第２基準電圧を発生する第２基準電圧発生回路と、前記第２基準電圧と前記アナログ入力信号の電圧を比較
する２^N/2個の比較回路と、前記比較回路の比較結果を符号化してディジタル信号に
変換するエンコード回路と、前記エンコード回路を出力したディジタル信号から上位
ビットと下位ビットをそれぞれ保持し同期させて出力す
るラッチ回路と、を備え、前記第１基準電圧発生回路は、上位ビットの第１基準電
圧を出力し、その結果エンコード回路を出力したディジ
タル信号に基づいて、上位ビットの第１基準電圧の範囲
を２^N/2等分に分圧して、下位ビットの第１基準電圧を
設定して出力することを特徴とするＡ／Ｄ変換器。
【請求項２】アナログ入力信号をＮビットのディジタ
ル信号に変換する場合に、上位Ｎ／２ビットを変換後、
その結果に応じて下位Ｎ／２ビットを変換するＡ／Ｄ変
換方法において、上位ビットの電圧範囲を設定する２個の第１基準電圧を
発生し、該第１基準電圧による電圧範囲を２^N/2等分に
分圧した第２基準電圧を発生し、該第２基準電圧と前記
アナログ入力信号の電圧を比較し、該比較結果を符号化
してディジタル信号に変換し、該ディジタル信号から上
位ビットを保持し、前記ディジタル信号に対応する下位ビットの電圧範囲を
設定する第１基準電圧を発生し、該第１基準電圧による
電圧範囲を２^N/2等分に分圧した第２基準電圧を発生
し、該第２基準電圧と前記アナログ入力信号の電圧を比
較し、該比較結果を符号化してディジタル信号に変換
し、該ディジタル信号から下位ビットを保持し、保持されている上位ビットと下位ビットのディジタル信
号を同期させて出力することを特徴とするＡ／Ｄ変換方
法。