JP2003010488A - 遊技機及びそのインタフェースｉｃ - Google Patents

Abstract

(57)【要約】 【課題】 ハードウェア及びソフトウェアの制約を軽減
した遊技機のインタフェースＩＣを提供する。 【解決手段】 制御回路の出力ポートに使用する８ビッ
トデータポートＩＣ８０１は、ＣＰＵから入力された８
ビットデータ８０５−１をラッチする８ビット出力ラッ
チポート８０２−１〜８０２−５と、入力された８ビッ
トデータの上位４ビットデータ８０５−２または下位４
ビットデータ８０５−３をラッチする４ビット出力ラッ
チポート８０２−６とを有し、上位４ビットデータ８０
５−２または下位４ビットデータ８０５−３のいずれか
一方がＳＥＬＥＣＴ信号８０７によって選択され、選択
されたデータが４ビット出力ラッチポート８０２−６へ
入力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、遊技機及びそのイ
ンタフェースＩＣに関し、より詳しくは、制御回路にお
ける出力ポートのインタフェースＩＣとして、８ビット
データポートＩＣを使用するパチンコ機と呼ばれる遊技
機及びそのインタフェースＩＣに関する。

【０００２】

【従来の技術】従来、一般的にパチンコ機と呼ばれる遊
技機がある。遊技機関連の文献である特開平１１−３１
９２５２号公報、特開平１１−７０２２９号公報および
特開平９−１４０８８１号公報等遊技機に関する公報
に、遊技機の一般的な機械構造が開示されている。

【０００３】遊技機の制御回路における出力ポートに
は、Ｉ／Ｏ（Input/Output）エキスパンダＩＣ（Integr
ated Circuit）、８ビットデータポートＩＣ等の種々の
インタフェースＩＣが使用されている。

【０００４】Ｉ／ＯエキスパンダＩＣは、入出力を切り
替える機能を搭載したＩＣではアドレスデコーダ等を同
時に内蔵しており、入出力に振り向けられるビット数に
制限がある。加えて、遊技機の制御回路に使用するＩＣ
は、「シュリンクＤＩＰ（Dual Inline Package）パッ
ケージで最大６４ピン」という制限が、課せられてい
る。このため、Ｉ／ＯエキスパンダＩＣは、出力ポート
として使用された場合、必要な出力ビット数が少なくな
る方向となり、使用し難い現状がある。

【０００５】図１〜５は、上述のシュリンクＤＩＰパッ
ケージで最大６４ピンの制限下で、遊技機の制御回路に
おける出力ポートに使用される８ビットデータポートＩ
Ｃの従来例を示す図である。なお、各図面において同様
の機能を有する箇所には同一の符号を付している。

【０００６】図１は、図中符号１０１で示す８ビットデ
ータポートＩＣである株式会社東芝のTC6369AN（登録商
標）の、外部端子のピン配置図である。図２は、上記TC
6369ANのシステム構成を示すブロック図である。図３及
び４は、TC6369ANの端子名称及びその機能を示す図であ
る。これらの図に示すように、出力ポートＡ〜Ｅは、ラ
イト信号の立ち上がりエッジにより入力Ｄ７〜Ｄ０のデ
ータを読み込み、各々、出力ＡＯＵＴ７〜ＡＯＵＴ０、
出力ＢＯＵＴ７〜ＢＯＵＴ０、出力ＣＯＵＴ７〜ＣＯＵ
Ｔ０、出力ＤＯＵＴ７〜ＤＯＵＴ０、出力ＥＯＵＴ７〜
ＥＯＵＴ０より出力する。

【０００７】ただし、出力ポートＦは、ライト信号の立
ち上がりエッジにより、入力Ｄ３〜Ｄ０の下位４ビット
のみのデータを読み込み、出力ＦＯＵＴ３〜ＦＯＵＴ０
より出力する。

【０００８】図５は、上述の８ビットデータポートＩＣ
のTC6369ANを使用した遊技機の制御回路における出力ポ
ート周辺回路のブロック図である。符号１０１−１と１
０１−２はTC6369ANである。遊技機全体の制御を行う１
チップＣＰＵ（central processing unit）５０１は水
晶発信器５０３により駆動される。８ビット入力ポート
ＩＣ５０２−１及び５０２−２により外部から取り込ま
れた入力Ｄ７〜Ｄ０のデータは、ＣＰＵ５０１によるア
ドレスデコード信号であるＣＳ（Chip Select）０〜Ｃ
Ｓ１３により指示される１０１−１または１０１−２の
TC6369AN内のいずれかの出力ポートにラッチされる。

【０００９】上記ラッチされたＤ７〜Ｄ０のデータは、
出力ＡＯＵＴ７〜ＡＯＵＴ０、出力ＢＯＵＴ７〜ＢＯＵ
Ｔ０、出力ＣＯＵＴ７〜ＣＯＵＴ０、出力ＤＯＵＴ７〜
ＤＯＵＴ０、出力ＥＯＵＴ７〜ＥＯＵＴ０、出力ＧＯＵ
Ｔ７〜ＧＯＵＴ０、出力ＨＯＵＴ７〜ＨＯＵＴ０、出力
ＩＯＵＴ７〜ＩＯＵＴ０、出力ＪＯＵＴ７〜ＪＯＵＴ
０、出力ＫＯＵＴ７〜ＫＯＵＴ０のいずれかとして出力
される。または、出力ＦＯＵＴ３〜ＦＯＵＴ０、出力Ｌ
ＯＵＴ３〜ＬＯＵＴ０のいずれかからＤ３〜Ｄ０の下位
４ビットのみのデータが出力される。

【００１０】図５に例示されるように、シュリンクＤＩ
Ｐパッケージで最大６４ピンの制限下で、遊技機の制御
回路における出力ポートに８ビットデータポートＩＣを
使用した場合、その８ビットデータポートＩＣは出力ポ
ートが固定で、８ビット×５ポート（図２の出力ポート
Ａ〜Ｅ）と４ビット×１ポート（図２の出力ポートＦ）
の合計４４ビット固定出力となる。

【００１１】この場合、８ビットフルに使用するポート
（図２の出力ポートＡ〜Ｅ）は有効に使用できるが、６
４ピンをフルに使用する場合は下位４ビット固定の１ポ
ート（図２の出力ポートＦ）ができてしまう。このよう
な８ビットデータポートＩＣを２個使用した図５のよう
な場合（またはそれを２個以上の偶数個使用した場合）
には、図２の出力ポートＦに対するアドレスデコード信
号（ＣＳ）を４ビットで割り振る必要があると共に、そ
れに係る遊技制御プログラムの処理が４ビット単位の処
理になるためその分のプログラム容量が増大する。さら
にこのような構成では、図５に例示したように、ＣＳ０
〜ＣＳ１３の計１４個のアドレスデコード信号を出力可
能な１チップＣＰＵを要する。

【００１２】

【発明が解決しようとする課題】上述のように、遊技機
の制御回路に使用するＩＣに係る遊技機の検査機関によ
る制限を遵守しながら、従来の８ビットデータポートＩ
Ｃを使用すると、所定数以上のアドレスデコード信号を
出力可能なＣＰＵの使用に制限され、遊技制御プログラ
ムも冗長な処理の分だけ容量が圧迫されるという解決す
べき課題が従来技術にはあった。

【００１３】本発明は、このような課題に鑑みてなされ
たもので、その目的とするところは、ハードウェア及び
ソフトウェアの制約を軽減した遊技機及びそのインタフ
ェースＩＣを提供することにある。

【００１４】

【課題を解決するための手段】このような目的を達成す
るために、請求項１に記載の発明は、制御回路のＣＰＵ
から入力された８ビットデータをラッチするための１以
上の８ビット出力ラッチポートと、入力された前記８ビ
ットデータの上位４ビットデータまたは下位４ビットデ
ータをラッチするための４ビット出力ラッチポートとを
有する８ビットデータポートＩＣを、前記制御回路の出
力ポートに使用する遊技機において、前記８ビットデー
タポートＩＣは、前記上位４ビットデータまたは前記下
位４ビットデータのいずれか一方の選択の設定を行う設
定手段と、該設定手段の設定に基づいて、前記上位４ビ
ットデータまたは前記下位４ビットデータを選択して前
記４ビット出力ラッチポートへ入力する選択手段とを有
し、前記８ビットデータポートＩＣであって、前記設定
手段の設定が、前記上位４ビットデータの選択となって
いる第１の８ビットデータポートＩＣと、前記８ビット
データポートＩＣであって、前記設定手段の設定が、前
記下位４ビットデータの選択となっている第２の８ビッ
トデータポートＩＣとを備え、前記第１の８ビットデー
タポートＩＣの前記４ビット出力ラッチポートと前記第
２の８ビットデータポートＩＣの前記４ビット出力ラッ
チポートは、前記ＣＰＵからの１つの出力ラッチ信号に
よりデータをラッチし、当該ラッチしたデータを前記出
力ポートに出力することを特徴とする（実施形態１）。

【００１５】請求項２に記載の発明は、請求項１に記載
の遊技機において、前記設定手段はＳＥＬＥＣＴ信号用
端子に入力されるＳＥＬＥＣＴ信号であり、前記選択手
段は前記上位４ビットデータを選択する第１のゲート回
路と前記下位４ビットデータを選択する第２のゲート回
路を有し、前記ＳＥＬＥＣＴ信号のレベルの設定に基づ
いて、前記第１のゲート回路または前記第２のゲート回
路のいずれか一方が動作することを特徴とする（実施形
態１）。

【００１６】請求項３に記載の発明は、請求項１または
２に記載の遊技機において、前記８ビットデータポート
ＩＣは、６４個の外部端子と、５つの前記８ビット出力
ラッチポートと、１つの前記４ビット出力ラッチポート
とを備えたことを特徴とする（実施形態１）。

【００１７】請求項４に記載の発明は、請求項３に記載
の遊技機において、前記ＣＰＵは１３個のラッチ信号を
出力し、該１３個のラッチ信号は、前記１つの出力ラッ
チ信号と、前記第１の８ビットデータポートＩＣの５つ
の前記８ビット出力ラッチポートに、データをラッチさ
せるための第１の５つの出力ラッチ信号と、前記第２の
８ビットデータポートＩＣの５つの前記８ビット出力ラ
ッチポートに、データをラッチさせるための第２の５つ
の出力ラッチ信号と、前記制御回路の入力ポートに使用
される２つの８ビット入力ポートＩＣから、前記ＣＰＵ
がデータを取り込むための２つの入力制御信号とから成
ることを特徴とする（実施形態１）。

【００１８】請求項５に記載の発明は、制御回路のＣＰ
Ｕから入力された８ビットデータをラッチするための１
以上の８ビット出力ラッチポートを有する８ビットデー
タポートＩＣを、前記制御回路の出力ポートに使用する
遊技機において、前記８ビットデータポートＩＣは、前
記８ビット出力ラッチポートであって、ラッチした前記
８ビットデータの上位４ビットデータと下位４ビットデ
ータとを、分けて出力する分割出力ラッチポートと、前
記上位４ビットデータまたは前記下位４ビットデータの
いずれか一方の選択の設定を行う設定手段と、該設定手
段の設定に基づいて、前記上位４ビットデータまたは前
記下位４ビットデータを選択して前記出力ポートへ出力
する選択手段とを有し、前記８ビットデータポートＩＣ
であって、前記設定手段の設定が、前記上位４ビットデ
ータの選択となっている第１の８ビットデータポートＩ
Ｃと、前記８ビットデータポートＩＣであって、前記設
定手段の設定が、前記下位４ビットデータの選択となっ
ている第２の８ビットデータポートＩＣとを備え、前記
第１の８ビットデータポートＩＣの前記分割出力ラッチ
ポートと前記第２の８ビットデータポートＩＣの前記分
割出力ラッチポートは、前記ＣＰＵからの１つの出力ラ
ッチ信号によりデータをラッチすることを特徴とする
（実施形態２）。

【００１９】請求項６に記載の発明は、請求項５に記載
の遊技機において、前記設定手段はＳＥＬＥＣＴ信号用
端子に入力されるＳＥＬＥＣＴ信号であり、前記選択手
段は前記上位４ビットデータを選択する第１のゲート回
路と前記下位４ビットデータを選択する第２のゲート回
路とを有し、前記ＳＥＬＥＣＴ信号のレベルの設定に基
づいて、前記第１のゲート回路または前記第２のゲート
回路のいずれか一方が動作することを特徴とする（実施
形態２）。

【００２０】請求項７に記載の発明は、請求項５または
６に記載の遊技機において、前記８ビットデータポート
ＩＣは、６４個の外部端子と、５つの前記８ビット出力
ラッチポートと、１つの前記分割出力ラッチポートとを
備えたことを特徴とする（実施形態２）。

【００２１】請求項８に記載の発明は、請求項７に記載
の遊技機において、前記ＣＰＵは１３個のラッチ信号を
出力し、該１３個のラッチ信号は、前記１つの出力ラッ
チ信号と、前記第１の８ビットデータポートＩＣの５つ
の前記８ビット出力ラッチポートに、データをラッチさ
せるための第１の５つの出力ラッチ信号と、前記第２の
８ビットデータポートＩＣの５つの前記８ビット出力ラ
ッチポートに、データをラッチさせるための第２の５つ
の出力ラッチ信号と、前記制御回路の入力ポートに使用
される２つの８ビット入力ポートＩＣから、前記ＣＰＵ
がデータを取り込むための２つの入力制御信号とから成
ることを特徴とする（実施形態２）。

【００２２】請求項９に記載の発明は、入力された８ビ
ットデータをラッチするための１以上の８ビット出力ラ
ッチポートと、入力された前記８ビットデータの上位４
ビットデータまたは下位４ビットデータをラッチするた
めの４ビット出力ラッチポートとを有する８ビットデー
タポートＩＣである遊技機のインタフェースＩＣにおい
て、前記上位４ビットデータまたは前記下位４ビットデ
ータのいずれか一方の選択の設定を行う設定手段と、該
設定手段の設定に基づいて、前記上位４ビットデータま
たは前記下位４ビットデータを選択して前記４ビット出
力ラッチポートへ入力する選択手段とを備えたことを特
徴とする（実施形態１）。

【００２３】請求項１０に記載の発明は、請求項９に記
載の遊技機のインタフェースＩＣにおいて、前記設定手
段はＳＥＬＥＣＴ信号用端子に入力されるＳＥＬＥＣＴ
信号であり、前記選択手段は前記上位４ビットデータを
選択する第１のゲート回路と前記下位４ビットデータを
選択する第２のゲート回路を有し、前記ＳＥＬＥＣＴ信
号のレベルの設定に基づいて、前記第１のゲート回路ま
たは前記第２のゲート回路のいずれか一方が動作するこ
とを特徴とする（実施形態１）。

【００２４】請求項１１に記載の発明は、請求項９また
は１０に記載の遊技機のインタフェースＩＣにおいて、
６４個の外部端子と、５つの前記８ビット出力ラッチポ
ートと、１つの前記４ビット出力ラッチポートとを備え
たことを特徴とする（実施形態１）。

【００２５】請求項１２に記載の発明は、制御回路のＣ
ＰＵから入力された８ビットデータをラッチするための
１以上の８ビット出力ラッチポートを有する８ビットデ
ータポートＩＣである遊技機のインタフェースＩＣにお
いて、前記８ビット出力ラッチポートであって、ラッチ
した前記８ビットデータの上位４ビットデータと下位４
ビットデータとを、分けて出力する分割出力ラッチポー
トと、前記上位４ビットデータまたは前記下位４ビット
データのいずれか一方の選択の設定を行う設定手段と、
該設定手段の設定に基づいて、前記上位４ビットデータ
または前記下位４ビットデータを選択して前記出力ポー
トへ出力する選択手段とを備えたことを特徴とする（実
施形態２）。

【００２６】請求項１３に記載の発明は、請求項１２に
記載の遊技機のインタフェースＩＣにおいて、前記設定
手段はＳＥＬＥＣＴ信号用端子に入力されるＳＥＬＥＣ
Ｔ信号であり、前記選択手段は前記上位４ビットデータ
を選択する第１のゲート回路と前記下位４ビットデータ
を選択する第２のゲート回路を有し、前記ＳＥＬＥＣＴ
信号のレベルの設定に基づいて、前記第１のゲート回路
または前記第２のゲート回路のいずれか一方が動作する
ことを特徴とする（実施形態２）。

【００２７】請求項１４に記載の発明は、請求項１２ま
たは１３に記載の遊技機のインタフェースＩＣにおい
て、６４個の外部端子と、５つの前記８ビット出力ラッ
チポートと、１つの前記分割出力ラッチポートとを備え
たことを特徴とする（実施形態２）。

【００２８】なお、特許請求の範囲と対応する実施形態
を（）で示す。ただし、特許請求の範囲に記載した構成
要素は上記（）部の実施形態の構成に限定されるもので
はない。

【００２９】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態を詳細に説明する。なお、各図面において同様の
機能を有する箇所には同一の符号を付し、説明の重複は
省略する。また、遊技機の基本構造はたとえば、特開平
１１−３１９２５２号公報等に示されるような従来例と
同様とすることができるので、本実施形態での説明は本
発明に関わる構成部とその補足部位のみに留める。な
お、遊技盤上には多数の釘が配設されているが、以下の
図面においては、簡単のため、全ての釘を図示してはい
ない。

【００３０】［実施形態１］（装置構成）図６は、遊技
機の正面概観の１例を示す図である。図６において、本
実施形態の遊技機は、遊技機の役物等を盤面に据え付け
る遊技盤６０１、特別図柄表示装置６０２、始動入賞口
６０３、普通図柄表示装置作動ゲート（左）６０４、普
通図柄表示装置作動ゲート（右）６０５、普通図柄表示
装置６０６、普通電動役物６０７、可変入賞球装置６０
８、遊技機ハンドル６１２等を有する。

【００３１】特別図柄表示装置６０２は、たとえば、Ｌ
ＣＤ（Liquid Crystal Display）またはＣＲＴ（Cathod
e Ray Tube）ディスプレイ等の可変表示装置、７セグメ
ントＬＥＤ（Light Emitting Diode）、ドットマトリク
ス表示装置、ドラム等その他がある。特別図柄表示装置
６０２は、複数の数字や図形等の特別図柄（以下、図
柄）を変動表示する。

【００３２】特別図柄表示装置６０２は、本実施形態で
は、背景等の画像および複数の図柄の各々を動画として
表示可能な可変表示装置を有し、複数の図柄を変動表示
し、所定時間の後にそれらの図柄が変動停止させられ、
停止図柄が予め定めた特定の図柄の組合せとなった場合
を特賞（いわゆる大当たり）とする。特賞とは、遊技が
第１の状態から第２の状態に切り替わるポイントであ
り、第２の状態は遊技者へ所定の遊技価値を付与する有
利な状態（大当たり動作）である。

【００３３】始動入賞口６０３は、遊技者により打ち出
された遊技球が入賞すると、内部の特別図柄始動スイッ
チ７０１（図７の説明で後述）のトリガ発生により入賞
を検知し、特別図柄表示装置６０２の図柄変動の契機を
与える。

【００３４】普通図柄表示装置作動ゲート（左）６０４
および普通図柄表示装置作動ゲート（右）６０５は、遊
技者により打ち出された遊技球が通過すると、内部の普
通図柄作動スイッチ７０２（図７の説明で後述）のトリ
ガ発生により、普通図柄表示装置６０６の普通図柄の変
動契機を与える。

【００３５】普通図柄表示装置６０６は、７セグメント
ＬＥＤ等の表示する普通図柄を変動表示する。普通電動
役物６０７は、普通図柄表示装置６０６が特定の普通図
柄を停止表示（いわゆる小当たり）した場合に開放し、
始動入賞口６０３への入賞をアシストする。

【００３６】可変入賞球装置６０８は、特別図柄表示装
置６０２の停止図柄が予め定めた特定の図柄の組合せと
なった場合、すなわち、特賞になった時に、その後の大
当たり動作における可変入賞球装置６０８前面に付置さ
れた開閉部材６０９の開放動作を行う。

【００３７】大当り動作中は、開閉部材６０９がほぼ水
平に開き、遊技球の入賞を受け付ける大入賞口６１０が
開放され、多数の遊技球の入賞を受け付ける。大入賞口
６１０に遊技球が入賞すると、可変入賞球装置６０８の
内部の大入賞口スイッチ７０３（図７の説明で後述）の
トリガ発生により、遊技機は大入賞口６１０への遊技球
数を把握し、その入賞の賞球払い出しの契機が与えられ
る。大入賞口６１０の開放は、所定時間（例えば、３０
秒）経過するか、所定数（以下、大入賞口規定数と呼
ぶ）の遊技球が大入賞口６１０に入賞するまで、継続す
る。

【００３８】さらに、可変入賞球装置６０８は内部に特
定領域６１１を有する。特定領域６１１は、遊技盤６０
１の盤面に平行な水平方向に大入賞口６１０を左右に二
分する中心線から、左右対称に遊技球の直径以上の幅を
有する。

【００３９】大当り動作中の大入賞口６１０の開放中に
特定領域６１１を少なくとも１個の遊技球が通過する
と、可変入賞球装置６０８の内部の特定領域スイッチ７
０４（図７の説明で後述）のトリガ発生により、遊技機
は次のラウンドの権利発生の契機が与えられる。このよ
うにして、ラウンドは１Ｒ→２Ｒ→…と継続し、最大ラ
ウンド（例えば１５Ｒ）まで継続する。ラウンド中に遊
技球の特定領域６１１の通過がないと、最大ラウンドま
で継続せずに大当たり動作は終了する。

【００４０】遊技機ハンドル６１２は、不図示のタッチ
センサを表面に有し、ストップボタン６１３を付置され
ている。遊技者が遊技機ハンドル６１２を握ったことを
タッチセンサが検知し、この状態で遊技機ハンドル６１
２が右回り６１５または左回り６１４に回されたことを
遊技機ハンドル６１２内部の可変抵抗器（不図示）が検
知すると、球発射装置７１７（図７の説明で後述）に遊
技球を連続して打ち出す契機を与える。遊技者は、遊技
機ハンドル６１２を右回り６１５または左回り６１４に
回して、遊技盤６０１上へ打ち出される遊技球の打ち出
しルートを調整する。また、遊技者がストップボタン６
１３を押すと、球発射装置７１７の遊技球の打ち出しが
停止する。

【００４１】図７は、遊技機の制御回路構成を示す。図
７において、本実施形態の遊技機の制御回路構成は、特
別図柄始動スイッチ７０１、普通図柄作動スイッチ７０
２、大入賞口スイッチ７０３、特定領域スイッチ７０
４、リセット回路７０５、電源回路７０６、入力ポート
７０７、主制御部７０８、ＲＯＭ７０９、ＲＡＭ７１
０、出力ポート７１１、特別図柄表示装置６０２、普通
図柄表示装置６０６、大入賞口作動ソレノイド７１２、
普通電動役物作動ソレノイド７１３、ランプ表示装置７
１４、効果音発生装置７１５、賞球払出装置７１６、球
発射装置７１７等を有する。

【００４２】特別図柄始動スイッチ７０１は、遊技者に
より打ち出されて始動入賞口６０３に入賞した遊技球
が、このスイッチを通過する時に、トリガを発生し入賞
検知し、特別図柄表示装置６０２の図柄変動の契機を与
える。

【００４３】普通図柄作動スイッチ７０２は、遊技者に
より打ち出されて普通図柄表示装置作動ゲート（左）６
０４および普通図柄表示装置作動ゲート（右）６０５を
通過した遊技球が、このスイッチを通過する時にトリガ
を発生し、普通図柄表示装置６０６の普通図柄の変動契
機を与える。

【００４４】大入賞口スイッチ７０３は、特賞になった
時に、その後の大当たり動作において、大入賞口６１０
へ入賞した遊技球がこのスイッチを通過する時にトリガ
を発生し、主制御部７０８は遊技球の入賞検知を行う。

【００４５】特定領域スイッチ７０４は、大入賞口６１
０の開放中に特定領域６１１を通過した遊技球が、この
スイッチを通過する時にトリガを発生し、主制御部７０
８は次のラウンドの権利発生を検知する。

【００４６】リセット回路７０５は、主制御部７０８を
初期状態にする。電源回路７０６は、図７の回路全体に
電力を供給する。入力ポート７０７は、各部からの信号
を取り込み、主制御部７０８に転送する。

【００４７】主制御部７０８は、遊技機全体の制御（主
制御）を行う遊技機制御用ＣＰＵであり、制御ＲＯＭ７
０９およびＲＡＭ７１０を内蔵し、セキュリティ機能等
を付加した遊技機専用の１チップＣＰＵである。尚、主
制御部７０８は、ＲＯＭ７０９およびＲＡＭ７１０を外
付けでバス接続したＣＰＵで構成してもよい。

【００４８】ＲＯＭ７０９は、主制御部７０８用の遊技
機を制御するプログラムが記憶されている。具体的に
は、主制御部７０８のＣＰＵが行う遊技制御処理の内容
を規定した遊技制御プログラムを記憶している。ＲＯＭ
７０９にはさらに、特別図柄表示装置６０２へ指示する
ためのコマンドＩＤを初めとする、遊技機を制御するた
めの各種のパラメータの値が格納されている。

【００４９】ＲＡＭ７１０は、主制御部７０８に対する
入出力データや演算処理のためのデータ、遊技に関連す
る乱数カウンタを初めとする各種カウンタ等を一時記憶
する。出力ポート７１１は、各部に対する信号を出力
し、主制御部７０８から転送する。

【００５０】大入賞口作動ソレノイド７１２は、可変入
賞球装置６０８の内部の構成部材の１つで、特賞になっ
た時に、その後の大当たり動作において可変入賞球装置
６０８の前面に付置された開閉部材６０９を開放する。
普通電動役物作動ソレノイド７１３は、普通図柄表示装
置６０６が小当たりの普通図柄を停止表示した場合に、
普通電動役物６０７を開放する。

【００５１】ランプ表示装置７１４は、遊技に関連する
ランプ類の表示装置であり、主制御部７０８の指示で複
数のランプを選択的に点灯／消灯させる。効果音発生装
置７１５は、遊技に関連する音響を発生する。

【００５２】賞球払出装置７１６は、特別図柄始動スイ
ッチ７０１、大入賞口スイッチ７０３、その他の入賞ス
イッチ等で入賞検知がされた場合の、賞球の払出を行
う。球発射装置７１７は、遊技機ハンドル６１２で遊技
者の球発射動作を検知すると、遊技球を遊技盤６０１へ
発射する。

【００５３】（８ビットデータポートＩＣ）図８は、本
実施形態における８ビットデータポートＩＣのシステム
構成を示すブロック図である。符号８０１の８ビットデ
ータポートＩＣは、８０２−１〜８０２−６の出力ラッ
チポートＡ〜Ｆ、上位ビットセレクタ８０３−１、下位
ビットセレクタ８０３−２、インバータ８０４、外部と
の信号やデータの入出力のための複数の端子、およびデ
ータバス等を有する。

【００５４】ここで、８０２−１〜８０２−５の出力ラ
ッチポートＡ〜Ｅは、８ビット出力用であり、８０２−
６の出力ラッチポートＦは、４ビット出力用である。ま
た、上位ビットセレクタ８０３−１と下位ビットセレク
タ８０３−２は各々ゲート回路であり、８０５−１の入
力Ｄ７〜Ｄ０のデータの内、Ｄ７〜Ｄ４の上位４ビット
のデータを上位ビットセレクタ８０３−１が通し、Ｄ３
〜Ｄ０の下位４ビットのデータを下位ビットセレクタ８
０３−２が通す構成となっている。

【００５５】８０５−１の入力Ｄ７〜Ｄ０のデータは、
８０２−１〜８０２−５の出力ラッチポートＡ〜Ｅへ入
力される。８０５−２の入力Ｄ７〜Ｄ４のデータは、上
位ビットセレクタ８０３−１を通されてから出力ラッチ
ポートＦへ入力される。８０５−３の入力Ｄ３〜Ｄ０の
データは、下位ビットセレクタ８０３−２を通されてか
ら出力ラッチポートＦへ入力される。

【００５６】そして、８０５−１の入力Ｄ７〜Ｄ０のデ
ータは、８０６−１〜８０６−６のラッチ信号により、
８０２−１〜８０２−６の出力ラッチポートＡ〜Ｆのい
ずれかにラッチされる。ラッチされたデータは、８０９
−１の出力ＡＯＵＴ７〜ＡＯＵＴ０、８０９−２の出力
ＢＯＵＴ７〜ＢＯＵＴ０、８０９−３の出力ＣＯＵＴ７
〜ＣＯＵＴ０、８０９−４の出力ＤＯＵＴ７〜ＤＯＵＴ
０、８０９−５の出力ＥＯＵＴ７〜ＥＯＵＴ０のいずれ
かの８ビットデータとして出力される。または、ラッチ
されたデータは、８１０−１の出力ＦＯＵＴ７〜ＦＯＵ
Ｔ４としてＤ７〜Ｄ４の上位４ビットのデータが出力さ
れ、もしくは、８１０−２の出力ＦＯＵＴ３〜ＦＯＵＴ
０としてＤ３〜Ｄ０の下位４ビットのデータが出力され
る。尚、ＲＥＳＥＴ信号８０８は、電源投入時に不定な
データがラッチされないようにするための、リセット入
力である。

【００５７】より詳しくは、８０５−１の入力Ｄ７〜Ｄ
０のデータバスは、８０５−２の入力Ｄ７〜Ｄ４のデー
タバスと８０５−３の入力Ｄ３〜Ｄ０のデータバスとに
分けられて構成され、分けられた各々のデータバスは、
それぞれ、上位ビットセレクタ８０３−１および下位ビ
ットセレクタ８０３−２への入力となっている。

【００５８】そして、ＳＥＬＥＣＴ信号用端子に入力さ
れるＳＥＬＥＣＴ信号８０７のＨ（ハイ）、Ｌ（ロー）
の切換に対して、上位ビットセレクタ８０３−１と下位
ビットセレクタ８０３−２とが同時に動作しないよう
に、インバータ８０４を設けてある。ＳＥＬＥＣＴ信号
８０７をＨまたはＬのいずれかに設定することで、ＳＥ
ＬＥＣＴ信号８０７がＬの場合に上位ビットセレクタ８
０３−１が動作し、ＳＥＬＥＣＴ信号８０７がＨの場合
に下位ビットセレクタ８０３−２が動作する。

【００５９】これにより、ＳＥＬＥＣＴ信号８０７の設
定に従い、上位ビットセレクタ８０３−１を通された８
０５−２の入力Ｄ７〜Ｄ４のデータ、または下位ビット
セレクタ８０３−２を通された８０５−３の入力Ｄ３〜
Ｄ０のデータのいずれかのデータが、出力ラッチポート
Ｆへ入力される。出力ラッチポートＦは、８０５−２の
入力Ｄ７〜Ｄ４のデータまたは８０５−３の入力Ｄ３〜
Ｄ０のデータのいずれかを、８０６−６のラッチ信号に
よりラッチし、８１０−１の出力ＦＯＵＴ７〜ＦＯＵＴ
４または８１０−２の出力ＦＯＵＴ３〜ＦＯＵＴ０の出
力信号を出す。

【００６０】（ＣＰＵ）図９は、本実施形態の遊技機の
制御回路に使用する主制御部（ＣＰＵ）７０８の外部端
子のピン配置図であり、ＣＰＵ７０８を底面から見た場
合の図である。本実施形態では、ＣＰＵ７０８として、
株式会社ジャパン・アイディーのＩＤＮＡＣ（登録商
標）チップ（ＩＤＮＡＣ１００または１０１）を使用す
るものとする。

【００６１】ＣＰＵ７０８のＩＤＮＡＣチップは、アド
レスデコード信号の出力として、外部にデコーダ用のＩ
Ｃを付けずに１３個の出力が用意されている。即ち、図
９に示すように、ＣＰＵ７０８は、符号９０２−１〜９
０２−１３で示すＣＳ０〜ＣＳ１２の計１３個のアドレ
スデコード信号を出力可能な１チップＣＰＵである。

【００６２】（出力ポート周辺回路）図１０は、上述し
た図８の８ビットデータポートＩＣおよび図９のＩＤＮ
ＡＣチップのＣＰＵを使用した遊技機の制御回路におけ
る出力ポート周辺回路のブロック図である。

【００６３】８ビットデータポートＩＣ８０１−１およ
び８０１−２は、上述の８ビットデータポートＩＣ８０
１と同様なものである。ＩＤＮＡＣチップのＣＰＵ７０
８は水晶発信器１００２により駆動される。８ビット入
力ポートＩＣ１００１−１及び１００１−２により外部
から取り込まれた入力Ｄ７〜Ｄ０のデータは、ＣＰＵ７
０８によるアドレスデコード信号であるＣＳ０〜ＣＳ１
２により指示される８ビットデータポートＩＣ８０１−
１または８０１−２のいずれかの出力ポートにラッチさ
れる。

【００６４】８ビット入力ポートＩＣ１００１−１及び
１００１−２が図７の入力ポート７０７を構成し、８ビ
ットデータポートＩＣ８０１−１および８０１−２が図
７の出力ポート７１１を構成する。

【００６５】８ビットデータポートＩＣ８０１−１のＳ
ＥＬＥＣＴ信号８０７−１は常時Ｌに設定されているの
で、８ビットデータポートＩＣ８０１−１の出力ラッチ
ポートＦは、８０５−１の入力Ｄ７〜Ｄ０のデータの内
Ｄ７〜Ｄ４の上位４ビットのデータを、９０２−６のＣ
Ｓ５のラッチ信号によりラッチし、８１０−１の出力Ｆ
ＯＵＴ７〜ＦＯＵＴ４の出力信号を出す。

【００６６】一方、８ビットデータポートＩＣ８０１−
２のＳＥＬＥＣＴ信号８０７−２は常時Ｈに設定されて
いるので、８ビットデータポートＩＣ８０１−２の出力
ラッチポートＦは、８０５−１の入力Ｄ７〜Ｄ０のデー
タの内Ｄ３〜Ｄ０の下位４ビットのデータを、９０２−
６のＣＳ５のラッチ信号によりラッチし、８１０−２の
出力ＦＯＵＴ３〜ＦＯＵＴ０の出力信号を出す。

【００６７】上述の８１０−１の出力ＦＯＵＴ７〜ＦＯ
ＵＴ４を上位４ビットとし、上述の８１０−２の出力Ｆ
ＯＵＴ３〜ＦＯＵＴ０を下位４ビットとして、それらを
合わせて１つの８ビットデータの出力信号とする。

【００６８】即ち、本実施形態の出力ポート７１１にお
いて、上記ラッチされたＤ７〜Ｄ０のデータ８０５−１
は、８０９−１１の出力ＡＯＵＴ７〜ＡＯＵＴ０、８０
９−２１の出力ＢＯＵＴ７〜ＢＯＵＴ０、８０９−３１
の出力ＣＯＵＴ７〜ＣＯＵＴ０、８０９−４１の出力Ｄ
ＯＵＴ７〜ＤＯＵＴ０、８０９−５１の出力ＥＯＵＴ７
〜ＥＯＵＴ０、８０９−１２の出力ＧＯＵＴ７〜ＧＯＵ
Ｔ０、８０９−２２の出力ＨＯＵＴ７〜ＨＯＵＴ０、８
０９−３２の出力ＩＯＵＴ７〜ＩＯＵＴ０、８０９−４
２の出力ＪＯＵＴ７〜ＪＯＵＴ０、８０９−５２の出力
ＫＯＵＴ７〜ＫＯＵＴ０のいずれかの８ビットデータと
して出力される。または、上記ラッチされたＤ７〜Ｄ０
のデータ８０５−１は、８１０−１の出力ＦＯＵＴ７〜
ＦＯＵＴ４と８１０−２の出力ＦＯＵＴ３〜ＦＯＵＴ０
とを合わせた８ビットデータとして出力される。

【００６９】図１０に示すように、シュリンクＤＩＰパ
ッケージで最大６４ピンの制限下で、遊技機の制御回路
における出力ポート７１１に、本実施形態の８ビットデ
ータポートＩＣ８０１を使用した場合、８ビット×５ポ
ート（図８の８０２−１〜８０２−５の出力ラッチポー
トＡ〜Ｅ）と４ビット×１ポート（図８の８０２−６の
出力ラッチポートＦ）の合計４４ビット固定出力とな
る。

【００７０】この場合、８ビットフルに使用するポート
（図８の８０２−１〜８０２−５の出力ラッチポートＡ
〜Ｅ）を従来同様有効に使用しながら、６４ピンをフル
に使用する場合は上位または下位４ビットに固定の１ポ
ート（図８の８０２−６の出力ラッチポートＦ）を用意
する。

【００７１】このような８ビットデータポートＩＣを２
個使用した図１０のような場合（またはそれを２個以上
の偶数個使用した場合）には、上位および下位４ビット
に固定した出力ラッチポートＦを１組（８ビットデータ
出力）として、それを図１０に示すように出力ラッチポ
ートＦに対する９０２−６のＣＳ５で制御するようにす
る。

【００７２】これにより、１組の出力ラッチポートＦに
係る遊技制御プログラムの処理が８ビット単位の処理に
なるため、４ビット単位の処理を要しない分プログラム
が冗長にならず、プログラム容量を削減できる。さらに
このような構成では、図１０に示すように、従来より少
ないＣＳ０〜ＣＳ１２の計１３個のアドレスデコード信
号を出力する１チップＣＰＵが使用可能となる。

【００７３】［実施形態２］本実施形態２において、図
６、７、９については上述の実施形態１と同様である。
実施形態１では、出力ラッチポートＦ８０２−６の前段
に、上位ビットセレクタ８０３−１と下位ビットセレク
タ８０３−２を設けた場合について説明した。本実施形
態２においては、出力ラッチポートＦの後段に、８０５
−１の入力Ｄ７〜Ｄ０のデータからＤ７〜Ｄ４の上位４
ビットまたはＤ３〜Ｄ０の下位４ビットのデータをセレ
クトするセレクタを設けた場合について説明する。

【００７４】（８ビットデータポートＩＣ）図１１は、
本実施形態における８ビットデータポートＩＣのシステ
ム構成を示すブロック図である。符号１１０１の８ビッ
トデータポートＩＣは、１１０２−１〜１１０２−６の
出力ラッチポートＡ〜Ｆ、セレクタ１１０３、外部との
信号やデータの入出力のための複数の端子、およびデー
タバス等を有する。

【００７５】ここで、１１０２−１〜１１０２−５の出
力ラッチポートＡ〜Ｅは、８ビット出力用であり、１１
０２−６の出力ラッチポートＦは、８ビット出力用では
あるが上位４ビットと下位４ビットのデータを分けて出
力する。また、セレクタ１１０３は、実施形態１の図８
と同様な構成で回路を組まれた上位ビットセレクタ８０
３−１、下位ビットセレクタ８０３−２およびインバー
タ８０４を有する。

【００７６】即ち、セレクタ１１０３内において、８０
５−１の入力Ｄ７〜Ｄ０のデータの内、出力ラッチポー
トＦから出力されたＤ７〜Ｄ４の上位４ビットのデータ
を上位ビットセレクタ８０３−１が通し、出力ラッチポ
ートＦから出力されたＤ３〜Ｄ０の下位４ビットのデー
タを下位ビットセレクタ８０３−２が通す構成となって
いる。

【００７７】８０５−１の入力Ｄ７〜Ｄ０のデータは、
１１０２−１〜１１０２−６の出力ラッチポートＡ〜Ｆ
へ入力される。そして、８０５−１の入力Ｄ７〜Ｄ０の
データは、８０６−１〜８０６−６のラッチ信号によ
り、１１０２−１〜１１０２−６の出力ラッチポートＡ
〜Ｆのいずれかにラッチされる。ラッチされたデータ
は、８０９−１の出力ＡＯＵＴ７〜ＡＯＵＴ０、８０９
−２の出力ＢＯＵＴ７〜ＢＯＵＴ０、８０９−３の出力
ＣＯＵＴ７〜ＣＯＵＴ０、８０９−４の出力ＤＯＵＴ７
〜ＤＯＵＴ０、８０９−５の出力ＥＯＵＴ７〜ＥＯＵＴ
０のいずれかの８ビットデータとして出力される。また
は、ラッチされたデータは、８１０−１の出力ＦＯＵＴ
７〜ＦＯＵＴ４としてＤ７〜Ｄ４の上位４ビットのデー
タが出力され、もしくは、８１０−２の出力ＦＯＵＴ３
〜ＦＯＵＴ０としてＤ３〜Ｄ０の下位４ビットのデータ
が出力される。尚、ＲＥＳＥＴ信号８０８は、電源投入
時に不定なデータがラッチされないようにするための、
リセット入力である。

【００７８】より詳しくは、８０５−１の入力Ｄ７〜Ｄ
０のデータは、出力ラッチポートＦにラッチされて出力
されると、８０５−２の入力Ｄ７〜Ｄ４のデータバスと
８０５−３の入力Ｄ３〜Ｄ０のデータバスとに分けら
れ、分けられた各々のデータバスは、それぞれ、セレク
タ１１０３内の上位ビットセレクタ８０３−１および下
位ビットセレクタ８０３−２への入力となっている。

【００７９】そして、図８と同様に、ＳＥＬＥＣＴ信号
用端子に入力されるＳＥＬＥＣＴ信号８０７のＨ（ハ
イ）、Ｌ（ロー）の切換に対して、上位ビットセレクタ
８０３−１と下位ビットセレクタ８０３−２とが同時に
動作しないように、インバータ８０４を設けてある。図
８と同様に、ＳＥＬＥＣＴ信号８０７をＨまたはＬのい
ずれかに設定することで、ＳＥＬＥＣＴ信号８０７がＬ
の場合に上位ビットセレクタ８０３−１が動作し、ＳＥ
ＬＥＣＴ信号８０７がＨの場合に下位ビットセレクタ８
０３−２が動作する。

【００８０】これにより、ＳＥＬＥＣＴ信号８０７の設
定に従い、上位ビットセレクタ８０３−１を通された８
０５−２の入力Ｄ７〜Ｄ４のデータ、または下位ビット
セレクタ８０３−２を通された８０５−３の入力Ｄ３〜
Ｄ０のデータのいずれかのデータが、セレクタ１１０３
から出力される。即ち、セレクタ１１０３は、８０５−
２の入力Ｄ７〜Ｄ４のデータまたは８０５−３の入力Ｄ
３〜Ｄ０のデータのいずれかを選択し、８１０−１の出
力ＦＯＵＴ７〜ＦＯＵＴ４または８１０−２の出力ＦＯ
ＵＴ３〜ＦＯＵＴ０の出力信号を出す。

【００８１】（出力ポート周辺回路）図１２は、上述し
た図１１の８ビットデータポートＩＣおよび図９のＩＤ
ＮＡＣチップのＣＰＵを使用した遊技機の制御回路にお
ける出力ポート周辺回路のブロック図である。

【００８２】８ビットデータポートＩＣ１１０１−１お
よび１１０１−２は、上述の８ビットデータポートＩＣ
１１０１と同様なものである。ＩＤＮＡＣチップのＣＰ
Ｕ７０８は水晶発信器１００２により駆動される。８ビ
ット入力ポートＩＣ１００１−１及び１００１−２によ
り外部から取り込まれた入力Ｄ７〜Ｄ０のデータは、Ｃ
ＰＵ７０８によるアドレスデコード信号であるＣＳ０〜
ＣＳ１２により指示される８ビットデータポートＩＣ１
１０１−１または１１０１−２のいずれかの出力ポート
にラッチされる。

【００８３】８ビット入力ポートＩＣ１００１−１及び
１００１−２が図７の入力ポート７０７を構成し、８ビ
ットデータポートＩＣ１１０１−１および１１０１−２
が図７の出力ポート７１１を構成する。

【００８４】８ビットデータポートＩＣ１１０１−１の
ＳＥＬＥＣＴ信号８０７−１は常時Ｌに設定されている
ので、８ビットデータポートＩＣ１１０１−１の出力ラ
ッチポートＦは、８０５−１の入力Ｄ７〜Ｄ０のデータ
の内Ｄ７〜Ｄ４の上位４ビットのデータを、９０２−６
のＣＳ５のラッチ信号によりラッチし、８１０−１の出
力ＦＯＵＴ７〜ＦＯＵＴ４の出力信号を出す。

【００８５】一方、８ビットデータポートＩＣ１１０１
−２のＳＥＬＥＣＴ信号８０７−２は常時Ｈに設定され
ているので、８ビットデータポートＩＣ１１０１−２の
出力ラッチポートＦは、８０５−１の入力Ｄ７〜Ｄ０の
データの内Ｄ３〜Ｄ０の下位４ビットのデータを、９０
２−６のＣＳ５のラッチ信号によりラッチし、８１０−
２の出力ＦＯＵＴ３〜ＦＯＵＴ０の出力信号を出す。

【００８６】上述の８１０−１の出力ＦＯＵＴ７〜ＦＯ
ＵＴ４を上位４ビットとし、上述の８１０−２の出力Ｆ
ＯＵＴ３〜ＦＯＵＴ０を下位４ビットとして、それらを
合わせて１つの８ビットデータの出力信号とする。

【００８７】即ち、本実施形態の出力ポート７１１にお
いて、上記ラッチされたＤ７〜Ｄ０のデータ８０５−１
は、８０９−１１の出力ＡＯＵＴ７〜ＡＯＵＴ０、８０
９−２１の出力ＢＯＵＴ７〜ＢＯＵＴ０、８０９−３１
の出力ＣＯＵＴ７〜ＣＯＵＴ０、８０９−４１の出力Ｄ
ＯＵＴ７〜ＤＯＵＴ０、８０９−５１の出力ＥＯＵＴ７
〜ＥＯＵＴ０、８０９−１２の出力ＧＯＵＴ７〜ＧＯＵ
Ｔ０、８０９−２２の出力ＨＯＵＴ７〜ＨＯＵＴ０、８
０９−３２の出力ＩＯＵＴ７〜ＩＯＵＴ０、８０９−４
２の出力ＪＯＵＴ７〜ＪＯＵＴ０、８０９−５２の出力
ＫＯＵＴ７〜ＫＯＵＴ０のいずれかの８ビットデータと
して出力される。または、上記ラッチされたＤ７〜Ｄ０
のデータ８０５−１は、８１０−１の出力ＦＯＵＴ７〜
ＦＯＵＴ４と８１０−２の出力ＦＯＵＴ３〜ＦＯＵＴ０
とを合わせた８ビットデータとして出力される。

【００８８】図１２に示すように、シュリンクＤＩＰパ
ッケージで最大６４ピンの制限下で、遊技機の制御回路
における出力ポート７１１に、本実施形態の８ビットデ
ータポートＩＣ１１０１を使用した場合、８ビット×５
ポート（図１１の１１０２−１〜１１０２−５の出力ラ
ッチポートＡ〜Ｅ）と４ビット×１ポート（図１１のセ
レクタ１１０３）の合計４４ビット固定出力となる。

【００８９】この場合、８ビットフルに使用するポート
（図１１の１１０２−１〜１１０２−５の出力ラッチポ
ートＡ〜Ｅ）を従来同様有効に使用しながら、６４ピン
をフルに使用する場合は上位または下位４ビットに固定
の１ポート（図１１のセレクタ１１０３）を用意する。

【００９０】このような８ビットデータポートＩＣを２
個使用した図１２のような場合（またはそれを２個以上
の偶数個使用した場合）には、上位および下位４ビット
に固定したセレクタとペアの出力ラッチポートＦを１組
（８ビットデータ出力）として、それを図１２に示すよ
うに出力ラッチポートＦに対する９０２−６のＣＳ５で
制御するようにする。

【００９１】これにより、１組の出力ラッチポートＦに
係る遊技制御プログラムの処理が８ビット単位の処理に
なるため、４ビット単位の処理を要しない分プログラム
が冗長にならず、プログラム容量を削減できる。さらに
このような構成では、図１２に示すように、従来より少
ないＣＳ０〜ＣＳ１２の計１３個のアドレスデコード信
号を出力する１チップＣＰＵが使用可能となる。

【００９２】［他の実施形態］尚、上述の実施形態で
は、シュリンクＤＩＰパッケージで６４ピンの８ビット
データポートＩＣについて述べたが、６４ピンＱＦＰ
（Quad Flat Package）の８ビットデータポートＩＣに
も、本発明は適用可能なこともちろんである。

【００９３】

【発明の効果】以上説明したように本発明によれば、遊
技機の制御回路の出力ポートに使用する８ビットデータ
ポートＩＣは、制御回路のＣＰＵから入力された８ビッ
トデータをラッチするための８ビット出力ラッチポート
と、入力された８ビットデータの上位４ビットデータま
たは下位４ビットデータをラッチするための４ビット出
力ラッチポートとを有し、上位４ビットデータまたは下
位４ビットデータのいずれか一方の選択の設定が可能で
あり、その設定に基づいて、上位４ビットデータまたは
下位４ビットデータを選択して４ビット出力ラッチポー
トへ入力する。

【００９４】そして、遊技機は、上記設定が上位４ビッ
トデータの選択となっている第１の８ビットデータポー
トＩＣと、上記設定が下位４ビットデータの選択となっ
ている第２の８ビットデータポートＩＣとを備え、第１
の８ビットデータポートＩＣの４ビット出力ラッチポー
トと第２の８ビットデータポートＩＣの４ビット出力ラ
ッチポートは、ＣＰＵからの１つのラッチ信号でデータ
をラッチして制御回路の出力ポートに出力する。

【００９５】このため、上記第１の８ビットデータポー
トＩＣの４ビット出力ラッチポートと上記第２の８ビッ
トデータポートＩＣの４ビット出力ラッチポートに対し
て、ＣＰＵが１つのラッチ信号でデータのラッチを指示
する場合、それに係る遊技制御プログラムの処理は、上
位４ビットデータと下位４ビットデータを合わせた８ビ
ット単位の処理になるため、４ビット単位の処理を要し
ない分プログラムが冗長にならず、プログラム容量が軽
減される。さらに１つのラッチ信号で、上記第１の８ビ
ットデータポートＩＣの４ビット出力ラッチポートと上
記第２の８ビットデータポートＩＣの４ビット出力ラッ
チポートとを同時にラッチさせられるので、アドレスデ
コード信号の出力が少ないＣＰＵの使用も考慮すること
が可能となる。

【００９６】また、本発明によれば、遊技機の制御回路
の出力ポートに使用する８ビットデータポートＩＣは、
制御回路のＣＰＵから入力された８ビットデータをラッ
チするための１以上の８ビット出力ラッチポート、およ
び、８ビット出力ラッチポートであって、ラッチした８
ビットデータの上位４ビットデータと下位４ビットデー
タとを、分けて出力する分割出力ラッチポートを有し、
上位４ビットデータまたは下位４ビットデータのいずれ
か一方の選択の設定が可能であり、その設定に基づい
て、上位４ビットデータまたは下位４ビットデータを選
択して出力ポートへ出力する。

【００９７】そして、遊技機は、上記設定が上位４ビッ
トデータの選択となっている第１の８ビットデータポー
トＩＣと、上記設定が下位４ビットデータの選択となっ
ている第２の８ビットデータポートＩＣとを備え、第１
の８ビットデータポートＩＣの分割出力ラッチポートと
第２の８ビットデータポートＩＣの分割出力ラッチポー
トは、ＣＰＵからの１つのラッチ信号によりデータをラ
ッチする。

【００９８】このため、上記第１の８ビットデータポー
トＩＣの分割出力ラッチポートと上記第２の８ビットデ
ータポートＩＣの分割出力ラッチポートに対して、ＣＰ
Ｕが１つのラッチ信号でデータのラッチを指示する場
合、それに係る遊技制御プログラムの処理は、上位４ビ
ットデータと下位４ビットデータを合わせた８ビット単
位の処理になるため、４ビット単位の処理を要しない分
プログラムが冗長にならず、プログラム容量が軽減され
る。さらに１つのラッチ信号で、上記第１の８ビットデ
ータポートＩＣの分割出力ラッチポートと上記第２の８
ビットデータポートＩＣの分割出力ラッチポートとを同
時にラッチさせられるので、アドレスデコード信号の出
力が少ないＣＰＵの使用も考慮することが可能となる。

【図面の簡単な説明】

【図１】従来の８ビットデータポートＩＣの外部端子の
ピン配置図である。

【図２】従来の８ビットデータポートＩＣのシステム構
成を示すブロック図である。

【図３】従来の８ビットデータポートＩＣの端子名称及
びその機能を示す図である。

【図４】従来の８ビットデータポートＩＣの端子名称及
びその機能を示す図である。

【図５】従来の８ビットデータポートＩＣを使用した遊
技機の制御回路における、出力ポート周辺回路のブロッ
ク図である。

【図６】本発明の実施形態１および２の遊技機の正面概
観を示す説明図である。

【図７】本発明の実施形態１および２の遊技機の制御回
路構成を示すブロック図である。

【図８】本発明の実施形態１の、８ビットデータポート
ＩＣのシステム構成を示すブロック図である。

【図９】本発明の実施形態１および２の、遊技機の制御
回路に使用するＣＰＵの外部端子のピン配置図である。

【図１０】本発明の実施形態１の、８ビットデータポー
トＩＣおよびＩＤＮＡＣチップのＣＰＵを使用した遊技
機の制御回路における、出力ポート周辺回路のブロック
図である。

【図１１】本発明の実施形態２の、８ビットデータポー
トＩＣのシステム構成を示すブロック図である。

【図１２】本発明の実施形態２の、８ビットデータポー
トＩＣおよびＩＤＮＡＣチップのＣＰＵを使用した遊技
機の制御回路における、出力ポート周辺回路のブロック
図である。

【符号の説明】

１０１、１０１−１、１０１−２ ８ビットデータポー
トＩＣ ５０２−１、５０２−２ ８ビット入力ポートＩＣ ６０１ 遊技盤 ６０２ 特別図柄表示装置 ６０３ 始動入賞口 ６０４ 普通図柄表示装置作動ゲート（左） ６０５ 普通図柄表示装置作動ゲート（右） ６０６ 普通図柄表示装置 ６０７ 普通電動役物 ６０８ 可変入賞球装置 ６０９ 開閉部材 ６１０ 大入賞口 ６１１ 特定領域 ６１２ 遊技機ハンドル ６１３ ストップボタン ６１４ 左回り ６１５ 右回り ７０１ 特別図柄始動スイッチ ７０２ 普通図柄作動スイッチ ７０３ 大入賞口スイッチ ７０４ 特定領域スイッチ ７０５ リセット回路 ７０６ 電源回路 ７０７ 入力ポート ７０８ 主制御部 ７０９ ＲＯＭ ７１０ ＲＡＭ ７１１ 出力ポート ７１２ 大入賞口作動ソレノイド ７１３ 普通電動役物作動ソレノイド ７１４ ランプ表示装置 ７１５ 効果音発生装置 ７１６ 賞球払出装置 ７１７ 球発射装置 ８０１、８０１−１、８０１−２ ８ビットデータポー
トＩＣ １００１−１、１００１−２ ８ビット入力ポートＩＣ ８０４ インバータ ８０６−１〜８０６−６ ラッチ信号 ８０７、８０７−１、８０７−２ ＳＥＬＥＣＴ信号 ９０２−１〜９０２−１３ アドレスデコード信号 １１０１、１１０１−１、１１０１−２ ８ビットデー
タポートＩＣ

Claims (14)

【特許請求の範囲】
1. 【請求項１】 制御回路のＣＰＵから入力された８ビッ
   トデータをラッチするための１以上の８ビット出力ラッ
   チポートと、入力された前記８ビットデータの上位４ビ
   ットデータまたは下位４ビットデータをラッチするため
   の４ビット出力ラッチポートとを有する８ビットデータ
   ポートＩＣを、前記制御回路の出力ポートに使用する遊
   技機において、 前記８ビットデータポートＩＣは、 前記上位４ビットデータまたは前記下位４ビットデータ
   のいずれか一方の選択の設定を行う設定手段と、 該設定手段の設定に基づいて、前記上位４ビットデータ
   または前記下位４ビットデータを選択して前記４ビット
   出力ラッチポートへ入力する選択手段とを有し、 前記８ビットデータポートＩＣであって、前記設定手段
   の設定が、前記上位４ビットデータの選択となっている
   第１の８ビットデータポートＩＣと、 前記８ビットデータポートＩＣであって、前記設定手段
   の設定が、前記下位４ビットデータの選択となっている
   第２の８ビットデータポートＩＣとを備え、 前記第１の８ビットデータポートＩＣの前記４ビット出
   力ラッチポートと前記第２の８ビットデータポートＩＣ
   の前記４ビット出力ラッチポートは、前記ＣＰＵからの
   １つの出力ラッチ信号によりデータをラッチし、当該ラ
   ッチしたデータを前記出力ポートに出力することを特徴
   とする遊技機。
2. 【請求項２】 請求項１に記載の遊技機において、前記
   設定手段はＳＥＬＥＣＴ信号用端子に入力されるＳＥＬ
   ＥＣＴ信号であり、前記選択手段は前記上位４ビットデ
   ータを選択する第１のゲート回路と前記下位４ビットデ
   ータを選択する第２のゲート回路とを有し、前記ＳＥＬ
   ＥＣＴ信号のレベルの設定に基づいて、前記第１のゲー
   ト回路または前記第２のゲート回路のいずれか一方が動
   作することを特徴とする遊技機。
3. 【請求項３】 請求項１または２に記載の遊技機におい
   て、前記８ビットデータポートＩＣは、６４個の外部端
   子と、５つの前記８ビット出力ラッチポートと、１つの
   前記４ビット出力ラッチポートとを備えたことを特徴と
   する遊技機。
4. 【請求項４】 請求項３に記載の遊技機において、前記
   ＣＰＵは１３個のラッチ信号を出力し、該１３個のラッ
   チ信号は、前記１つの出力ラッチ信号と、前記第１の８
   ビットデータポートＩＣの５つの前記８ビット出力ラッ
   チポートに、データをラッチさせるための第１の５つの
   出力ラッチ信号と、前記第２の８ビットデータポートＩ
   Ｃの５つの前記８ビット出力ラッチポートに、データを
   ラッチさせるための第２の５つの出力ラッチ信号と、前
   記制御回路の入力ポートに使用される２つの８ビット入
   力ポートＩＣから、前記ＣＰＵがデータを取り込むため
   の２つの入力制御信号とから成ることを特徴とする遊技
   機。
5. 【請求項５】 制御回路のＣＰＵから入力された８ビッ
   トデータをラッチするための１以上の８ビット出力ラッ
   チポートを有する８ビットデータポートＩＣを、前記制
   御回路の出力ポートに使用する遊技機において、 前記８ビットデータポートＩＣは、 前記８ビット出力ラッチポートであって、ラッチした前
   記８ビットデータの上位４ビットデータと下位４ビット
   データとを、分けて出力する分割出力ラッチポートと、 前記上位４ビットデータまたは前記下位４ビットデータ
   のいずれか一方の選択の設定を行う設定手段と、 該設定手段の設定に基づいて、前記上位４ビットデータ
   または前記下位４ビットデータを選択して前記出力ポー
   トへ出力する選択手段とを有し、 前記８ビットデータポートＩＣであって、前記設定手段
   の設定が、前記上位４ビットデータの選択となっている
   第１の８ビットデータポートＩＣと、 前記８ビットデータポートＩＣであって、前記設定手段
   の設定が、前記下位４ビットデータの選択となっている
   第２の８ビットデータポートＩＣとを備え、 前記第１の８ビットデータポートＩＣの前記分割出力ラ
   ッチポートと前記第２の８ビットデータポートＩＣの前
   記分割出力ラッチポートは、前記ＣＰＵからの１つの出
   力ラッチ信号によりデータをラッチすることを特徴とす
   る遊技機。
6. 【請求項６】 請求項５に記載の遊技機において、前記
   設定手段はＳＥＬＥＣＴ信号用端子に入力されるＳＥＬ
   ＥＣＴ信号であり、前記選択手段は前記上位４ビットデ
   ータを選択する第１のゲート回路と前記下位４ビットデ
   ータを選択する第２のゲート回路とを有し、前記ＳＥＬ
   ＥＣＴ信号のレベルの設定に基づいて、前記第１のゲー
   ト回路または前記第２のゲート回路のいずれか一方が動
   作することを特徴とする遊技機。
7. 【請求項７】 請求項５または６に記載の遊技機におい
   て、前記８ビットデータポートＩＣは、６４個の外部端
   子と、５つの前記８ビット出力ラッチポートと、１つの
   前記分割出力ラッチポートとを備えたことを特徴とする
   遊技機。
8. 【請求項８】 請求項７に記載の遊技機において、前記
   ＣＰＵは１３個のラッチ信号を出力し、該１３個のラッ
   チ信号は、前記１つの出力ラッチ信号と、前記第１の８
   ビットデータポートＩＣの５つの前記８ビット出力ラッ
   チポートに、データをラッチさせるための第１の５つの
   出力ラッチ信号と、前記第２の８ビットデータポートＩ
   Ｃの５つの前記８ビット出力ラッチポートに、データを
   ラッチさせるための第２の５つの出力ラッチ信号と、前
   記制御回路の入力ポートに使用される２つの８ビット入
   力ポートＩＣから、前記ＣＰＵがデータを取り込むため
   の２つの入力制御信号とから成ることを特徴とする遊技
   機。
9. 【請求項９】 入力された８ビットデータをラッチする
   ための１以上の８ビット出力ラッチポートと、入力され
   た前記８ビットデータの上位４ビットデータまたは下位
   ４ビットデータをラッチするための４ビット出力ラッチ
   ポートとを有する８ビットデータポートＩＣである遊技
   機のインタフェースＩＣにおいて、 前記上位４ビットデータまたは前記下位４ビットデータ
   のいずれか一方の選択の設定を行う設定手段と、 該設定手段の設定に基づいて、前記上位４ビットデータ
   または前記下位４ビットデータを選択して前記４ビット
   出力ラッチポートへ入力する選択手段とを備えたことを
   特徴とする遊技機のインタフェースＩＣ。
10. 【請求項１０】 請求項９に記載の遊技機のインタフェ
    ースＩＣにおいて、前記設定手段はＳＥＬＥＣＴ信号用
    端子に入力されるＳＥＬＥＣＴ信号であり、前記選択手
    段は前記上位４ビットデータを選択する第１のゲート回
    路と前記下位４ビットデータを選択する第２のゲート回
    路を有し、前記ＳＥＬＥＣＴ信号のレベルの設定に基づ
    いて、前記第１のゲート回路または前記第２のゲート回
    路のいずれか一方が動作することを特徴とする遊技機の
    インタフェースＩＣ。
11. 【請求項１１】 請求項９または１０に記載の遊技機の
    インタフェースＩＣにおいて、６４個の外部端子と、５
    つの前記８ビット出力ラッチポートと、１つの前記４ビ
    ット出力ラッチポートとを備えたことを特徴とする遊技
    機のインタフェースＩＣ。
12. 【請求項１２】 制御回路のＣＰＵから入力された８ビ
    ットデータをラッチするための１以上の８ビット出力ラ
    ッチポートを有する８ビットデータポートＩＣである遊
    技機のインタフェースＩＣにおいて、 前記８ビット出力ラッチポートであって、ラッチした前
    記８ビットデータの上位４ビットデータと下位４ビット
    データとを、分けて出力する分割出力ラッチポートと、 前記上位４ビットデータまたは前記下位４ビットデータ
    のいずれか一方の選択の設定を行う設定手段と、 該設定手段の設定に基づいて、前記上位４ビットデータ
    または前記下位４ビットデータを選択して前記出力ポー
    トへ出力する選択手段とを備えたことを特徴とする遊技
    機のインタフェースＩＣ。
13. 【請求項１３】 請求項１２に記載の遊技機のインタフ
    ェースＩＣにおいて、前記設定手段はＳＥＬＥＣＴ信号
    用端子に入力されるＳＥＬＥＣＴ信号であり、前記選択
    手段は前記上位４ビットデータを選択する第１のゲート
    回路と前記下位４ビットデータを選択する第２のゲート
    回路を有し、前記ＳＥＬＥＣＴ信号のレベルの設定に基
    づいて、前記第１のゲート回路または前記第２のゲート
    回路のいずれか一方が動作することを特徴とする遊技機
    のインタフェースＩＣ。
14. 【請求項１４】 請求項１２または１３に記載の遊技機
    のインタフェースＩＣにおいて、６４個の外部端子と、
    ５つの前記８ビット出力ラッチポートと、１つの前記分
    割出力ラッチポートとを備えたことを特徴とする遊技機
    のインタフェースＩＣ。