JPH0625928U - ビデオメモリ書込み回路 - Google Patents

Abstract

(57)【要約】 【目的】 ビデオ用ランダムアクセスメモリに書き込ま
れた２階調の画像データを書き換えるに際し、高速のビ
ット処理を可能とする。 【構成】 ＣＰＵ２１から入力されたアドレスデータを
出力した後指定番地を順次増加させたアドレスデータを
出力することを繰り返すアドレス指定回路５５と、アド
レス指定回路５５が指定した特定番地の画像データを記
憶するラッチ回路部６５、データを書き換えるビット及
びデータ変更内容を指定する選択制御回路部６３、デー
タ中の特定ビットのデータのみを抜き出す選択回路部７
１、ラッチ回路部６５にラッチしたデータと選択回路部
７１で抜き出したデータとを合成処理する演算選択回路
部８１、ラッチ回路部６５にラッチしたデータ中の特定
ビットを演算選択回路部８１で処理したデータに交換す
る置換回路部１１１、置換回路部１１１の出力データと
ＣＰＵ２１からのデータを選択する切換え回路部１２１
を設ける。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、ビデオ用ランダムアクセスメモリに記憶された画像情報に基づいて １６階調の映像と２値画像である２階調の映像とを液晶表示板に表示させる液晶 表示板制御装置に組み込まれるビデオ用ランダムアクセスメモリに画像データを 書き込む回路に関するものであり、尚詳しくは、一旦ビデオ用ランダムアクセス メモリに書き込まれた２値画像のデータを処理して再度ビデオ用ランダムアクセ スメモリに書き込むことができるデジタル信号処理回路に関するものである。

【０００２】

【従来の技術】

本件出願人は、先にＣＣＤカメラと液晶表示板とを有し、ＣＣＤカメラの視野 を液晶表示板で確認しつつＣＣＤカメラの視野をデジタル信号の画像情報とし、 ランダムアクセスメモリ（以下ＲＡＭという）に記憶させることができる携帯用 記録装置を開発した。

【０００３】 この記録装置は、図７に示す様に、５インチ程度の液晶表示板４１の周辺に複 数の操作スイッチ１５を有するブック型にして、側方又は裏面に設けたＣＣＤカ メラの視野を液晶表示板４１（以下ＬＣＤという）に写し出し、前記操作スイッ チ１５を操作することによりＬＣＤ４１に写し出される映像を１６階調の明暗で 判別した４ビットの画像データとしてＲＡＭに記憶する携帯用記録装置１０であ る。

【０００４】 この携帯用記録装置１０は、図６に示す様に、主中央演算処理装置２１（以下 メインＣＰＵという）や補助中央演算処理装置２３（以下サブＣＰＵという）と 共に各種プログラムが記憶されたリードオンリーメオリ２５（以下Ｐ−ＲＯＭと いう）や文字情報が記憶されたフォント用リードオンリメモリ２７（以下Ｆ−Ｒ ＯＭ２７という）、メインＣＰＵ２１が作業を行う為に必要なプログラムやデー タを一時的に記憶するランダムアクセスメモリ２９（以下ＲＡＭという）や、デ ータを外部に取り出し且つ外部からデータを取り入れる為の入出力装置３５、及 びインターフェース１９を介して画像データを書き込み又は読み出し得るＩＣカ ード１７を有し、サブＣＰＵ２３により適宜のスイッチ１５が操作されたことを 検知して、ＣＣＤカメラ１１からの画像データをインターフェース１３を介して 取り込んだりＣＣＤカメラ１１の視野をＬＣＤ４１に写し出したりすものであり 、ゲートアレイ３１によりメインＣＰＵ２１やＣＣＤカメラ１１及びＬＣＤ４１ がビデオ用ランダムアクセスメモリ３３（以下Ｖ−ＲＡＭという）にアクセスす るタイミングを制御してＬＣＤ４１に表示される影像が乱れない様にし、１バイ トのデータを上位４ビットと下位４ビットに区切り、１６階調２画素分の画像デ ータをＶ−ＲＡＭ３３の１番地に記憶させるものである。

【０００５】 尚、ゲートアレイ３１からインターフェース４３を介して液晶表示板制御装置 ４２（以下ＬＣＤコントローラという）に送られる４ビットの画像データは、Ｌ ＣＤコントローラ４２によりＬＣＤ４１における各画素の開放点灯時間を制御す る濃度信号とされ、１６階調の濃淡により表現される画像をＬＣＤ４１に写し出 している。

【０００６】 又、当該記録装置１０において、風影等陰影のある画像を撮影するときは１６ 階調により自然な画像を得ることができるも、平面に書かれた文字等を記録する 場合は、４ビットの画像データは０又は１（１６進数）付近の値か若しくはＦ（ １６進数）近くの値となり、４ビットのデータによる画像であってもＬＣＤ４１ に表示される画像は２値画像として表現されれば充分なものであり、この様な２ 階調の画像を４ビットの画像データとして取り扱うことはメモリを無駄に使用す ることになる為、２階調のデータを取り扱う場合は、例えば特定番地の第１ビッ ト及び第５ビットのみをもって２画素分の画像データとし、又、第２ビットと第 ６ビットとをもって２画素分の画像データとし、第３ビットと第７ビットとを、 更に第４ビットと第８ビットとをもって、各々他の２画素分の２値画像の画像デ ータを構成させることとし、以て１６階調の画像データに比較して同一記憶容量 のＲＡＭを用いて４倍の映像のデータを記憶させることを可能とし、ビット処理 により１バイト中の特定２ビットのみを抜き出して２階調の映像をＬＣＤ４１に 表示させるものである。

【０００７】 この携帯用記録装置１０では、上述の様に４ビット１６階調の映像データと１ ビット２階調の映像データとを取り扱い、２階調の映像データをＶ−ＲＡＭ３３ に書き込む際、１バイトの映像データをメインＣＰＵ２１に読み込み、ビット処 理により特定バイトに記憶されている映像データを変更した後、メインＣＰＵ２ １からゲートアレー３１を介してＶ−ＲＡＭ３３に書き込む処理を行なうことは 、メインＣＰＵ２１での処理ステップが多い為にデータの処理速度を早くするこ とが困難であり、且つ、メインＣＰＵ２１への負担が大きくなる為、別途ビデオ メモリ書込み制御回路を設けることとし、メインＣＰＵ２１からアドレスデータ が入力されると、該アドレスデータをＶ−ＲＡＭ３３に出力し、又はアドレスデ ータを出力した後該アドレスデータの内容に１を加算して指定番地を順次増加さ せたアドレスデータを出力することを３回繰り返しすアドレス指定回路と、アド レス指定回路により指定されたＶ−ＲＡＭ３３の特定番地における上位４ビット 及び下位４ビットを記憶するラッチ回路部と、データを書き換える特定ビットを 指定するビット指定信号を出力する選択制御回路部と、メインＣＰＵ２１が出力 した８ビットの画像データから順次特定ビットのデータのみを抜き出す選択回路 部と、ビット指定信号に従ってラッチ回路部にラッチした上位４ビット及び下位 ４ビット中の特定ビットを選択回路部で抜き出したデータに交換する置換回路部 と、置換回路部の出力データ及びメインＣＰＵ２１からの画像データの一方を選 択する切換え回路部とを有するデータ処理回路をゲートアレー３１の中に形成し ている。

【０００８】

【考案が解決しようとする課題】

上記１バイトの画像データをメインＣＰＵが出力すると２値画像のデータをＶ −ＲＡＭの４箇所のアドレス中の所定ビットに書き込むビデオメモリ書込み制御 回路は、メインＣＰＵの負担を軽くし、且つ、高速のデータ書き換えを可能とす るも、書き換えに際しては、常にＣＰＵに書き換える完成されたデータを読み込 まなければならず、データの反転や合成等の単純なデータ変更に際してもＣＰＵ でデータの合成や反転処理を行なって新たなデータの形成を行なう必要が有り、 ＣＰＵの負担を一層軽くしつつ種々の画像処理を可能とすることが望まれる様に なった。

【０００９】

【課題を解決するための手段】

本考案は、中央演算処理装置からアドレスデータが入力されると、該アドレス データをランダムアクセスメモリに出力し、又はアドレスデータを出力した後該 アドレスデータの内容に１を加算して指定番地を順次増加させたアドレスデータ を出力することを３回繰り返しすアドレス指定回路と、アドレス指定回路により 指定されたランダムアクセスメモリの特定番地における上位４ビット及び下位４ ビットを記憶するラッチ回路部と、データを書き換える特定ビットを指定し、デ ータの変更を指定する演算指定信号を出力する選択制御回路部と、８ビットの画 像データから特定ビットのデータのみを順次抜き出す選択回路部と、ビット指定 信号に従ってラッチ回路部にラッチした上位４ビット及び下位４ビット中の特定 ビットを選択回路部で抜き出したデータに交換する置換回路部と、置換回路部の 出力データ及び中央演算処理装置からの画像データの一方を選択する切換え回路 部とを有するデータ処理回路を有するビデオメモリ書込み回路において、論理回 路を用いることによりラッチ回路部に記憶された各ビットデータと選択回路部で 抜き出されたビットデータとを論理演算するか又は選択回路部で抜き出されたビ ットデータを通過させる演算選択回路部を組み込み、置換回路部は演算選択回路 部の各出力信号をラッチ回路部に記憶された各ビットデータに選択交換する置換 回路部に変更する。

【００１０】

【作 用】

本考案は、アドレス指定回路によりＣＰＵが出力する番地データに指定される Ｖ−ＲＡＭの特定番地及び特定番地に続く複数のＶ−ＲＡＭにおける番地を指定 することができ、又、データ処理回路におけるラッチ回路によりＶ−ＲＡＭの画 像データを記憶し、置換回路部によりこの画像データの特定ビットのみのデータ を更新して１バイトの画像データとしてＶ−ＲＡＭに戻すことができるものであ って、論理回路を用いた演算選択回路部を有している故、インバータにより画像 を反転させるデータの変更、オア回路により合成画像のデータ形成、アンド回路 により画像の特定部分のみを表示させるデータへの変更等が極めて容易且つ迅速 に行なえる。

【００１１】

【実施例】

本考案に係るビデオメモリ書込み回路の実施例は、ゲートアレー３１の中に形 成されるものであって、図１に示す様に、制御部５１により制御されるアドレス 指定回路５５及びデータ処理回路６１を有し、データ処理回路６１は、ラッチ回 路部６５、選択制御回路部６３及び選択回路部７１と演算選択回路部８１、更に 置換回路部１１１、そして切換え回路部１２１を有するビデオメモリ書込み回路 ５０である。

【００１２】 そして、アドレス指定回路５５及びデータ処理回路６１は、メインＣＰＵ２１ に制御信号線及びアドレスバスとデータバスとに接続される制御部５１の制御を 受けてアドレスデータ及び画像データのデータ処理を行なうものであり、アドレ ス指定回路５５は、図２に示す様に、加算回路５６とラッチ回路５８とで構成し 、ラッチ回路５８のデータ入力端子をメインＣＰＵ２１のアドレスバスに、デー タ出力端子をＶ−ＲＡＭ３３のアドレス信号端子に接続するものであって、ラッ チ回路５８はメインＣＰＵ２１が出力するアドレスデータをラッチし、加算回路 ５６は、ラッチ回路５８がラッチしたアドレスデータに１を加えることを３回繰 り返して行なわせることができる様にするものである。

【００１３】 従って、該アドレス指定回路５５は、メインＣＰＵ２１が出力するアドレスデ ータをラッチ回路５８でラッチし、該ラッチしたデータの内容をＶ−ＲＡＭ３３ に出力する他、メインＣＰＵ２１の出力したＶ−ＲＡＭ３３の特定番地に続く３ 個のアドレスデータを出力し、Ｖ−ＲＡＭ３３における４個の番地を順次指定す るアドレスデータを出力し得るものである。

【００１４】 尚、このアドレス指定回路５５が出力するアドレスデータは、以下に述べるデ ータ処理回路６１が所定のデータ処理を行なう毎にデータの内容を変えて出力さ れるものである。 又、データ処理回路６１におけるラッチ回路部６５は、第１ラッチ回路６６及 び第２ラッチ回路６７で構成し、該第１ラッチ回路６６及び第２ラッチ回路６７ は、各々４ビットのパラレルインパラレルアウトのラッチ回路を用いるものであ り、第１ラッチ回路６６の入力端子をＶ−ＲＡＭ３３のデータバス上位４ビット ラインに、第２ラッチ回路６７の入力端子をＶ−ＲＡＭ３３のデータバス下位４ ビットラインに接続し、アドレス指定回路５５が出力する番地データにより指定 されたＶ−ＲＡＭ３３の特定番地における１バイトの画像データを上位４ビット と下位４ビットに分けてラッチするものである。

【００１５】 そして、選択制御回路部６３は、ラッチ回路、２ツー４のデコーダ及び複数の アンド回路で構成し、ラッチ回路のパラレル入力端子をメインＣＰＵ２１のデー タバスに接続し、制御部５１の制御を受けてメインＣＰＵ２１が出力するビット 選択指定信号をラッチ回路に取り込むものであり、ラッチ回路にラッチしたビッ ト選択指定信号の内容によりデコーダ及びアンド回路を介して３本の演算指定信 号出力線から３ビットの演算指定信号を出力し、４本のビット指定信号出力線の いずれか１つにＬレベル信号を出力し、又、切換信号を切換え回路部１２１に出 力するものである。

【００１６】 尚、ビット選択指定信号のデータとしては、メインＣＰＵ２１が出力する１バ イトデータに意味付けし、最下位ビット及び第２ビットにより１６階調データ又 は２階調データの取り扱いの切り換え、及び、２階調データの場合の特定ビット を書込むか否かの決定を行い、該ビット選択データにおける第３ビット及び第４ ビットの組み合わせにより、２階調データを書き込む画像データのビット位置指 定を行ない、第５ビット乃至第７ビットにより反転や合成等のデータ処理指定を 行なう様にしている。

【００１７】 又、選択回路部７１は、２個の４ツー１マルチプレクサを用い、第１マルチプ レクサ７３の入力端子は、メインＣＰＵ２１のデータバスにおける奇数ビットラ インに接続され、第２マルチプレクサ７４の入力端子はデータバスにおける偶数 ビットラインに接続されるものであり、制御部５１の制御を受けてアドレス指定 回路５５が番地データを出力する毎に第１マルチプレクサ７３及び第２マルチプ レクサ７４の選択端子を順次切り換えるものである。

【００１８】 そして演算選択回路部８１は、図３に示す様に、８個の演算部で構成し、第１ 演算部８２乃至第４演算部８５を一組として前記第１ラッチ回路６６における各 出力端子に各々第１演算部８２乃至第４演算部８５の各入力端子を接続し、第５ 演算部８６乃至第８演算部８９を一組として前記第２ラッチ回路６７の各出力端 子に各々第５演算部８６乃至第８演算部８９の入力端子を接続するものであり、 又、前記選択回路部７１における４ツー１第１マルチプレクサ７３の出力端子を 当該演算選択回路部８１の第１演算部８２乃至第４演算部８５の各他の入力端子 に接続し、４ツー１第２マルチプレクサ７４の出力端子を第５演算部８６乃至第 ８演算部８９の各他の入力端子に接続し、更に、該第１演算部８２乃至第８演算 部８９の各選択制御入力端子に選択制御回路部６３から引き出された３本の演算 指定信号出力線を接続しておくものである。

【００１９】 この第１演算部８２乃至第８演算部８９は、図４に示す様に、８ツー１のマル チプレクサとインバータ、アンド回路等の論理回路を用いた同一回路構成のもの とし、第１演算部８２の８ツー１である第１マルチプレクサ９２には、選択回路 部７１における４ツー１第１マルチプレクサ７３の出力信号線を直接接続する他 、ラッチ回路部６５における第１ラッチ回路６６の所定ビット信号ラインをイン バータ１０１を介して８ツー１第１マルチプレクサ９２の他の入力端子に、又、 ４ツー１第１マルチプレクサ７３の出力信号線及び第１ラッチ回路６６の前記所 定ビット信号ラインをアンド回路１０２、オア回路１０３、イクスクルーシブオ ア回路１０４、ナンド回路１０５、ノア回路１０６、イクルクルーシブノア回路 １０７を介して８ツー１第１マルチプレクサ９２のその他の各入力端子に接続し 、又、８ツー１第１マルチプレクサ９２の制御入力端子は選択制御回路部６３の 演算指定信号の出力端子に接続するものである。

【００２０】 尚、第２演算部８３の第２マルチプレクサ９３及び第３演算部８４乃至第８演 算部８９の各８ツー１マルチプレクサの制御入力端子も同様に選択制御回路部６ ３の演算指定信号出力端子に接続し、第２演算部８３乃至第４演算部８５の各８ ツー１マルチプレクサに４ツー１第１マルチプレクサ７３の信号線を直接に、第 ５演算部８６乃至第８演算部８９の各８ツー１マルチプレクサには選択回路部７ １における４ツー１第２マルチプレクサ７４の信号線を直接に接続する他、第２ 演算部８３乃至第４演算部８５にラッチ回路部６５における第１ラッチ回路６６ の各々所定ビット信号ラインを接続してインバータやアンド回路等の論理回路を 介して第１演算部８２と同様に各８ツー１マルチプレクサの各入力端子へ接続し 、第５演算部８６乃至第８演算部８９にラッチ回路部６５における第２ラッチ回 路６７の各所定ビット信号ラインを接続して同様にインバータやアンド回路等の 論理回路を介して各８ツー１マルチプレクサの各入力端子へ接続している。

【００２１】 従って、選択制御回路部６３からの演算指定信号により第１演算部８２乃至第 ８演算部８９の各８ツー１マルチプレクサは出力すべき入力信号を決定し、演算 選択回路部８１は、選択回路部７１から出力されるメインＣＰＵ２１からの画像 データやラッチ回路部６５から出力されるＶ−ＲＡＭ３３からの画像データをイ ンバータにより反転させた画像データを、更に、アンド回路によりメインＣＰＵ ２１で指定されたウインドウの範囲だけＶ−ＲＡＭ３３からの画像データを有効 とした変更データを、オア回路によりＶ−ＲＡＭ３３の画像データとメインＣＰ Ｕ２１の画像データとを合わせた合成データを、イクスクルーシブオア回路によ りＶ−ＲＡＭ３３の画像データとメインＣＰＵ２１の画像データとを合成し、再 度イクスクルーシブオア回路により同一のメインＣＰＵ２１からのデータにより Ｖ−ＲＡＭ３３の画像データを元に戻す処理を、ナンド回路やノア回路により合 成と共に反転を行なったデータを選んで出力させることができる。

【００２２】 そして、置換回路部１１１は、図３に示した様に、８個の２ツー１マルチプレ クサで構成し、第１マルチプレクサ１１２乃至第４マルチプレクサ１１５を一組 として、前記第１ラッチ回路６６における各出力端子に各々第１マルチプレクサ １１２乃至第４マルチプレクサ１１５の各一入力端子を接続し、第５マルチプレ クサ１１６乃至第８マルチプレクサ１１９を一組として前記第２ラッチ回路６７ の各出力端子に各々第５マルチプレクサ１１６乃至第８マルチプレクサ１１９の 一入力端子を接続するものであり、又、前記演算選択回路部８１における第１演 算部８２乃至第４演算部８５の各出力端子を当該置換回路部１１１の２ツー１第 １マルチプレクサ１１２乃至第４マルチプレクサ１１５の各他の入力端子に接続 し、前記第５演算部８６乃至第８演算部８９の各出力端子を２ツー１第５マルチ プレクサ１１６乃至第８マルチプレクサ１１９の各他の入力端子に接続し、更に 、該第１マルチプレクサ１１２乃至第８マルチプレクサ１１９を２ツー１第１マ ルチプレクサ１１２及び第５マルチプレクサ１１６、２ツー１第２マルチプレク サ１１３及び第６マルチプレクサ１１７、２ツー１第３マルチプレクサ１１４及 び第７マルチプレクサ１１８、２ツー１第４マルチプレクサ１１５及び第８マル チプレクサ１１９の４組とし、この各組の選択制御端子に各々選択制御回路部６ ３から引き出された４本のビット指定信号線を接続しておくものである。

【００２３】 従って、この置換回路部１１１は、選択制御回路部６３が出力するビット指定 信号により特定の組の２ツー１マルチプレクサでは演算選択回路部８１が出力す る所定の演算処理が行なわれた画像データを選択し、他の組の２ツー１マルチプ レクサでは第１ラッチ回路６６及び第２ラッチ回路６７でラッチしたＶ−ＲＡＭ ３３からの画像データを選択することにより、第１ラッチ回路６６及び第２ラッ チ回路６７でラッチした各４ビットの画像データ中、特定ビットのデータのみを 選択回路部７１が出力するビットデータに変更した４ビット２組の画像データと し、この変更した画像データを出力することができるものである。

【００２４】 そして、切換え回路部１２１は、８個の２ツー１マルチプレクサを用い、各マ ルチプレクサの一入力端子は、各々置換回路部１１１の各２ツー１マルチプレク サの出力端子に、当該切換え回路部１２１を構成する各マルチプレクサの他の入 力端子はメインＣＰＵ２１のデータバスにおける最下位ビットラインから最上位 ビットラインの各データ線に接続し、各マルチプレクサの選択制御端子は、まと めて選択制御回路部６３の切り換え信号出力端子に接続しておくものである。

【００２５】 従って、この切換え回路部１２１は、切り換え信号によりメインＣＰＵ２１が 出力する１６階調２画素分の１バイトデータを選択してＶ−ＲＡＭ３３に送るこ とができ、且つ、第１ラッチ回路６６及び第２ラッチ回路６７がＶ−ＲＡＭ３３ から読み出した１バイトの画像データ中、選択回路部７１に抜き出したメインＣ ＰＵ２１が出力する２階調の画像データにより前記演算選択回路部８１及び置換 回路部１１１で変更した画像データをＶ−ＲＡＭ３３に送ることをも可能とする のもである。

【００２６】 尚、前記アドレス指定回路５５における加算回路５６は、制御部５１に制御さ れて、データ処理回路６１の第１ラッチ回路６６及び第２ラッチ回路６７がＶ− ＲＡＭ３３のデータを読み出し、置換回路部１１１により所定ビットのデータが 変換され、変換された１バイトの画像データがＶ−ＲＡＭ３３に書き込まれた後 、ラッチ回路５８がラッチしている番地データの内容に１加えることを行なうも のである。

【００２７】 この様に、本実施例に係るビデオメモリ書込み回路５０は、メインＣＰＵ２１ が２階調の画像処理を行なう場合、特定ビットを指定し且つ演算内容を決定する ビット選択指定信号を出力した後に、１バイト情報として２値画像データ８画素 分の画像データとＶ−ＲＡＭ３３における特定番地データ１つを出力したとき、 この特定番地（Ｎ）の画像データを第１ラッチ回路６６及び第２ラッチ回路６７ に読み出し、メインＣＰＵ２１がデータバスに出力する第１ビット乃至第８ビッ トの画像データ（ａ〜ｈ）の内、選択回路部７１の第１マルチプレクサ７３で第 １ビットの画像データ（ａ）を抜き出すと共に、第２ビットの画像データ（ｂ） を第２マルチプレクサ７４で抜き出し、選択制御回路部６３が第２ビットのビッ ト指定信号をＬレベルとしているときは、置換回路部１１１における２ツー１第 ２マルチプレクサ１１３及び第６マルチプレクサ１１７に演算選択回路部８１で 演算処理を施して出力される画像データを選択させる故、置換回路部１１１に第 １ラッチ回路６６が出力する上位４ビット中の第２ビットのみをメインＣＰＵ２ １が第１ビットに出力している画像データ（ａ）に変換した４ビットデータ又は メインＣＰＵ２１のデータとＶ−ＲＡＭ３３に記憶させていたデータとの合成デ ータ等を出力させ、且つ、第２ラッチ回路６７が出力する下位４ビット中の第２ ビットのみをメインＣＰＵ２１が第２ビットに出力している画像データ（ｂ）に 変換した４ビットデータ又はメインＣＰＵ２１のデータとＶ−ＲＡＭ３３に記憶 させていたデータとの合成データ等を出力させ、この１バイト８ビットの画像デ ータを切換回路部１２１を介してＶ−ＲＡＭ３３のデータバスに出力してＶ−Ｒ ＡＭ３３における特定番地（Ｎ）のデータを書き換え、然る後、アドレス指定回 路５５における加算回路５６により番地データの内容を１増加させて番地データ をＮ＋１に変更し、選択回路部７１において奇数ビットデータバスに入力端子が 接続された４ツー１第１マルチプレクサ７３のデータ入力端子を第２入力端子に 選択変更し、偶数データバスに入力端子が接続された４ツー１第２マルチプレク サ７４もデータ入力端子を第２入力端子に選択変更し、第１ラッチ回路６６及び 第２ラッチ回路６７にＶ−ＲＡＭ３３のＮ＋１番地の画像データを読み込み、上 位４ビット中の第２ビット及び下位４ビット中の各第２ビットを各々メインＣＰ Ｕ２１が出力した画像データの第３ビット情報（ｃ）及び第４ビット情報（ｄ） に変更し又はメインＣＰＵ２１のデータとＶ−ＲＡＭ３３に記憶させていたデー タとの合成処理等を施した１バイト情報の画像データとしてＶ−ＲＡＭ３３の特 定番地（Ｎ＋１）に書込み、同様にアドレス指定回路５５が出力する番地データ をＮ＋２に変更してデータ処理回路６１における選択回路部７１の第１マルチプ レクサ７３及び第２マルチプレクサ７４を切り換えて上位４ビット及び下位４ビ ット中の各第２ビットの画像データを第５ビット情報（ｅ）及び第６ビット情報 （ｆ）又はメインＣＰＵ２１のデータとＶ−ＲＡＭ３３に記憶させていたデータ との合成処理等を施したデータに変更し、更に特定番地をＮ＋３に変更してＶ− ＲＡＭ３３から読み込まれた画像データの１部を第７ビット情報（ｇ）及び第８ ビット情報（ｈ）又はメインＣＰＵ２１のデータとＶ−ＲＡＭ３３に記憶させて いたデータとの合成処理等を施したデータに変換してＶ−ＲＡＭ３３の該特定番 地（Ｎ＋３）に書き込む。

【００２８】 従って、このビデオメモリ書込み回路５０は、メインＣＰＵ２１がビットアク セスにより２階調の画像データを取り扱う状態において、画像データを書き込む 番地（Ｎ）が特定される時、１個の番地データと１バイトの画像データをメイン ＣＰＵ２１が出力すると、図４に示す様に、Ｖ−ＲＡＭ３３の特定番地（Ｎ）及 び該特定番地に連続した３個の番地で指定される４バイトのデータ中、各１バイ トの上位４ビット及び下位４ビットにおける第２ビット、即ち、各１バイト中の 各第２ビットと各第７ビットに前記メインＣＰＵ２１が出力した１バイトの画像 データ又はこの画像データとＶ−ＲＡＭ３３に記憶されていた画像データとを合 成処理したデータ等を各ビットに分割して順次書き込むことができるものである 。

【００２９】 尚、１６階調の画像データを処理する場合は、アドレス指定回路５５にメイン ＣＰＵ２１からのアドレスデータを通過させ、且つ、切換え回路部１２１でメイ ンＣＰＵ２１のデータバスを選択することによりメインＣＰＵ２１のアドレスデ ータ及び画像データをＶ−ＲＡＭ３３に書込ませることができるものである。

【００３０】

【考案の効果】

本考案に係るビデオメモリ書込み回路は、アドレス指定回路によりＣＰＵが出 力するアドレスデータの内容を変更しつつＶ−ＲＡＭにアドレス信号を４回出力 し、データ処理回路は選択回路部及び置換回路部等により順次Ｖ−ＲＡＭに記憶 されている８ビット画像データ中の特定ビットのみをＣＰＵが出力した画像デー タに変更又はＶ−ＲＡＭの画像データとＣＰＵの画像データとを合成処理してＶ −ＲＡＭに書き込むものである故、ＣＰＵが１個のアドレスデータと１バイトの 画像データとを１回出力するのみで、Ｖ−ＲＡＭのデータを反転させたりＣＰＵ のデータと合成して４バイトデータの書き換えを行ない、ＣＰＵの負担を軽減し 、又、マルチプレクサやラッチ回路、その他のゲート回路等によるゲートアレー によりデータ処理を行なう故、ＣＰＵがデータの読み込みやビット処理、及びデ ータの書き込みを行なうよりも処理ステップ数を減少させて高速のデータ処理を 行なうことができる。

【図面の簡単な説明】

【図１】本考案に係るビデオメモリ書込み回路の全体を
示すブロック図。

【図２】本考案に係るビデオメモリ書込み回路の実施例
を示すブロック図。

【図３】本考案に係るビデオメモリ書込み回路における
選択回路部及び書き換え回路部の具体例を示す図。

【図４】本考案に係るビデオメモリ書込み回路における
演算選択回路部の具体例を示す図。

【図５】ビデオ用ランダムアクセスメモリ中のデータを
示す図。

【図６】本考案に係るビデオメモリ書込み回路を組み込
む画像処理装置の回路構成を示すブロック図。

【図７】本考案に係るビデオメモリ書込み回路を組み込
む画像処理装置の外観図。

【符号の説明】

１１ ＣＣＤカメラ ２１ 主中央演算処理装置 ２３ 補助中央演算処理装置 ２５ プログラム用リードオンリーメモリ ２７ フォント用リードオンリーメモリ ２９ ランダムアクセスメモリ ３１ ゲートアレイ ３３ ビデオ用ランダムアクセスメモリ ３５ 入出力装置 ４１ 液晶表示板 ４２ 液晶表示板制御装置 ４３ インターフェース ５０ 書込み回路 ５１ 制御部 ５５ アドレス指定回路 ６１ データ処理回路 ６３ 選択制御回路部 ６５ ラッチ回路部 ７１ 選択回路部 ８１ 演算選択回路部 １１１ 置換回路部 １２１ 切換え回路部

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 アドレス指定回路とデータ処理回路とで
   構成されるデジタル信号処理回路にして、中央演算処理
   装置からアドレスデータが入力されると該アドレスデー
   タをランダムアクセスメモリに出力し、又は該アドレス
   データを出力した後に該アドレスデータの内容に１を加
   算して指定番地を順次増加させたアドレスデータを出力
   することを３回繰り返すアドレス指定回路と、アドレス
   指定回路により指定されたランダムアクセスメモリの特
   定番地における上位４ビット及び下位４ビットを記憶す
   るラッチ回路部と、データを書き換える特定ビットを指
   定するビット指定信号及びデータ処理の指定を行なう演
   算指定信号を出力する選択制御回路部と、中央演算処理
   装置から出力される８ビットの画像データから順次ビッ
   トデータを抜き出す選択回路部と、前記演算指定信号に
   よりラッチ回路部に記憶された各ビットデータと選択回
   路部で抜き出されたビットデータとを論理演算するか又
   は選択回路部で抜き出されたビットデータを通過させる
   演算選択回路部と、前記ビット指定信号によってラッチ
   回路部に記憶された各ビットデータの内の所定ビットの
   データを演算選択回路部の各ビットの出力信号の内の所
   定ビットのデータと交換する置換回路部と、置換回路部
   の出力データ及び中央演算処理装置からの画像データの
   一方を選択する切換え回路部とにより形成されるデータ
   処理回路と、を有することを特徴とするビデオメモリ書
   込み回路。