JPS61875A - 図形処理方法とその装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、図形表示データを作成するための図形処理方
法とその装置に係り、特に論理座標値から表示用メモリ
アドレスを高速に算出するための図形処理方法とその装
置に関するものである。

〔発明の背景〕

第１図はこれまでの図形処理装置の構成を示すが、これ
による場合論理アドレスから物理アドレスの変換は高速
に行ない得ないものとなっている。

即ち、これまでのものは、図形データ処理を行なう中央
処理装置１０、図形データ処理プログラムを記憶する主
記憶装置１５、図形データを記憶する表示用メモリ１２
、表示用メモリ１２の読み出し制御およびＣＲＴ制御を
行うＣＲＴ制御装置１１、中央処理装置１０からのアド
レスとＣＲＴ制御装置１１からのアドレスの何れかを選
択したうえ表示用メモリ１２ヘアドレスを供給するアド
レス選択器１３、表示用メモリ１２と中央処理装置１０
間の図形データ転送制御を行なうデータバッファ１４、
表示用メモリ１２から読み出された表示用図形データを
ビデオ信号に変換するビデオ信号制御回路１６および図
形データを表示するＣＲＴディスプレイ１７から構成さ
れるものとなっている。

なお、第１図中の符号１８．１９はそれぞれアドレスバ
ス、テータバスヲ示ス。

ＣＲ１画面等のディスプレイ装置に図形を表示するＫは
、読書き可能な表示用メモリに記憶されている図形デー
タを順次読み出すことで表示を行なうが、表示用メモリ
の容量はメモリの低価格化に伴い大容量化の傾向にあり
、したがって、大容量の図形データを処理するためには
図形処理装置の処理性能が問題となる。

ここで任意の一点を原点としたＸ−Ｙ座標空間に直線を
引く作図処理を実行する場合を考え、任意の２点Ｐｓ　
　（Ｘ＋＋　、Ｙｇ　）、Ｐｖ　（Ｘｖ、Ｙｚ）間を直
線で結ぶ場合を想定すると、それら２点の座標値からそ
の直線の傾きを計算し、直線上の点の座標値を算出する
ことで、１点毎に図形データを作成したうえ書き込みを
実行することになる。

このような処理を直線上に存在する点の全てについて逐
次性なうわけであるが、算出された座標値は図形データ
が誓き込まれる表示用メモリのメモリアドレスとは全く
別の情報であるため、算出された座標値（論理アドレス
）は表示用メモリアドレス（物理アドレス）に変換され
る必要がある。

ところで、表示用メモリの１語には単数あるいは複数の
画素データが含まれているため、算出された論理アドレ
スは表示用メモリのメモリアドレスに、更にはその画素
位置を示すピットアドレスといった具合に２つの物理ア
ドレスに変換されることになる。

論理アドレスから物理アドレスへ変換するには原点に対
応した物理アドレスと、画面メモリの水平方向の大きさ
を知る必要がある。即ち、論理アドレスは原点からの相
対位置を示す情報であるから、論理アドレスを（ｘ、ｙ
）とした揚台垂直方向（Ｙ方向）には画面メモリの水平
方向の大きさを１倍したものを、また、水平方向（Ｘ方
向）にはそのＸの値を１飴中に含まれる画素数で割った
値を原点に対応した物理アドレスに加減算することで目
的のメモリアドレスを算出し得る。更にそのＸの値を１
語中に含まれる画素数で割った余りをビットアドレスと
することで、図形データを処理する物理アドレスが得ら
れることになる。

しかしながら、これまでにあっては論理アドレスの算出
、物理アドレスへの変換は全面的にソフトウェアプログ
ラム処理によっていた仁とから、汎用のマイクロプロセ
ッサを用いた場合１つの画素データを表示用メモリに記
憶させるまでに数μ度〜数十μ歎もの時間を要し処理の
高速化が図れないでいたのが実状である。

〔発明の目的〕

本発明の目的は、論理アドレスに対応する物理アドレス
が富速に得られる図形処理方法とその装置を供するにあ
る。

〔発明の概要〕

この目的のため本発明は、論理アドレスをハードウェア
的に算出すると同時に、論理アドレス算出に応じ物理ア
ドレスもハードウェア的に算出するようにして図形処理
するものであシ、同時に動作し得る論理アドレスを算出
する手段と、論理アドレス演算に応じて物理アドレスを
算出する手段が具備されたものとなっている。

〔発明の実施例〕

以下、本発明を第２図から第１θ図によｉ）説明する。

先ず本発明による図形処理装置の概要構成とその要部と
しての論理アドレス、物理アドレス各々の算出手段の一
例での構成について説明する。第２図は本発明による図
形処理装置のその概要構成を示したものである。これに
よると論理アドレス演算を行なう論理アドレス演算部２
１、物理アドレス演算を行なう物理アドレス演算部２２
、画素データの演算処理を行なう画素データ演算部２３
および以上３つの演算部を同時に制御する制御部２０か
ら構成されるものと汝っている。制御部２０は中央処理
装置あるいは他の制御装置より命令を受けた場合、その
命令を解読し図形データを処理すべくその内部には各演
算部に対する制御手順が予め記憶されるようになってい
る。これまでにあってはマイクロプロセッサなどによる
ソフトウェア処理によってアドレス変換・演算処理が実
行されていたものであるが、本発明による場合そゝれは
専用のハードウェア手段により高速に実行されるように
なっているものである。

第３図は上記論理アドレス演算部および物理アドレス演
算部の一例での具体的ハードウェア構成を示したもので
ある。これにより先ず論理アドレス演算部２１の構成に
ついて説明すれば、以下の要素よりなるものとなってい
る。

（１）　　ピットモードレジスタ３０ 中央処理装置または他の制御装置から制御され、１画素
を何ピットで表すかを指定するピットφモードを記憶。

（２）　　テンポラリレジスタ群３１ 図形データ作成時、論理アドレスを算出するための中間
情報を一時記憶する複数の１６ビツトーレジスタ。

（３）　　カレントポ゛インタＸ３２ 論理座標Ｘの値を記憶する１６ビツトレジスタ。

（４）　カレントポインタＹ３３ 論理座標Ｙの値を記憶する１６ピツトレジスタ。

（５）演算器３５ 論理アドレス演算や論理アドレス算出のための中間情報
を演算。

（６）　　ソースラッテＵ３４、ソースラッチＶ２９演
算器３５への演算データを一時記憶。

（７）　　ディスティネーションラッチ３６演算器３５
からの演算結果を一時記憶。

（８）演算制御信号発生器３７ 制御部２０からの制御命令を受は論理アドレス演算用の
演算器３５および物理アドレス演算用の演算器３９の演
算制御信号を発生。

また、物理アドレス演算部２２は以下に示すものから構
成され、物理アドレスの演算を行なうものとなっている
。

α）　ポインタアドレスレジスタ４５ ２４ビツト構成のレジスタで、論理アドレスに対応した
物理アドレス、即ち、メモリアドレスＭＡを上位２０ビ
ツトで、１語内の画素位置を示すビットアドレスＢＡを
下位４ビツトで指定。

（２）　　メモリ幅レジスタ４４ ２４ビツト構成のレジスタで、表示用メモリの水平方向
の大きさを記憶。

（３）　　ビットアドレスオフセット発生器４８ピツト
モードに応じたビットアドレスのオフセット値をピット
モードレジスタ３０からの信号から発生。

（４）　オフセットデータレジスタ４３ビツトアドレス
オフセツト発生器４８から発生されたオフセットデータ
を一時記憶５゜（５）演算データ選択器４２ 制御部２０から制御され、メモリ幅レジスタ４４からの
データ、オフセットデータレジスタからのデータの何れ
かを選択したうえ演算器３９へ供給。

（６）　　ソースラッチ４０．４１ 演算器３９への演算データを一時記憶したうえ演算器３
９へ供給。

（７）ディスティネーションランチ３８演算器３９で算
出された演算結果を一時記憶。

（８）演算器３９ 論理アドレスに対応した物理アドレスの演算を行ない図
形処理に必要な物理アドレスを算出。

（９）　テンポラリレジスタ群４６ 論理アドレスや物理アドレスの算出に必要な中間データ
等を記憶するレジスタ群。

ａ〔マスクデータ発生器４９ ビットモードレジスタ３０に設定されたビットモードや
ポインタアドレスレジスタ４５の下位４ビツトに記憶さ
れたピットアドレス等、画素データの演算に必要なマス
クデータを発生。

ａυ　マスクデータレジスタ４７ マスクデータ発生器４９から発生されたマスクデータを
記憶し、画素データ演算部２３ヘマスクデータを供給す
る１６ピツトレジスタ。

論理アドレス演算部２１、物理アドレス演算部２２の構
成は以上のようであるが、次に物理アドレス空間と、こ
れに対応する論理アドレス空間、更にはこれらに対応す
る表示画面について説明する。第４図は１画素を４ビツ
トで表すモー（での物理アドレス空間と、これに対応し
た論理アドレス空間、更にはこれらに対応した表示画面
を示したものである。水平方向での画素数の大きさＭＷ
としての物理アドレス、論理アドレス空間上の表示用メ
モリおよび表示画面との関係は図示のようになる。物理
アドレス空間上では、１語１６ビツト内に１画素が４ビ
ツトで表わされた画素データが４画素分含まれているが
、この場合１画素は論理アドレス空間上のメモリでは色
ごとのメモリプレンに各１ビツトずつ割り当てられ、そ
れが合成され１６色（または１６６階調で表示される１
画素を画面上に出力するようになっている。１語内の４
画素のデータは、論理アドレス空間上のメモリおよび表
示画面上では水平方向に連続した画素データと々る。

第５図は第４図に示した物理アドレスと論理アドレス、
メモリ幅ＭＷ、ポインタアドレスＰＡの関係を示したも
のである。先ず第５図（ａ）は物理アドレス空間上のメ
モリアドレスＭＡとビットアドレスＢＡを示し、更にそ
れと表示画面の関係を示している。メモリアドレスＭＡ
Ｉで指される１Ｍ内の１画素と垂直方向に隣接する画素
を含む１語のメモリアドレスがＭＡ２であるとき、メモ
リ幅ＭＷは第５図（Ｃ）に示すようになる１、第５図（
ａ）に表示された画面上の任意の点（ｘ、ｙ）はその対
応する物理アドレスがメモリアドレスＭＡであって、し
かもそのピットアドレスがＢＡで示されるとき、そのポ
インタアドレスは第５図中）のように表現される。

ところで、第３図に示す実施例でのものは１画素のデー
タが複数ビットで表現される場合（多色や多階調）にも
効率よく処理し得る機能を有しており、ビットモードレ
ジスタ３０に対する設定ビットモードに従って５種類の
異なる動作モードを選択し得るものとなっている。第６
図は各モードにおける表示用メモリの１語の構成を示し
たものである。

（ａ）１ビット／画素モード 白黒画像のように１画素を１ビツトで表現する場合に用
いるモードで、表示用メモリの１語には連続する１６６
画素データが格納される。

（ｂ）２ビット／画素モード １画素を２ビツトで表現し４色または４階調までの表示
に用いる。表示用メモリの１＠には連続した８画素のデ
ータが格納される。

（Ｃ）４ビット／画素モード １画素を４ビツトで表現するもので、１６色または１６
６階調での表示に用いる。表示用メモリの１語には連続
した４１［！ｉＩ素のデータが格納される。

（ｄ）８ビット／画素モード １画素を８ビツトで表現するもので、表示用メモリの１
飴には連続した２画素のデータが格納される。

（ｅ）１６ビツト／画素モード １画素を１６ビツトで表現するもので、表示用メモリの
１語が１画素データに対応する。

第７図は第６図に示したビットモードとそれに対応した
１語内の画素位置を示すピットアドレスの対応を示した
ものである。これによるとピットアドレスはその画素デ
ータのデータ開始ビット番号に一致されるようになって
いる。例えば４ビット／画素モードの場合、ｍＲデータ
のビット４〜７を画素データ演算部２３で演算するとき
ポインタアドレスレジスタ４５の下位４ビツトのビット
アドレスとしては４が格納されるわけである。

第８図は４ビット／画素モードの場合でのマスクレジス
タ４７に記憶されるマスクデータとビットアドレスとの
関係を示したものである。前述のように画素データのビ
ット４〜７を演算するとき、ビットアドレスとして４が
発生するが、この場合マスクデータは画素データ演算が
行なわれるビットにのみ対応して°゛１″がセットされ
画素データの演算を必要としないビットに対応しては”
ｔ　Ｏｎがセットされる。即ち、例えばビットアドレス
が４′″の場合はビット４〜７のみが“１”とされたマ
スクデータがマスクデータ発生器４９で生成されマスク
データレジスタ４７に記憶されるものである。

第９図（ａ）は第３図に示した実施例における論理アド
レス演算部および物理アドレス演算部で実行される基本
演算処理を、また、第９図（ｂ）は各ビットモードにお
いてビットアドレスオフセット発生器で発生されるビッ
トアドレスオフセット値ｎの値を示したものである。ビ
ットアドレスオフセット値より説明すれば、これはビッ
トアドレス更新のだめのものであり、４ビツト／１面素
モードにおいてはパ４＃のデータが、１ビット／画素モ
ードでは°′１”のデータがオフセット発生器４８で生
成されたうえオフセットデータレジスタ４３に記憶され
るようにするものである。

さて、第９図（ａ）に示す処理について説明すれば、こ
れは現在ある画素を示す点Ｐでの論理アドレスが（Ｘ、
Ｙ）、物理アドレスがＰＡで表されているものとして水
平方向、あるいは垂直方向に点Ｐを論理アドレスで＋１
だけ移動させる場合での処理を示したものである。先ず
Ｘ軸（水平方向）正方向へ画素データを描画すべく点Ｐ
を＋１する場合、論理アドレス演算部２１ではカレント
ポインタＸ３２からはデータ（Ｘ）が読み出されたうえ
ソースラッチ２９を介し演算器３５で＋１が加算される
ものとなっている。算出結果（Ｘ＋１）は新たなる論理
アドレスＸとしてディスティネーションラッチ３６を介
してカレントポインタＸ３２へ再び格納されるものであ
る。このとき同時に、物理アドレス演算部２２ではポイ
ンタアドレスレジスタ４５からはポインタアドレスが読
み出されたうえソースラッチ４１を介し演算器３９に演
算データとして与えられる。一方、演算データ選択器４
２からはオフセットデータレジスタ４３からのデータが
選択出力されソースラッチ４ｏを介し演算器３９に演算
データとして与えられる。しかして演算器３９ではポイ
ンタアドレスＦＡとビットアドレスオフセット値ｎとの
間で加算が行なわれるものである。この加算結果（ＰＡ
＋ｎ　）は新たなるポインタアドレスとしてディスティ
ネーションランチ３８を介して再びポインタアドレスレ
ジスタ４５に格納されるものである。この格納後マスク
データ発生器４９はポインタアドレスレジスタ４５に格
納された下位４ビツトのデータ、即ち、ビットアドレス
とビットモードとに応じてマスクデータを発生するが、
マスクデータはマスクレジスタ４７を介し画素データ演
算部２３へ送られ、画素データの演算に供されることに
なる。

また、Ｙ方向（垂直方向）の正の方向へ＋１だけ点Ｐを
移動させる場合、論理アドレス演算部２１では、同様に
カレントポインタＹ３３のデータを＋１するための演算
が行なわれる。一方、物理アドレス演算部２２では、同
時にポインタアドレスレジスタ４５のデータに対する演
算が行なわれる。Ｘ方向の演算ではオフセット値との間
で加減算が行なわれるが、このＹ方向の演算ではメモリ
幅レジスタ４４からのデータとの間で加減算（この場合
は減算）が行なわれるものである。演算制御信号発生器
３７は論理アドレス演算部２１でＸ方向の狐其、減算が
行なわれるときに物理アドレス演算部２２における演算
器３９へ加算、減算信号を発生する一方、論理アドレス
演算部２１でＹ方向の加算、ｇ算を行なう場合には演算
器３９に対し減算、加算信号を発生するが、これは表示
画面に対応する表示メモリのアドレス割付によって定め
られるものである。以上のような演算処理が行なわれる
ことで、点Ｐの移動後の物理アドレスが算出されるもの
である。

第１０図は第２図、第３図に示した本発明の実施例での
ハードウェア構成を用い直線を描画する場合での処理の
例を示したものである。

直線描画処理の開始点Ｐｇ　　（ｘａ　ｒ　’１ｍ　）
から終了点Ｐ＊　　（Ｘｓ　、　ｙｓ　）へ直線描画を
行なう場合、先ず第１の前処理として原点の物理アドレ
スが中央処理装置あるいは他の制御装置からポインタア
ドレスレジスタ４５ヘセツトされると同時に、カレント
ポインタＸ３２およびカレントポインタＹ３３け制御部
２０からの制御によって′０＃にクリアされる。このよ
うに原点をセットすることで、論理アドレスと物理アド
レスとの対応がとられるものでるる。次に第２の前処理
としては直線の始点Ｐ、の論理アドレス（ｘ、、ｙ、）
がそれぞれカレントポインタＸ３２．Ｙ３３に格納され
、　− るが、これにもとついて物理アドレス演算部２２では論
理アドレス（ｘｓ　ｒ　ｙｓ　）対応の物理アドレスが
求められるように彦っている。第３の前処理として終点
Ｐ、の論理アドレス（Ｘ＠ｌ　ｙ、）がテンポラリレジ
スタ群３１へ格納されるが、これで全ての前処理は終了
するものである。さて制御部２０は中央処理装置あるい
は他の制御装置から点Ｐ、から点Ｐ、へ直線を引く旨の
命令を受け＼、 本処理を開始するが、この処理実行のために予め記憶さ
れている制御手順にもとづき各演算部２１゜２２．２３
へ制御命令を出力するようになっている。論理アドレス
演算部２１では、直線の傾き等、描画処理に必要な中間
情報が始点Ｐ、のｋｆＭアドレス（Ｘ＠、Ｙ、）と終点
Ｐ、の論理アドレス（ｘｅ＋ｙ）から求められたうえテ
ンポラリレジスタ群３１へ格納された後、これらデータ
にもとづき次の描画点Ｐ１の論理アドレス（ｘｔ＋ｙ１
　）とこの論理アドレス（ｘｔ　＋　’／１　）対応の
物理アドレスの算出が折々われるようになっている。Ｘ
方向のアドレス演算とＹ方向のアドレス演算の計２りの
アドレス演算が論理アドレス演算部２１および物理アド
レス演算部２２で実行されている間に、これに並行して
始点Ｐ、対応の画素データを表示用メモリから読み込み
、始点Ｐ、の画素データ演算が行なわれるものである。

この画素データの演算終了後表示用メモリには演算後の
画素データが再び臀き込まれるわけである。即ち、ある
点について２回のメモリアドレスを実行されている間に
、これに並行して論理アドレス演算部２１および物理ア
ドレス演算部２２では次の描画点に対する論理アドレス
とこれに対応する物理アドレスの算出が実行されるよう
になっているものである。このような処理を直線の終点
Ｐ０まで繰り返すことによって直線描画のだめの画素デ
ータが順次表示用メモリに記憶されるわけである。

なお、表示用メモリ上り読み出された画素データは特殊
な場合一定データに置換された形で再び表示用メモリに
記憶されるが、一般に描画される直線上に存在する画素
は同一輝度や同一色であるとは限らない。したがって、
このような場合には読み出された画素データは他のデー
タとの間で何等かの演算が行なわれるなど、演算結果が
新たなる表示用の画素データとして表示用メモリに記憶
されるところとなるものである。

なお、本発明では論理空間は二次元とされているが、一
般的に二次元以上のものに適用可である。

〔発明の効果〕

以上説明したように本発明による場合は、画素データが
複数ビットで表される場合でも論理アドレスの算出と同
時に、その論理アドレス対応の物理アドレスを高速に求
め得るという効果がある。

【図面の簡単な説明】

第１図は、これまでの図形処理装置の構成を示す図、第
２図は、本発明による図形処理装置の概要構成を示す図
、第３図は、その構成における論理アドレス演算部およ
び物理アドレス演算部の一例での具体的ハードウェア構
成を示す図、第４図は、１画素が４ビツトで表される場
合での物理アドレス空間と、これに対応する論理アドレ
ス空間、更にはこれらに対応する表示画面の関係を示す
図、第５図（ａ）は、物理アドレス空間上のメモリアド
レスとビットアドレス、更にはこれらと表示画面の関係
を示す図、第５図φ）、　（Ｃ）は、それぞれポインタ
アドレス、メモリ幅データのフォーマットを示す図、第
６図は、１画素データが１ビツト以上よりなる場合での
表示用メモリ１飴内での画素データ格納フォーマットを
示す図、第７図は、第６図におけるビットモード各々に
対応するＩＲ内一画素位置してのビットアドレスを示す
図、第８図は、１１ａ素が４ビツトで表される場合での
マスクデータとビットアドレスとの関係を示す図、第９
図（ａ）は、第３図における論理アドレス演算部および
物理アドレス演算部で実行される基本演算処理を説明す
るための図、第９図中）は、各ビットモード対応のビッ
トアドレスオフセット値を示す図、第１０図は、本発明
に係る直線描画処理を説明するための図である。 ２０・・・制御部、２１・・・論理アドレス演算部、２
２・・・物理アドレス演算部、２３・・・画素データ演
算部、３０・・・ビットモードレジスタ、３２・・・カ
レントポインタＸ、３３・・・カレントポインタＹ、２
９゜３４．４０．４１・・・ソースラッチ、３５．３９
・・・演算器、４２・・・演算データ選択器、４３・・
・オフセットデータレジスタ、４４・・・メモリ幅レジ
スタ、４５・・・ポインタアドレスレジスタ、４７・・
・マスクデータレジスタ。

Claims (1)

1. 【特許請求の範囲】 １、２次元以上の論理空間における座標点としての論理
   アドレスが、直前に算出された論理アドレスに隣接する
   ものとしてハードウェア的に算出される度に、該算出に
   同時並行して隣接の方向に応じ上記直前に算出された論
   理アドレス対応の物理アドレスをハードウェア的に更新
   した後、該更新に係る物理アドレスにもとづき表示用メ
   モリにおける該アドレス対応の画素データを所定に更新
   することを特徴とする図形処理方法。 ２、更新可として記憶されている画素データを表示用メ
   モリより所定順に読み出したうえ該データにもとづく表
   示が行なわれる図形処理装置であつて、２次元以上の論
   理空間における座標点としての論理アドレスを、直前に
   算出された論理アドレスに隣接するものとしてハードウ
   ェア的に算出したうえ一時記憶する論理アドレス算出手
   段と、該手段と同時に並行動作し、算出された論理アド
   レスの隣接方向に応じ直前に算出された論理アドレス対
   応の物理アドレスをハードウェア的に更新したうえ一時
   記憶する物理アドレス算出手段と、該手段および上記論
   理アドレス算出手段を制御する制御手段とを少なくとも
   備えてなる構成を特徴とする図形処理装置。 ３、物理アドレス算出手段による物理アドレスの算出は
   、画素データのビット数が設定記憶される手段、論理空
   間の幅が設定記憶される手段の少なくとも何れかによつ
   て制御される特許請求の範囲第２項記載の図形処理装置
   。