JPH03188545A - 画像メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は画像メモリのリードモディファイライトによる
書き換えをリード処理とライト処理に分けて処理を行う
画像メモリ制御装置に関するものである。

従来の技術 近年、画像メモリのデータの書き換えは、書き換え時に
画面にフリッカできない様にサイクルスチール方式が利
用されるようになってきた。

以下に従来の画像メモリ制御装置について説明する。第
３図は従来の画像メモリ制御装置のブロック図である。

第３図において１は画像メモリへのリード、ライト制御
を行う中央処理装置（以下ＣＰＵと略記する）、２は画
像メモリ制御装置、３は論理演算部、４は表示制御部、
５はマルチプレクサ、６は画像メモリ、７は表示装置で
ある。８はＣＰＵデータバスであり、ＣＰＵ１と画像メ
モリ制御装置２の間のＣＰＵデータを伝送する。９は論
理演算用データバスでありリードモディファイライト時
に用いる。１０は画像メモリデータバスである。１１は
表示用データバスであり、表示制御部４により変換さく
表示用出力信号１２として表示装置７へ出力される。１
３はマルチブレクサ制御信号であり、ＣＰＵＩ、論理演
算部３および表示制御部４のうちの１つを選択する。第
４図は従来のサイクルスチール方式のタイミング図であ
り、第５図は従来のサイクルスチール方式で画像メモリ
の書き換えにリードモディファイライトを用いた場合の
タイミング図である。

以上のように構成された画像メモリ制御装置について以
下その動作を説明する。

第４図のタイミング図によりサイクルスチール方式の動
作を説明する。第４図では１サイクルは、８クロツクで
構成されており（第４図ａ）、前半の４クロツクは１サ
イクル分の表示用データを画像メモリからリードする表
示すイクルに、後半の４クロツクはＣＰＵが画像メモリ
をリード。

ライトするためのＣＰＵサイクルに分割している（第４
図ｂ）。前記サイクルスチール方式の１サイクルは、表
示しながら実行するため、サイクルの周期、すなわちク
ロック数は変えることができない。したがって論理演算
処理を行うためリードモディファイライトを行う時、従
来の４クロ・ツクでは処理できない場合、第５図の様に
１サイクルを１６クロツクにしなければならない（第５
図ａ）。第５図では表示すイクルを１サイクル中に２回
行うことにより１サイクル分の表示用データを画像メモ
リからリードしている（第５図ｂ）。

また、８クロツクのＣＰＵサイクルの期間にリードモデ
ィファイライトを実行している。リードモディファイラ
イトを第５図のタイミングで行わなければならない時、
リードまたはライトのみを行うと、リードモディファイ
ライトの時と同様に８クロツクのＣＰＵサイクルを使う
。次に、第３図を用い従来の画像メモリ制御装置の動作
を説明する。まｆ、ＣＰＵＩはマルチプレクサ制御信号
１３により、リードモディファイライト、リードまたは
ライトを選択する。リードモディファイライトの場合、
ＣＰＵＩは、ＣＰＵデータバス８を用い書き換えデータ
を論理演算部３へ出力すると共に、画像メモリ６から書
き換える画像メモリブータラ画像メモリデータバス１０
．マルチプレクサ５、そして論理演算用データバス９を
用いて論理演算部３に入力し論理演算を行った後、再び
論理演算用データバス９．マルチプレクサ５、そして画
像メモリデータバス１０を用いて画像メモリ６へ書き込
む。ライトの場合、ＣＰＵ１はＣＰＵデータ信号８．マ
ルチプレクサ５、そして画像メモリデータバス１０を用
いて画像メモリ６へ書き込む。最後にリードの場合、Ｃ
ＰＵ１は画像メモリ６のデータの内容を画像メモリデー
タバス１０゜マルチプレクサ５、モしてＣＰＵデータバ
ス８を用いてＣＰＵＩにリードする。表示制御部４は表
示すイクル中に画像メモリ６から画像メモリデータバス
１０．マルチプレクサ５、そして表示用データ１１を用
いてリードした表示データを処理し表示用出力信号１２
として表示装置７へ出力する。

発明が解決しようとする課題 しかしながら上記の従来の構成では、リードモディファ
イライト、リード、そしてライトの動作をそれぞれ行お
うとすると第５図のタイミング図の通り１サイクル１６
クロツク必要である。したがって、リードおよびライト
ではリードモディファイライトしない第４図の場合に比
べ２倍の処理時間がかかるという課題を有していた。

本発明は上記従来の課題を解決するもので、通常のライ
トおよびリードが、リードモディファイライトしない第
４図の場合と同じ処理時間ででき、且つリードモディフ
ァイライトもできる画像メモリ制御装置を提供すること
を目的とする。

課題を解決するための手段 この目的を達成するために本発明の画像メモリ制御装置
はリードモディファイライトか通常のライト　リードの
切替え用モード切換レジスタとり一ドモディファイライ
ト用のライトデータレジスタの構成を有している。

作用 この構成によって通常のライトまたはリードの場合従来
のリードモディファイライト可能な画像メモリ制御装置
に比べ、より高速に処理をすることができる。

実施例 以下本発明の一実施例について図面を参照しながら説明
する。

第１図は本発明の一実施例における画像メモリ制御装置
のブロック図であり、２１は中央処理装置（以下ＣＰＵ
と略記する）、２２は画像メモリ制御装置、２３は論理
演算部、２４は表示制御部、２５はマルチプレクサ、２
６は画像メモリ、２７は表示装置、２８はＣＰＵデータ
バス、２９は論理演算用データバス、３０は画像メモリ
データバス、３１は表示用データバス、３２は表示用出
力信号、３３はマルチプレクサ制御信号で、これらは従
来例の構成と同じものである。３４はライトデータレジ
スタでありリードモディファイライトのためのＣＰＵ２
１からのライトデータを一時記憶し、上記ライトデータ
をライトデータバス３５を用い論理演算部２３に出力す
る。ＣＰＵ２１はモードデータ信号３６をモード選択レ
ジスタ３７に出力する。第２図は本発明の一実施例にお
けるリードモディファイライト動作のタイミング図であ
る。

以上のように構成された本実施例の画像メモリ制御装置
について以下その動作を説明する。まず、第２図により
本実施例でのリードモディファイライト動作を説明する
。第１サイクルでは表示すイクルで１サイクル分の表示
データをリードし、ＣＰＵサイクル（１）でリードモデ
ィファイライトする画像メモリのデータをリードする。

第２サイクルでは第１サイクルと同様に表示すイクルで
１サイクル分の表示データをリードし、ＣＰＵサイクル
（２）においてＣＰＵサイクル（１）でリードした画像
メモリのデータとライトデータレジスタ３４のデータを
論理演算した後、画像メモリにライトする（第５図ｂ）
。上記リードモディファイライト動作は１６クロツクで
行うが、従来のり一ドモディファイライト動作の第５図
と同じり１０ツク数である（第５図ａ）。また、リード
またはライト動作のみの場合、１回のＣＰＵサイクルで
処理でき、４クロツクでリードまたはライトを行うこと
ができる。次に第１図を用い本実施例の画像メモリ制御
装置の動作を説明する。まず、ＣＰＵ２１はモード選択
レジスタ３７にモードデータ信号３６を出力しモードデ
ータを記憶させ、マルチプレクサ制御信号３３を出力し
、リードモディファイライトかライトまたはリードかを
選択する。リードモディファイライトの場合、ＣＰＵ２
１はＣＰＵサイクル（１１においてＣＰＵデータバス２
８を用い書き換えデータをライトデータレジスタ３４ヘ
ー時記憶させると共に、画像メそり２６から画像メモリ
データを出力し、画像メモリデータバス３０゜マルチプ
レクサ２５．論理演算用データバス２９を用い論理演算
部２３に入力する。論理演算部２３で論理演算後、ＣＰ
Ｕサイクル（２）において、論理演算用データバス２９
．マルチプレクサ２５２画像メモリデータバス３０を用
い画像メモリデータを画像メモリ２６へ出力し書き換え
る。ライトの場合、ＣＰＵ２１は１回のＣＰＵサイクル
でライトデータをＣＰＵデータバス２８．マルチプレク
サ２５、そして画像メモリデータバス３０を用いて画像
メモリ２６へ出力し書き込む。リードの場合、ＣＰＵ２
１は１回のＣＰＵサイクルで画像メモリ２６から画像メ
モリデータを画像メモリデータバス３０．マルチプレク
サ２５、モしてＣＰＵデータバス２８を用いて読み出す
。表示すイクルでは表示制御部２４は画像メモリ２６か
ら画像メモリデータバス３０．マルチプレクサ２５、そ
して表示用データバス３１を用いて読み出した表示デー
タを処理し表示用出力信号３２を表示装置２７へ出力す
る。

以上のように本実施例によればリードモディファイライ
トをライトデータレジスタ３４とモード選択レジスタ３
７により２回の通常のリード処理、ライト処理に分けて
行える様にしたことにより、従来のリードモディファイ
ライトのＣＰＵサイクルを持つ構成に比べ、リードモデ
ィファイライトは同等の処理速度であるが、リードまた
はライトのみの場合、２倍の速度で処理できる。

発明の効果 本発明は、ライトデータレジスタとモード選択レジスタ
を設けることにより、２回のＣＰＵサイクルを用いリー
ドモディファイライトを行うことができ、リードまたは
ライトのみの場合、リードモディファイライトの処理に
比べ２倍の処理速度を持つ画像メモリ制御装置を実現で
きるものである。

【図面の簡単な説明】

第１図は本発明の一実施例における画像メモリ制御装置
のブロック図、第２図は前記画像メモリ制御装置のリー
ドモディファイライト動作のタイミング図、第３図は従
来の画像メモリ制御装置のブロック図、第４図は従来の
サイクルスチール方式のタイミング図、第５図は従来の
サイクルスチール方式で画像メモリの書き換えにリード
モディファイライトを用いた場合のタイミング図である
。 １・・・・・・中央処理装置（ＣＰＵ）　、２・・・・
・・画像メモリ制御装置、３・・・・・・論理演算部、
４・・・・・・表示制御部、５・・・・・・マルチプレ
クサ、６・・・・・・画像メモリ、７・・・・・・表示
装置、８・・・・・・ＣＰＵデータ信号、９・・・・・
・論理演算用データバス、１０・・・・・・画像メモリ
データバス、１１・・・・・・表示用データバス、１２
・・・・・・表示用出力信号、１３・・・・・・マルチ
プレクサ制御信号、２１・・・・・・中央処理装置（Ｃ
ＰＵ）　、２２・・・・・・画像メモリ制御装置、２３
・・・・・・論理演算部、２４・・・・・・表示制御部
、２５・・・・・・マルチプレクサ、２６・・・・・・
画像メモリ、２７・・・・・・表示装置、２８・・・・
・・ＣＰＵデータバス、２９・・・・・・論理演算用デ
ータバス、３０・・・・・・画像メモリデータバス、３
１・・・・・・表示用データバス、３２・・・・・・表
示用出力信号、３３・・・・・・マルチプレクサ制御信
号、３４・・・・・・ライトデータレジスタ、３５・・
・・・・ライトデータバス、３６・・・・・・モードデ
ータ信号、３７・・・・・・モード選択レジスタ。

Claims (1)

【特許請求の範囲】
1. 画像メモリのデータをリードし表示データを出力する表
   示制御部と、ＣＰＵからのリードモディファイライト用
   ライトデータを一時記憶するライトデータレジスタと、
   前記ライトデータレジスタの内容と前記画像メモリの画
   像データを論理演算する論理演算部と、前記ＣＰＵによ
   りリードモディファイライトするかリードまたはライト
   するかを選択する選択レジスタと、前記選択レジスタの
   出力を入力し前記画像メモリとの接続を前記論理演算部
   か前記ＣＰＵかまたは前記表示制御部かに切換えるマル
   チプレクサを備えた画像メモリ制御装置。