JPS63234319A - 表示回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、メ七りに記憶されている情報の書換えを行
なうとともに、この情報を読出して所定の表示装置に与
える表示回路に関するものである。

〔従来の技術〕

第３図は従来の表示回路を示すブロック図であり、図に
おいて、１はＣＰＵ、２は情報を配憶しテＪ−３＜メモ
リとしＴ（７）ＶＲＡＭ、３１．ｔＶＲＡＭ２に対する
表示用アドレス信号５などを所定のタイミングで発生さ
せる表示タイミング発生回路、４はＣＰＵＩから出力さ
れる書換用アドレス信号、６はＣＰＵ　１からの書換用
アドレス信号４と表示タイミング発生回路３からの表示
用アドレス信号５とを、表示タイミング発生回路３から
の切換指示信号７に基づき切換えてＶＲＡＭ２に与える
マルチプレクサ、８はｃｐｕｉからＶＲＡＭ２へ出力さ
れ、アクセス要求時にアクティブとなるアクセス要求信
号、９はＶＲＡＭ２のデータバスである。そして、この
データバス９は、図示しないセレクト信号によって切換
わるセレクタ２０を介して、ＣＰＵ１および表示装置２
１に接続されている。

次に動作について説明する。表示回路の動作には、ＶＲ
ＡＭ２に記憶されている情報を読出して表示装置に与え
る動作（″以下、表示動作と言う。）と、ＣＰｔＪｌが
ＶＲＡＭ２に記憶されている情報をリフレッシュなどの
目的で１換える動作（以下、書換動作と言う。）とがあ
る。そこで、まず表示動作について説明する。

表示動作時には、マルチプレクサ６に対して表示タイミ
ング発生回路３側への切換指示信号７が与えられており
、マルチプレクサ６は表示タイミング回路３側に切換え
られている。これによって、表示タイミング発生回路３
から出力された表示用アドレス信号５が、マルチプレク
サ６を介してＶＲＡ　Ｍ　２へと入力される。そして、
表示用アドレス信号５が指定するアドレスにストアされ
ている情報はＶＲＡＭ２より出力され、データバス９お
よびセレクタ２０を介して表示装置２１に与えられる。

一方、ａＦ１４動作時には、マルチプレクサ６に対して
ｃｐｕｉ側への切換指示信号７が与えられており、マル
チプレクサ６はＣＰＵＩ側に切換えられている。また、
ＣＰＬＪｌからＶＲＡＭ２へ出力されているアクセス要
求信号８がアクティブとなって、ＣＰ　Ｕ　１とＶＲＡ
Ｍ２との間でデータバス９を介して情報の授受が可能と
される。そして、ＣＰ　Ｕ　１から出力された書換用ア
ドレス信号４は、マルチプレクサ６を介してＶＲＡＭ２
へと与えられ、このｍ換用アドレス信号４が指定するア
ドレスにストアされている情報は、ｃｐｕｉからデータ
バス９およびセレクタ２０を介してＣＰＵ１によって３
換えられる。

〔発明が解決しようとする問題点〕

ところで、これらの動作を関連づけることなく互いに独
立して動作可能とした場合には、表示動作中（すなわち
、情報の表示期間中）であっても、ＣＰＵ１がＶＲＡＭ
２へのアクセスを要求して虐換−動作が行なわれること
になり、ＶＲＡＭ２から出力された情報を表示している
表示装置２１の画面がちらつくなどの障害が出るという
問題がある。

これに対しては、 ■書換動作は帰線期間中に行なうものとして、表示動作
と占換動作を行なうタイミングを設定する、 ■インターフェースを同期バス型として、ＣＰＵ１から
ＶＲＡＭ２へ出力されるアクセス馨求信号８のサイクル
を表示用アドレス信号５のサイクルと同期させ、例えば
、サイクルの前半で表示動作を行ない、後半で書換動作
を行なうものとして割付ける、 などの対策がとられている。しかしながら、表示動作と
書換動作とのタイミング設定や同期バス型のインターフ
ェイスの使用は常に行なわれるわ１ノではなく、非同期
で動作させる場合も少なくない。このため、非同期の場
合にも上述のようなちらつきを防止することができる表
示回路の開発が望まれている。

この発明は、上記のような問題点を解消するためになさ
れたもので、非同期で書換要求と表示要求とがなされる
場合にも表示画面をちらつかせることのない表示回路を
得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る表示回路には、情報の表示期間中にＣＰ
Ｕがアクセス要求をした場合には、表示期間が完了する
までＣＰＵを待機させ、表示期間の完了後にＣＰＵのア
クセス要求を有効とするアクセス裁定回路を設けている
。

〔作用〕

この発明におけるアクセス裁定回路は、情報の表示期間
中になされたＣＰＵからメモリへのアクセス要求を保留
するとともにＣＰＵを待機させ、・表示期間の完了後に
メモリへのアクセス要求を行なわせることにより、情報
の表示期間中にＣＰＵがメモリをアクセスしないように
する。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図は、この発明の一実施例による表示回路を示すブロッ
ク図である。ただし、ここでは、従来の表示回路と異な
る点について説明する。

第１図において、１０は表示期間中にＣＰＵ１ｈλらの
アクセス要求があった場合に、ｃｐｕｉに待機信号１３
を与えるなどの裁定動作を行なうアクセス裁定回路°、
１２は表示タイミング発生回路３からアクセス裁定回路
１０に与えられてこのアクセス裁定回路１０と表示タイ
ミング発生回路３との間の同期をとる同期制御信号であ
る。なお、この回路ではマルチプレクサ６を動作させる
ための切換指示信号７は、アクセス裁定回路１０よりマ
ルチプレクサ６に与えている。

次に、第１図の回路における各信号の内容と動作とにつ
いて説明する。第２図はこの表示回路の動作のタイミン
グを示すタイミング図である。以下、このタイミング図
を参照しつつ、ＣＰＵＩからアクセス要求があった場合
のアクセス裁定回路１０の！ＪＪ　ｎを中心に説明する
。

第２図（ａ）は、表示タイミング発生回路３で表示用ア
ドレス信号５を発生させる基本となるクロック信号であ
り、このクロック信号が同期制御信号１２としてアクヒ
ス裁定回路１０に与えられる。

アクセス裁定回路１０では表示期間と書換用アクヒス許
容期間とが、同期制御信号１２の半サイクル毎に交互に
割り付けられる。また、アクセス裁定回路１０は、同期
制御信号１２の半サイクル周期で切換指示を行なう切換
指示信号７をマルチプレクサ６へと出力する。

従って、マルチプレクサ６はＣＰＵ１からＶＲＡＭ２へ
のアクセス要求の有無にかかわらず、ＣＰＵＩ側と表示
タイミング発生回路３側との切換動作を行ない、第２図
（ｂ）に示すように、ＶＲＡＭ２は、書換用アドレス信
り４と表示用アドレス信号５とを交互に受入れることが
できる状態となる。

今、ＣＰＵ１からの書換アクセス要求が発生し、ＣＰＵ
１からＶＲＡＭ２へ出力されているアクセス要求信号８
が、第２図（Ｃ）に示すタイミングＡ（すなわち、表示
期間中）でアクティブＬ″になったとする。

このアクセス要求信号８はアクセス裁定回路１０に与え
られるが、このアクセス裁定回路１０は、■表示期間内
における書換アクセス要求、および■置換用アクセス許
容期間内における書換アクセス要求であって、かつ当該
書換用アクセス許容期間が終了するまでに書換動作が完
了し得ないような書換アクセス要求に対しては、待機信
号１３を発生するようになっている。このうち、■は、
あらかじめ求めておいた書換所要時間に応じた値を所定
のカウンタにセットしておき、同期制御信号１２に同期
してこのカウンタによる計時を行なわせ、その計時値と
アクセス要求信号８の入力時刻との比較を行なうことに
よって実現できる。

このため、今ここで考えているように表示期間中にアク
セス要求信号８がアクティブになると、アクセス裁定回
路１０はＣＰＵ　１に対して待機信号１３を出力して、
Ｃ”Ｐ　Ｕ　１にアクセス要求を保留させる。そして、
表示期間の完了後、待機信号１３を解除してＣＰＵＩが
ＶＲＡＭ２をアクセスすることをｎ可する。それによっ
て、ＶＲＡＭ２のストア内容の書換えが行なわれる。

次に、アクセス要求信号８が、第２図（ｄ）に示１タイ
ミングＢ１または、第２図（ｅ）に示すタイミングＣｉ
なわら、表示１１間の完了後）でアクティブになったと
する。この場合には、アクセス裁定回路１０はアクセス
要求信号８がアクティブとなったタイミングＢ、Ｃから
次の表示期間までの残余１１１間を、予め設定されたＶ
ＲＡＭ２の書１１Ｊえに要する時間と比較する。

そして、次の表示期間までにアクセス完了可能の場合（
第２図（ｄ））には待機信号１３を出力しない。このた
め、ＣＰＬＩ　１はＶＲＡＭ２をアクセスしてＶＲＡＭ
２の指定されたアドレスにストアされている情報の書換
動作を行なう。

一方、次の表示期間までにアクセス完了不可能の場合（
第２図（ｅ））にはアクセス裁定回路１０はＣＰｔＪｌ
に対して待機信号１３を出力して、ＣＰＵ１からのアク
セス要求を次の表示期間の完了後まで保留させる。そし
て、表示期間の完了後、待機信号１３を解除してＣＰＵ
１がＶＲＡＭ２をアクセスすることを許可する。

このようにすれば、情報の表示期間中に発生したアクセ
ス要求ばかりでなく、表示期間以外であっても次の表示
期間までにアクセスを完了することが不可能なタイミン
グで発生したアクセス要求をも保留することができるた
め、表示期間中にＣＰＵ１がＶＲＡＭ２をアクセスする
ことがなくなり、画面のちらつきの問題は解消する。

なお、上記実施例では、アクセス裁定回路１０には予め
ＶＲＡＭ２の書換えに要する時間が設定されていたが、
任意の期間をプログラムによって外部から設定可能とす
れば、書換えに要する期間の異なる各種メモリにも対応
することができ、ＶＲＡＭ２の選択の自由度が大きくな
る。これは、たとえばカウンタを用いて上記書換所要時
間に対応する計時を行なう際には、このカウンタをブ°
リヒッタブルカウンタとしてδ′３けばよい。

また、上記のように書換所要時間を考慮するようにアク
セス裁定回路１０を形成することが最も望ましいが、表
示期間内のアクセス要求についてのみ待機信号１３を発
生するようにしても、従来よりは優れた表示回路となる
。

（発明の効果〕 以上のように、この発明によれば、情報の表示１１１間
中にＣＰＵがアクセス要求をした場合に、表示期間が完
了するまでＣＰＵを待機させ、表示期間の完ｒ後にＣＰ
Ｕのアクセス要求を有効どするアクセス裁定回路を設け
たので、情報の表示期間中に発生したＣＰＵからのアク
セス要求ではメ七りがアクセスされず、非同期で書換要
求と表示要求とが行なわれる場合にｂ表示画面をちらつ
かせない表示回路を得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による表示回路を示すブロ
ック図、第２図は実施例の表示回路の動作のタイミング
を示すタイミング図、第３図は従来の表示回路を示すブ
ロック図である。 図において、１はＣＰＬＪ、２はメモリ、１０はアクセ
ス裁定回路、１２は同期制御信号である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）ＣＰＵからのアクセス要求に応じてメモリに記憶
   されている情報の書換えを行なうとともに、前記情報を
   読出して所定の表示装置に与える表示回路において、 前記情報の表示期間中に発生した前記アクセス要求に対
   して、前記ＣＰＵを待機させ、前記表示期間の完了後に
   前記アクセス要求を有効とせしめるアクセス裁定回路を
   設けたことを特徴とする表示回路。
2. （２）所定の基準信号の一サイクルの半分を表示期間と
   し、他の半分をＣＰＵがメモリをアクセス可能である期
   間として設定するとともに、前記表示期間以外に発生し
   た前記ＣＰＵからのアクセス要求に対して、次の表示期
   間までにアクセス完了可能かどうかを判定し、アクセス
   完了可能と判定されたときのみに前記ＣＰＵからのアク
   セス要求を有効とし、それ以外の場合には前記ＣＰＵの
   待機と表示期間完了後のアクセス要求の有効化とを行な
   わせる回路をアクセス裁定回路として設けたことを特徴
   とする特許請求の範囲第１項記載の表示回路。