JPH031191A - 表示制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、複数の表示装置の表示制御を行なう表示制御
装置に関する。

（従来の技術） 金融機関等において、顧客は各種の取引伝票を作成する
ことなく、オペレータに口頭で取引内容を告げ、人出金
取引や振込取引等を行なう場合がある。この場合、オペ
レータ専用の表示装置と、顧客専用の表示装置の２つの
表示装置を備えた端末装置が利用される。このような端
末装置を用いて取引を行なう場合、顧客は専用のキーボ
ード等を用いて口座番号や暗証番号等の入力を行なう。

この入力された各種情報は、オペレータ専用の表示装置
に表示され、取引に必要な情報が揃うと、オペレータは
、確認のために顧客専用の表示装置に各種情報を表示し
、顧客の確認を得る。

さて、以上のような取引を処理する端末装置においては
、２つの表示制御回路により２台の表示装置の制御管理
が行なわれている。

第２図に、そのような従来の表示制御装置（端末装置）
のブロック図を示す。

図において、プロセッサｌには、データバス９を介して
、主記憶装置２、第１の表示制御回路３、第１の表示メ
モリ４、第２の表示制御回路６、第２の表示メモリ７が
接続されている。第１の表示制御回路３には第１の表示
装置５が接続され、第２の表示制御回路６には第２の表
示装置８が接続されている。さらに第１の表示メモリ４
と第２の表示メモリ７は、それぞれ第１の表示制御回路
３と第２の表示制御回路６に接続されている。第１の表
示装置５をオペレータ専用の表示装置とすると、第２の
表示装置８は、顧客専用の表示装置ということになる。

プロセッサｌは、各ブロックを制御管理するためのマイ
クロプログラム等からなる回路である。

主記憶装置２は、プロセッサ１の動作のための制御情報
等を格納するランダム・アクセス・メモリ（ＲＡＭ）等
から構成されたものである。第１の表示制御回路３及び
第２の表示制御回路６は、それぞれ第１の表示装置５及
び第２の表示装置８を駆動するための表示同期信号等を
出力するものである。第１の表示メモリ４及び第２の表
示メモリ７は、それぞれ第１の表示装置５及び第２の表
示装置８に表示するためのデータ（パラレルイメージデ
ータ）等を一時格納する、例λば１２８にｂｙｔｅ程度
の記憶容量を持つランダム・アクセス・メモリ（ＲＡＭ
）等から構成されたものである。

以上の構成の装置において、第１の表示装置５に表示を
行なう場合、プロセッサＩは、第１の表示メモリ４にパ
ラレルイメージデータを書き込むと共に、第１の表示制
御回路３に表示動作の指示を与える０表示動作の指示を
受けた第１の表示制御回路３は、第１の表示メモリ４に
書き込まれたパラレルイメージデータを表示同期信号と
共に第１の表示装置５に転送する。第１の表示装置５は
、パラレルイメージデータと表示同期信号に基づいて、
表示画面５ａに所定の表示を行なう。

第２の表示装置８の表示画面８ａについても同様に、第
２の表示制御回路６、第２の表示メモリ７を用いて所定
の表示が行なわれる。

ここで、先に説明したようにオペレータが顧客の確認を
得るため、第１の表示装置５の表示画面５ａに表示され
た画像をそのまま、顧客専用の第２の表示装置８の表示
画面８ａに切換えて表示しようとした場合について説明
する。

第２の表示装置８の表示画面８ａに表示する画像のパラ
レルイメージデータは、必ず第２の表示メモリ７に書き
込まれたものでなければならない、このため、第１の表
示メモリ４に書き込まれたパラレルイメージデータを、
第２の表示メモリ７にパスライン９を介して転送する必
要がある。

しかし、第１の表示メモリ４から第２の表示メモリ７へ
、あるいはその逆の場合のパラレルイメージデータの転
送は、非常に時間がかかる。従って、第１の表示装置５
の表示画面５ａと第２の表示装置８の表示画面８ａの画
像の切換えを速やかに行なえないといった問題があった
。また、第１の表示メモリ４と第２の表示メモリ７との
間のパラレルイメージデータの転送は、これを制御する
プロセッサｌの負担にもなっていた。このような問題を
解決するために、次のような表示制御装置が提案されて
いる。

第３図は、従来提案されている表示制御装置のブロック
図である。

第３図において、プロセッサ１１には、データバス１３
を介して主記憶装置１２、共通表示メモリ１４、そして
第１の表示制御回路１６及び第２の表示制御回路１７が
接続されている。共通表示メモリ制御回路１８には、第
１の表示装置１９と第２の表示装置２０が接続されてい
る。第１の表示装置１９及び第２の表示装置２０には、
それぞぞれ表示画面１９ａ、２０ａが設けられている。

プロセッサ１１、主記憶装置１２、第１の表示制御回路
１６、第２の表示制御回路１７、そして第１の表示装置
１９及び第２の表示装置２０は、先に第２図で説明した
従来の装置に使用されたものと同様である。共通表示メ
モリ１４は、第１の表示装置１９及び第２の表示装置２
０の表示画面１９ａ、２０ａに対応する２画面分のパラ
レルイメージデータを一括して格納するランダム・アク
セス・メモリ（ＲＡＭ）等から構成されたものである。

共通表示メモリ制御回路１８は、第１のアドレス変換テ
ーブル２１、第２のアドレス変換テーブル２２、セレク
タ２３、分配器２４、第１のパラレルシリアル変換器２
５、第２のパラレルシリアル変換器２６から構成されて
いる。

第１のアドレス変換テーブル２１は、第１の表示制御回
路１６から出力される仮想アドレス信号によりアクセス
され、セレクタ２３に向けて実アドレス信号を出力する
ＲＡＭ等の記憶装置から構成されたものである。第２の
アドレス変換テーブル２２も同様で、第２の表示制御回
路１７からの仮想アドレス信号によりアクセスされ、実
アドレス信号を出力するものである。

セレクタ２３は、共通表示メモリ１４に出力する実アド
レス信号を、第１のアドレス変換テーブル２１から受入
れるか、第２のアドレス変換テーブル２２から受入れる
かを選択するゲート回路等から構成されたものである０
分配器２４は、共通表示メモリ１４から受入れたパラレ
ルイメージデータな第１のパラレルシリアル変換器２５
に分配するか、第２のシリアルパラレル変換器２６に分
配するか選択するゲート回路等から構成されたものであ
る。第１．のパラレルシリアル変換器２５及び第２のシ
リアルパラレル変換器２６は、それぞれ分配器２４から
受入れた所定ビット数のパラレルイメージデータをシリ
アルイメージデータに変換して第１の表示装置１９及び
第２の表示装置２０に出力するものである。

一方、プロセッサ１１からは、第１の表示制御回路１６
、第２の表示制御回路１７、そしてタイミング副書回路
１５に向けて基準クロックｌｌａが出力されている。タ
イミング制御回路１５は、入力する基準クロックｌｌａ
の分周を行ない、セレクタ２３、分配器２４、そして第
１のパラレルシリアル変換器２５及び第２のパラレルシ
リアル変換器２６に向けてタイミングパルスを出力する
。さらに、第１の表示制御回路１６及び第２の表示制御
回路１７からは、それぞれ第１の表示装置１９及び第２
の表示装置２０に向けて表示同期信号が出力されている
。

以上の構成の装置において、まず第１の表示装置１９の
表示画面１９ａに画像の表示を行なう場合、プロセッサ
１１は、共通表示メモリ１４にパラレルイメージデータ
な格納するとともに、第１の表示制御回路１６に表示動
作の指示を与える。

表示動作の指示を受けた第１の表示制御回路１６は、基
準クロックのタイミングに同期して第１のアドレス変換
テーブル２１に向けて仮想アドレス信号を出力する。第
１のアドレス変換テーブル２１では、仮想アドレス信号
に対応した実アドレス信号をセレクタ２３に出力する。

セレクタ２３は、タイミングパルスのタイミングに同期
して、第１のアドレス変換テーブル２１から出力された
実アドレス信号を選択し、共通表示メモリ１４に出力す
る。共通表示メモリ１４では、入力する実アドレス信号
の示す領域のパラレルイメージデータな分配器２４に向
けて出力する０分配器２４では、タイミングパルスのタ
イミングに同期して、共通表示メモリ１４から入力する
パラレルイメージデータな、第１のパラレルシリアル変
換器２５に分配する。第１のパラレルシリアル変換器２
５では、入力するタイミングパルスにより起動し、さら
にドツトクロツタに同期させながらパラレルイメージデ
ータをシリアルイメージデータに変換して第１の表示装
置１９に向けて出力する。第１の表示装置１９では、第
１の表示制御回路１６から出力される表示同期信号のタ
イミングに同期して、シリアルイメージデータな表示画
面１９ａに表示する。第２の表示装置２０に画像の表示
を行なう場合も同様に行なわれる。この場合セレクタ２
３は、第２のアドレス変換テーブル２２からの実アドレ
ス信号を受入れる選択を行ない、分配器２４は、第２の
パラレルシリアル変換器２６に向けてパラレルイメージ
データを分配する。

ここで、第４図を用いて以上の構成の表示制御装置の詳
細な動作説明を行なう。

第４図は、本発明の表示制御装置の動作を示す動作説明
図である。

図は、第１図に示した第１の表示制御回路１６、第２の
表示制御回路１７、第１のアドレス変換テーブル２１、
第２のアドレス変換テーブル２２、共通表示メモリ１４
、そして表示画面１９ａ、表示画面２０ａを示したもの
である。

図において、まず表示画面１９ａを例＾ば横！４ビット
、縦２９ビツトの領域で示される複数のセルに分割した
とする。この分割に伴ない第１のアドレス変換テーブル
２１は、その領域が複数に分割されて領域２１ａ、２１
ｂ等が構成されている。第１のアドレス変換テーブル２
１の領域２ｔａ、２１ｂをアクセスすると、表示画面１
９ａのセルＧＡ、Ｇ１１の領域に画像が表示される０表
示画面２０ａと第２のアドレス変換テーブル２２に関し
ても同様である。

さてここで、具体的に表示画面１９ａ及び表示画面２０
ａの表示について説明する。

まず、第１の表示制御回路１６から仮想アドレス信号が
出力されると、第１のアドレス変換テーブル２１では、
この仮想アドレス信号により特定される領域がアクセス
されることになる。例えば領域２１ａがアクセスされた
場合、第１のアドレス変換テーブル２１は、実アドレス
信号ａを出力する。共通表示メモリ１４では、実アドレ
ス信号ａの示す領域Ａが参照され、先に第１図において
説明した要領でパラレルイメージデータがシリアルイメ
ージデータに変換され、表示画面１９ａ上のセルＧＡの
表示が行なわれる。同様に領域２１ｂがアクセスされた
場合、セルＧ８の表示が行なわれる０通常、第１の表示
制御回路１６から出力される仮想アドレス信号は、第１
のアドレス変換テーブル２１の領域２１ａをアクセスし
た後、順次アクセスの対象を領域２１　ａｌｌ　。

２１ａ◆２．・・・２１ｂ、・・・といった具合に変化
させ、第１のアドレス変換テーブル２１を走査する。こ
の走査により、表示画面１９ａの表示が完了する０表示
画面２０ａに表示を行なう場合も同様である。

ここで、表示画面１９ａに表示されたセルＧＡ、Ｇａを
表示画面２０ａに表示しようとする場合、即ち画面の切
換えを行なう場合、プロセッサ１１（第１図）は、第２
のアドレス変換テーブル２２の変更を行なう、即ち、第
２の表示制御回路１７が再び第２のアドレス変換テーブ
ル２２の領域２２ａをアクセスする仮想アドレス信号を
出力したとする。この場合、領域２２ａは、破線で示し
たような実アドレス信号ａを出力する内容に変更されて
いる。これにより破線で示したように共通表示メモリ１
４の領域Ａが参照され、表示画面２Ｏａ上にセルＧＡが
表示される。同様に、領域２２ｂをアクセスすると破線
で示したような実アドレス信号すが出力され、共通表示
メモリ１４の領域Ｂが参照されて、表示画面２Ｏａ上に
セルＧ、が表示される。

以上の説明のように、アドレス変換テーブルの内容を変
更することにより、共通表示メモリ１４のどの領域でも
参照することができ、容易に表示画面１９ａと表示画面
２０ａの切換えや、さらには合成等を行なうことができ
る。

（発明が解決しようとする課題） ところで、各表示画面１９ａ、１９ｂにおいて、その表
示のため一定周期で走査される走査期間と、まったくそ
の表示がなされない帰線期間の２つがある。このため、
例えば、走査期間中に共通表示メモリ１４の書換えを行
なったような場合、表示画面がちらつく恐れが生じてい
た。これは、共通表示メモリ１４の内容を直接、各表示
画面に表示していたためである。このため、確実にちら
つきを防止しようとした場合、共通表示メモリ１４の書
換えを帰線期間のみに限定する必要があった。共通表示
メモリＩ４への書換λが帰線期間に限定されると、随時
、共通表示メモリ１４の書換えを行なうことができず、
迅速に表示画面の変更を行なう妨げとなっていた。

本発明は以上の点に着目してなされたもので、共通表示
メモリの書換えを随時行なうことができ、さらに、表示
画面のちらつき等の発生しない表示制御装置を提供する
ことを目的とするものである。

（課題を解決するための手段） 本発明の表示制御装置は、所定の表示画面を表示する複
数の表示装置と、前記各表示装置に表示する表示画面に
対応する表示データを一括して格納する共通表示メモリ
と、前記各表示装置毎に設けられ、その表示画面に表示
する表示データを格納する複数のフレームメモリと、前
記共通表示メモリから前記缶表示装置の表示画面に対応
する前記表示データを選択して転送する転送制御回路と
を備え、前記転送制御回路は、前記各フレームメモリに
共通する仮想アドレスを出力する仮想アドレス出力手段
と、前記各表示装置毎に設けられ、前記仮想アドレスを
前記各表示装置に表示する前記表示データを選択する実
アドレスに変換する複数のアドレス変換テーブルと、前
記表示画面に表示する前記表示データを書込む前記フレ
ームメモリを特定する調停回路とから構成されるもので
ある。

（作用） 以上の装置は、複数の表示装置と、各表示装置に対応し
たアドレス変換テーブル及びフレームメモリを用意する
。さらに、各表示装置の表示画面に表示するための表示
データを一括して格納する共通表示メモリを用意する。

各表示画面の表示を行なう場合、アドレス変換テーブル
を仮想アドレスにより参照する。この結果、アドレス変
換テーブルからは実アドレスが出力される。この実アド
レスを用いて共通表示メモリの読出しを行なう。

共通表示メモリから読出された表示データは、各フレー
ムメモリに格納される。このフレームメそりに格納され
た表示データに基づいて、表示画面の表示がなされる。

このため、共通表示メモリの内容を変更しても、フレー
ムメモリの内容には直接影響ない、さらに、アドレス変
換テーブルの内容を変更することにより、共通表示メモ
リの任意の領域を読出し表示画面に表示することが出来
る。

（実施例） 第１図は、本発明の表示制御装置の実施例を示すブロッ
ク図である。

第１図において、プロセッサ１１には、データバス１３
ａを介して主記憶装置１１１２及び共通表示メモリ３０
が接続されている。さらに、プロセッサ１１は、アドレ
スバス１３ｂを介してセレクタ３１の入力側に接続され
ている。セレクタ３１の出力側は、共通表示メモリ３０
に接続されている。さらに、セレクタ３１の入力側には
、転送制御回路４０（実アドレスバス４０ａ）が接続さ
れている。共通表示メモリ３０の出力は、ラッチ回路３
４０入力側に接続されている。ラッチ回路３４の出力側
には、第１のフレームメモリ３５及び第２のフレームメ
モリ３６が接続されている。

第１のフレームメモリ３５には、第１の表示制御回路３
７及び第１のパラレルシリアル変換器２５が接続されて
いる。同様に、第２のフレームメモリ３６には、第２の
表示制御回路３８及び第２のパラレルシリアル変換器２
６が接続されている。

第１及び第２のパラレルシリアル変換器２５゜２６には
、それぞれ第１及び第２の表示装置１９．２０が接続さ
れている。

転送制御回路４０は、第１及び第２のアドレス変換テー
ブル２１．２２と、仮想アドレス発生回路３２と、調停
回路３３とから構成されている。

仮想アドレス発生回路３２の出力は、第１及び第２のア
ドレス変換テーブル２１．２２に接続されている。第１
及び第２のアドレス変換テーブル２１．２２の出力は、
セレクタ３１の入力側に接続されている。調停回路３３
と、仮想アドレス発生回路３２、第１及び第２のアドレ
ス変換テーブル２１．２２との間は、それぞれ制御線３
３ａ。

３３ｂ、３３ｃにより接続されている。調停回路３３と
モレ２クタ３１との間は、制御線３３ｄにより接続され
ている。調停回路３３と、共通表示メモリ３０及びラッ
チ回路３４との間は、制御線３３ｅ、３３ｆにより接続
されている。なお、制御線３３ｂ、３３ｅは、それぞれ
第１及び第２の表示制御回路３７．３８にも接続されて
いる。第１及び第２の表示制御回路３７．３８は、それ
ぞれ制御線３７ａ、３８ａを介して第１及び第２の表示
装置１９．２０に接続されている。プロセッサ１１と調
停回路３３との間は、制御線３３ｇを介して接続されて
いる。

プロセッサ１１、主記憶装置１２、第１及び第２の表示
装置１９．２０、第１及び第２のアドレス変換テーブル
２１，２２、第１及び第２のパラレルシリアル変換器２
５．２６は、先に第３図で説明した従来の装置に使用さ
れたものと同様である。従って、重複する説明は省略す
る。

共通表示メモリ３０は、第１の表示装置１９及び第２の
表示装置２０の表示画面１９ａ、２０ａに対応する２画
面分の表示データを一括して格納するランダム・アクセ
ス・メモリ（ＲＡＭ）等から構成されたものである。

セレクタ３１は、共通表示メモリ１４に出力するアドレ
ス信号を、プロセッサ１１から受入れるか転送制御回路
４０から受入れるかを選択するゲート回路等から構成さ
れたものである。ラッチ回路３４は、共通表示メモリ３
０から出力される表示データを所定時間ラッチする回路
である。

第１及び第２のフレームメモリ３５．３６は、第１及び
第２の表示装置１９．２０の表示画面１９ａ、２０ａに
表示する表示データを、それぞれ１画面分格納するＲＡ
Ｍ等から構成されたものである。第１及び第２の表示制
御回路３７．３８は、第１及び第２のフレームメモリ３
５．３６のデータ書込み及び読出しと、第１及び第２の
表示装置１９．２０の表示タイミングを制御するもので
ある。

転送制御回路４０において、仮想アドレス発生回路３２
は、第１及び第２のアドレス変換テーブル２１．２２を
参照するだめの仮想アドレスを発生する、カウンタ等か
ら構成されたものである。

調停回路３３は、共通表示メモリ３０のアクセス、即ち
書込みと読出しの設定及び、このアクセスをプロセッサ
１１と転送制御回路４０の何れかに許可するかの調停を
行なうものである。

さて、以上の構成の表示制御装置に動作の概略を説明す
る。

例えば、第１の表示装置１９の表示画面１９ａの表示を
行なう場合を例に説明する。

調停回路３３は、制御線３３ａに起動信号を出力して仮
想アドレス発生回路３２を起動すると同時に、制御線３
３ｂに有効信号を出力して第１のアドレス変換テーブル
２１を有効状態に設定する。この際、第２のアドレス変
換テーブル２２は、制御線３３ｃを介して無効状態に設
定されている。さらに、調停回路３３は、制御線３３ｄ
に選択信号を出力してセレクタ３１の入力を実アドレス
バス４０ａ側に設定する。

さて、仮想アドレス発生回路３２は、予め設定された連
続的な仮想アドレス（例えば１，２．・・・ｎ）を順次
出力する。この仮想アドレスにより、第１のアドレス変
換テーブル２１が参照される。

第１のアドレス変換テーブル２１は、この仮想アドレス
に対応した実アドレスを実アドレスバス４０ａに出力す
る。この実アドレスは、セレクタ３１を介して共通表示
メモリ３０に入力する。ここで、調停回路３３は、制御
線３３ｅに読出し信号を出力し、共通表示メモリ３０を
読出し状態に設定する。共通表示メモリ３０では、実ア
ドレスの示す位置に格納された表示データをラッチ回路
３４に出力する。なお、調停回路３３は、一定の周期で
制御線３３ｆにラッチ信号を出力している。従って、ラ
ッチ回路３４に入力した表示データは、このラッチ信号
によりラッチされる。また、制御線３３ｂの有効信号は
、第１の表示制御回路３７にも入力している。このため
、第１の表示制御回路３７は、この有効信号が入力し、
かつ表示画面１９ａの帰線期間の時に、ラッチ回路３４
にラッチされた表示データを第１のフレームメモリ３５
に格納する。また、第１の表示制御回路３７は、表示画
面１９ａの表示画面中には、第１のフレームメモリ２５
から表示データを読出す、この表示データは、第１のパ
ラレルシリアル変換器２５によりシリアル信号（ビデオ
信号）に変換され、第１の表示装置１９に出力される。

なお、第１のパラレルシリアル変換器２５は、ドツトク
ロックに同期してその変換を行なう。第１の表示装置１
９では、入力するビデオ信号により、表示画面１９ａの
表示を行なう、第２の表示装置２０についても同様に、
第２のフレームメモリ３６に格納された表示データに基
づいて、表示画面２０ａの表示がなされる。また、第２
のフレームメ干り３６の書換えを行なう場合、先に説明
した第１のフレームメモリ３５への書換えと同様の手順
で行なわれる。この場合、第１のフレームメモリ３５の
書換えは中断される。

さて、共通表示メモリ３０の書換えを行なう場合につい
て説明する。

この場合、プロセッサ１１が制御線３３ｇに書込み要求
を出す。調停回路３３は、この書込み要求を受付けると
、制御線３３ａの起動信号の出力を中断する。また、制
御線３３ｂ、３３ｃの有効信号、さらには制御線３３ｆ
のラッチ信号の出力も中断する。同時に、制御線３３ｄ
に制御信号（セレクタ３１がアドレスバス１３ｂを選択
する信号）を出力し、制御線３３ｅに書込み信号を出力
する。そして、制御線３３ｇに書込み許可信号を出力す
る。プロセッサ１１は、この書込み許可信号を受けると
、主記憶装置１２に格納された表示データをデータバス
１３ａを介して共通表示メモリ３０に書込む、この際プ
ロセッサ１１は、アドレスバス１３ｂを介して、共通表
示メモリ３０の書換λ領域を示す実アドレスを出力する
。プロセッサ１１は、共通表示メモリ３０の書換えが終
了すると、制御線３３ｇを介して共通アクセス調停回路
３３に終了通知を行なう、この通知を受けた調停回路３
３は、今迄中断していた各部への信号出力を再開する。

ここで、第５図を用いて以上の構成の表示制御装置の詳
細な動作説明を行なう。

第５図は、本発明の表示制御装置の動作を示す動作説明
図である。

図は、第１図に示した仮想アドレス発生回路３２、第１
及び第２のアドレス変換テーブル２１．２２、共通表示
メモリ１４、そして表示画面１９ａ、２０ａを示したも
のである。

図において、まず表示画面１９ａを例λば横１４ビツト
、縦２９ビツトの領域で示される複数のセルに分割した
とする。この分割に伴ない第１のアドレス変換テーブル
２１は、その領域が複数に分割されて領域２１ａ、２１
ｂ等が構成されている。

領域２１ａ、２１ｂには、実アドレスａ、ｂが格納され
ている。また、共通表示メモリ１４には、表示画面１９
ａ、２０ａに表示するための表示データＡ、Ｂ、Ｃが格
納されているものとする。

また、第２のアドレス変換テーブル２１の領域２２ａに
は、実アドレスＣが格納されているものとする。

領域３５ａ、３５ｂに格納された、表示データＡ、Ｂは
、それぞれ表示画面１９ａの所定位置（第１のフレーム
メモリ３５上の領域３５ｅ。

３５ｂに対応した位置）のセルＧＡ、Ｇ、とじて表示さ
れる。

同様にして、表示画面２０ａにもセルＧｃが表示される
。

ここで、具体的に表示画面１９ａ及び表示画面２０ａの
表示について説明する。

まず、仮想アドレス発生回路３２の発生する仮想アドレ
スにより第１のアドレス変換テーブル２１が参照された
ものとする。第１のアドレス変換テーブル２１では、こ
の仮想アドレスにより参照される領域に格納された実ア
ドレスを順次出力する０例えば領域２１ａが参照された
場合、第１のアドレス変換テーブル２１は、実アドレス
ａを出力する。共通表示メモリ１４では、実アドレスａ
の示す領域Ａが参照され、その内容である表示データが
読出される。第１のフレームメモリ３５の領域３５ａに
は、この表示データが格納される。これにより、表示画
面１９ａ上のセルＧＡの表示が行なわれる。同様に、領
域２１ｂが参照された場合、共通表示メモリ３０の領域
Ｂに格納された表示データに基づいて、セルＧ、の表示
が行なわれる。また、第２のアドレス変換テーブル２２
の領域２２ａが参照された場合には、実アドレスＣに基
づいて共通表示メモリ３０の領域Ｃが参照され、従って
表示画面２０ａには、セルＧ。

の表示がなされる。なお、共通表示メモリ１４から第１
及び第２のフレームメモリ３５．３６へ表示データが転
送されるのは、表示画面１９ａ。

２０ａの帰線期間中である。

通常、仮想アドレス発生回路３２から出力される仮想ア
ドレスは、第１のアドレス変換テーブル２１の領域２１
ａをアクセスした後、順次アクセスの対象を領域２１ａ
＋Ｉ　、　２１ａ＋２　、　”２　ｌ　ｂ。

・・・といった具合に変化させ、第１のアドレス変換テ
ーブル２１全体を走査する。この走査により、表示画面
１９ａの表示が完了する０表示画面２０ａに表示を行な
う場合も同様である。また、仮想アドレスは、第１及び
第２のフレームメモリ３５．３６の領域も示している。

即ち、第１及び第２のアドレス変換テーブル２１．２２
の領域２１ａ、２２ａを示す仮想アドレスは、それぞれ
第１及び第２のフレームメモリ３５．３８の領域３５ａ
、３６ａを示すことになる。

ここで、表示画面１９ａに表示されたセルＧＡ、Ｇａと
同一の内容を表示画面２０ａに表示しようとする場合、
プロセッサ１１（第１図）は、第２のアドレス変換テー
ブル２２の変更を行なう、領域２２ａには実アドレスＣ
の変りに実アドレスａを格納し、領域２２ｂには、実ア
ドレスｂを格納する。これにより破線で示したように共
通表示メモリ１４の領域Ａ、Ｂが参照され１表示画面２
０ａ上にセルＧＡ、Ｇｓが表示される。

さて、共通表示メモリ１４の領域Ｃの内容を変更したい
場合、先に第１図において説明したようにプロセッサ１
１によりその変更がなされる。この変更タイミングは、
表示画面１９ａ、２０ａが走査期間中及び帰線期間中の
何れの場合でも構わない、これは、表示画面１９ａ、２
０ａの表示に利用される表示データは、第１および第２
のフレームメモリ３５．３６に格納されているため、共
通表示メモリ１４は、直接像わりを持たないためである
。

本発明の表示制御装置は、以上の実施例に限定されない
。

実施例では、金融機関におけるオペレータ及び顧客専用
の表示装置について説明したが、金融機関に設置される
端末装置に限定されず、表示装置を介した情報の確認作
業等を行なう環境ならばどのような場合にも適する。ま
た２つの表示装置を上げて説明した表示装置の数は２つ
以上でも構わない、この場合も共有表示メモリを共有す
ることには変わるところがない。

（発明の効果） 以上説明した本発明の表示制御装置は、表示画面の表示
は、その帰線期間中のみ書換えが行なわれる第１及び第
２のフレームメモリに基づくため、表示のちらつき等が
発生しない、また、共通表示メモリの内容を直接、表示
画面の表示に利用しないため、その内容変更を随時行な
うことができる。このため、データの書換えを速やかに
行なうことができ、処理が滞ることが無い。

【図面の簡単な説明】

第１図は本発明の表示制御装置のブロック図、第２図は
従来の表示制御装置のブロック図、第３図は従来提案さ
れている表示制御装置のブロック図、第４図は従来提案
されている表示制御装置の詳細な動作を示す動作説明図
、第５図は本発明の表示制御装置の詳細な動作を示す動
作説明図である。 １１・・・プロセッサ、１２・・・主記憶装置、１９・
・・第１の表示装置、２０・・・第２の表示装置、１９
ａ、２０ａ・・・表示画面、 ２１・・・第１のアドレス変換テーブル、２２・・・第
２のアドレス変換テーブル、３０・・・共通表示メモリ
、３１・・・セレクタ、３２・・・仮想アドレス発生回
路、３３・・・調停回路、３４・・・ラッチ回路、 ３５・・・第１のフレームメモリ、 ３６・・・第２のフレームメモリ、 ３７・・・第１の表示制御回路、 ３８・・・第２の表示制御回路。

Claims (1)

1. 【特許請求の範囲】 所定の表示画面を表示する複数の表示装置と、前記各表
   示装置に表示する表示画面に対応する表示データを一括
   して格納する共通表示メモリと、 前記各表示装置毎に設けられ、その表示画面に表示する
   表示データを格納する複数のフレームメモリと、 前記共通表示メモリから前記各表示装置の表示画面に対
   応する前記表示データを選択して転送する転送制御回路
   とを備え、 前記転送制御回路は、 前記各フレームメモリのアドレスを示す仮想アドレスを
   発生する仮想アドレス発生回路と、前記各表示装置毎に
   設けられ、前記仮想アドレスを前記各表示装置に表示す
   る前記表示データを選択する実アドレスに変換する複数
   のアドレス変換テーブルと、 前記表示画面に表示する前記表示データを書込む前記フ
   レームメモリを特定する調停回路とから構成されること
   を特徴とする表示制御装置。