JPH01118885A - ビデオインターフェイス変換方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は所定仕様のＣＲＴモニタ用のビデオデータを仕
様の異なる他のＣＲＴモニタに表示可能にするビデオイ
ンターフェイス変換方式に関する。

（従来の技術） 第２図は所定仕様のＣＲＴモニタにビデオデータを表示
する従来のＣＲＴ制御装置の構成図である。第２図にお
いて、２０はメインメモリ２１に記憶されているプログ
ラムに従ってＣＲ’Ｔ制御装置全体を制御する主中央処
理装置（以下、メインＣＰＵという）、２２はＣＲＴモ
ニタ２３に表示すべきビデオデータを記憶している画像
メモリ、２４は画像メモリ２２からのとデオデータの読
み出し、読み出したビデオデータのＣＲＴモニタ２３へ
の出力、メインメモリ２１と画像メモリ２２との間のデ
ータ転送制御、ＣＰＵ２０から画像メモリ２２への描画
命令の実行及びＣＲＴモニタ２３の同期制御等、多様な
制御を行なうＣＲＴ制御回路である。

ところで、ＣＲＴモニタ２３は１画面のドツト数、ドツ
トクロック信号の周波数、垂直同期信号の周波数及び水
平同期信号の周波数等、様々な仕様が定められているが
、正しい画像を表示するにはＣＲＴ制御部２４とＣＲＴ
モニタ２３とのビデオインターフェイス仕様が完全に一
致していなければならない。

ＣＲＴモニタ２３とは異なる仕様の他のＣＲＴモニタの
ビデオデータをＣＲＴモニタ２３に表示する場合、ＣＲ
Ｔモニタ２３の仕様、例えば１画面の画素数（ドツト数
）、ドツトクロック信号の周波数、水平同期信号の周波
数、垂直同期信号の周波数、画像メモリ２２のアクセス
サイクル等の仕様が他のＣＲＴモニタとは異なるので、
多くの場合ＣＲＴ制御部２４の回路構成等を変更して動
作タイミングを変える必要があった。

（発明が解決しようとする問題点） しかし、ＣＲＴ制御部２４は多様な制御を行なう部分で
あるので、一般に多くのハードウェア量を必要とする。

このため、所定のビデオインターフェイス仕様のＣＲＴ
モニタを備えた既存のシステムに、ビデオインターフェ
イス仕様の異なる他のＣＲＴモニタを接続することは困
難であるという問題があった。

本発明は上記問題点を解決するためになされたもので、
ＣＲＴ制御部２４を作り直さずに、仕様の異なるＣＲＴ
モニタを接続できるように、ビデオデータのインターフ
ェイス仕様の変換を行なうビデオデータの変換方式を提
供することを目的とする。

（問題点を解決するための手段） 本発明に係るビデオデータの変換方式は、第２のビデオ
インターフェイス仕様により動作する第２のＣＲＴモニ
タに、第１のビデオインターフェイス仕様により動作す
る第１のＣＲＴモニタの第１のビデオデータを出力する
ために、第１のビデオデータを記憶する読み出し及び書
き込みが可能な少なくとも２個の画像メモリと、複数の
画像メモリに第１のビデオデータを書き込むための書込
アドレス及び書込パルスを順次出力する書込制御手段と
、書込アドレス及び書込パルスの出力に同期して、書込
アドレス及び書込バイレスが出力される画像メモリに、
第１のビデオデータを順次書き込む書込手段と、第１の
ビデオデータが書き込まれた画像メモリから、第１のビ
デオデータを読み出すための読出アドレス及び読出パル
スを順次出力する読出制御手段と、読出アドレス及び読
出パルスの出力に同期して、読出アドレス及び読出パル
スが出力される画像メモリから、第１のビデオデータを
順次読み出す読出手段とを備えている。

（作用） 上記構成のビデオデータの変換方式は、書込制御手段が
複数の画像メモリに第１のビデオデータを書き込むため
の書込アドレス及び書込パルスを順次出力し、書込制御
手段が書込アドレス及び書込パルスの出力される画像メ
モリに、第１のビデオデータを順次書き込み、読出制御
手段が第１のビデオデータが書き込まれた画像メモリか
ら、第１のビデオデータを読み出すための読出アドレス
及び読出パルスを順次出力し、読出手段が読出アドレス
及び読出パルスが出力される画像メモリから、第１のビ
デオデータを順次読み出す。

（実施例） 以下、本発明の一実施例を添付図面を参照して詳細に説
明する。

第１図は本発明に係るビデオインターフェイス変換方式
を適用したビデオデータのインターフェイス変換装置の
ブロック図である。なお、本発明によるビデオデータの
インターフェイス変換装置は第１のビデオインターフェ
イス仕様（第１の周波数の垂直同期信号（ＶＳＹＮＣＩ
）、第１の周波数の垂直同期信号（Ｈ８ＹＮＣＩ）、第
１の周波数の表示期間信号（ＤＩＳＰ　ＴＭＣＩ）及び
第１の周波数のドツトクロック信号（ＤＯＴ　ＣＬＫＩ
））により第１のビデオデータｍＤＥＯ１）を表示する
第１のＣＲＴモニタ（図示せず）が標準装備されている
計算機システムに、第１のＣＲＴモニタとは異なる第２
のビデオインターフェイス仕様の第２のＣＲＴモニタ（
図示せず）を新たに設けようとするものである。

第１図において、基本クロック発生回路１は第２のＣＲ
Ｔモニタの制御に必要な各信号を作成するのに必要な所
定周波数の基本クロック信号ＣＫを発生するもので、こ
の基本クロック信号ＣＭをタイミング′制御回路２及び
読出制御回路３に出力する。

タイミング制御回路２は基本クロック信号ＣＫに基づい
て、第２のＣＲＴモニタの制御に必要な垂直同期信号（
ＶＳＹＮＣ２）、水平同期信号（Ｈ８ＹＮＣ２）及び水
平表示期間信号（ＤＩＳＰ　ＴＭ０１）を出力する。こ
れらの各信号は第１のＣＲＴモニタの各信号とは周波数
が異なり、第１のＣＲＴモニタの各信号では第２のＣＲ
Ｔモ、ニタに第１のＣＲＴモニタのビデオデータを表示
できない。垂直同期信号（ＶＳＹＮＣ２）は第２のＣＲ
Ｔモニタ、読出制御回路３及びアンドゲート４に、水平
同期信号（Ｈ８ＹＮＣ２）は第２のＣＲＴモニタ及び読
出制御回路３に、水平表示期間信号（ＤＩＳＰ　ＴＭ０
１）は読出制御回路３にそれぞれ出力される。なお、タ
イミング制御回路２はバスインターフェイス制御部５が
入出力バス６を介してホストＣＰＵ　（図示せず）に接
続されており、ホス）ＣＰＵからパラメータの設定やコ
マンドの受は付けのアクセスを受ける。

読出制御回路３は基本クロック信号ＣＫ、垂直同期信号
（ＶＳＹＮＣ２）、水平同期信号（Ｈ８ＹＮＣ２）及び
水平表示期間信号ＣＤｌ５Ｐ　７’ＭＧ１）に基づいて
、フレームメモリ７及び８の読出アドレス及び読出パル
スを切換ゲート９のへ入力端子及び切換ゲート１０のＢ
入力端子に出力する。このフレームメモリ７及び８はそ
れぞれビデオデータの高速シリアル入出力が可能な画像
用メモリであって、それぞれ第２のＣＲＴモニタの表示
画素数に対応する記憶容量を有している。

又、書込制御回路１１はドツトクロック信号（ＤＯＴＣ
ＬＫＩ）　、水平表示期間信号（ＤＩＳＰ　ＴＭＣＩ）
及び垂直同期信号（ＶＳＹＮＣＩ）に基づいて、ビデオ
データｍＤＥＯ１）をフレームメモリ７又は８を書き込
むための書込アドレス及び書込パルスを出力し、この書
込アドレス及び書込パルスを切換ゲート９のＢ入力端子
及び切換ゲートＩＯのＡ入力端子に出力する。書込アド
レスは本装置が１つの書込アドレスによって表示できる
ドツト数ごとに付されており、書込制御回路１１は１フ
レームの最終アドレスを検出すると、フレームメモリ７
及び８へのビデオデータ（ＶＩＤＥＯＩ）の書き込みが
終了した旨を示す書込終了信号をアンドゲート４に出力
する。

アンドゲート４は書込終了信号と垂直同期信号（ＶＳＹ
ＮＣ２）との論理積をとるもので、ビデオデータ（ＶＩ
ＤＥＯＬ）の書き込みが終了により書込終了信号が出力
され、かつ第１のＣＲＴモニタの１フレームの書き込み
が終了する度毎に出力される垂直同期信号（ＶＳＹＮＣ
２）が出力されると、切換パルスをフリップフロップ１
．２に出力する。

フリップフロップ１２はアンドゲート４から切換パルス
が入力される度毎に、ハイレベル「１」からローレベル
「０」、ローレベル「０」からハイレベル「１」という
ように切り換わるセレクト信号をＱ出力端子から出力す
る。フリップフロップ１２はこのセレクト信号を切換ゲ
ート９、ｌＯ及び１３のセレクト端子、スリーステート
ゲート１４のＯＣ端子（出力制御端子）にそれぞれ出力
する。又、フリップフロップ１２はＱ端子からセレクト
信号を反転したセレクト信号をスリーステートゲート１
５のＯＣ端子に出力する。

切換ゲート９はセレクト信号が入力される度毎に切り換
わり、へ入力端子に入力されている読出アドレス及び読
出パルス又はＢ入力端子に入力されている書込アドレス
及び書込パルスのいずれかをＹ出力端子からフレームメ
モリ７に出力する。

同様にして、切換ゲートｌＯはセレクト信号が入力され
る度毎に切り換わり、Ａ入力端子に入力されている書込
アドレス及び書込パルス又はＢ入力端子に入力されてい
る読出アドレス及び読出パルスをＹ出力端子からフレー
ムメモリ８に出力する。

従って、フレームメモリ７及び８はセレクト信号が出力
される度毎に、読出モード及び書込モードが順次切り換
わることになる。

さらに、切換ゲート１３はセレクト信号が入力される度
毎に切り換わり、へ入力端子に入力されているフレーム
メモリ７から読み出されたとデオデータ（ＶＩＤＥＯＩ
）又はＢ入力端子に入力されているフレームメモリ８か
ら読み出されたビデオデータ（ＶＩＤＥＯＩ）をＹ出力
端子から第２のＣＲＴモニタのとデオデータ（ＶＩＤＥ
Ｏ２）として、出力する。

又、スリーステートゲート１４及び１５はセレクト信号
が出力される度毎に切り換わり、ビデオデータｍＤＥＯ
１）をフレームメモリ７又は８に出力する。

従って、フレームメモリ７又は８はそれぞれ書込モード
になっていると、ビデオデータ（ＶＩＤＥＯＩ）を記憶
することになる。

次に、本発明によるビデオデータのインターフェイス変
換装置の動作を第３図のタイミングチャートを参照して
説明する。

なお、ビデオデータ（ＶＩＤＥＯＩ）は垂直同期信号（
ＶＳＹＮＣＩ）に続いて第１のＣＲＴモニタのフレーム
１、フレーム２、・・・、ノヒデオデータ（ＶＩＤＥＯ
Ｉ）というように出力される。又、第２のＣＲＴモニタ
は垂直同期信号（ＶＳＹＮＣ２）により動作するものと
する。

時刻ｔ１において、Ｑ出力端子から出力されるセレクト
信号がローレベル「０」になっているので（第３図（１
）参照）、切換ゲート９、ｌＯ及び１３はＢ入力側が選
択されるとともに、スリーステートゲート１５がイネー
ブルになる。又、Ｑ出力端子から出力されるセレクト信
号がハイレベル「１」であるので、スリーステートゲー
トＬ４はディスイネーブルになる。

切換ゲート９はＢ入力側の選択により、書込制御回路１
１が出力する書込アドレス及び書込パルスをフレームメ
モリ７に出力し、フレームメモリ７を書き込みモードに
する。又、切換ゲート１ＯＧｔＢ入力側の選択により、
読出制御回路３が出力する読出アドレス及び読出パルス
をフレームメモリ８に出力し、フレームメモリ８を読出
モード：こする。

又、スリーステートゲート１５はイネーブル１；なると
、フレーム１のビデオデータ（ＶＩＤＥＯＩ）　（第３
図（ｂ）参照）をフレームメモリ７の入出カポ−ドアＰ
に出力する（第３図（ｄ）参照）。従って、書き込みモ
ードになワたフレームメモリ７　Ｇ！第３図（ｂ）に示
すように書込ノ々ルスにより、書込アドレスの示す領域
にフレーム１のビデオデータ（ＶＩＤＥＯＩ）が書き込
まれる。

一方、切換ゲート１３もＢ入力側が選択されて０るので
、フレームメモリ８は読出ノ（ルス番二より、読出アド
レスの示す領域からビデオデータカ（読み出され（第３
図（ｅ）参照）、読み出された第２のＣＲＴモニタのフ
レーム０のビデオデータｍＤＥＯ２）として切換ゲート
１３を介して第２のＣＲＴモニタに出力される（第３図
（ｈ）参照）。

時刻ｔ２に、書込制御回路１１がフレーム１の最終アド
レスを検出すると、書込終了信号をハイレベル「１」に
する（第３図（ｆ）参照）。なお、書込終了信号は書込
制御回路内部で書込禁止信号を兼ねており、以後次の第
１のＣＲＴモニタの垂直同期信号（ＶＳＹＭＣＩ）でこ
の書込禁止信号がローレベル「０」にリセットされるま
で、データの書き込みは禁止される。

時刻ｔ２から時刻ｔ４までの間、フレームメモリ７の書
込終了信号はハイレベル「１」になっているので（第３
図（ｆ）参照）、時刻ｔ３に、第２のＣＲＴモニタの垂
直同期信号（ＶＳＹＮＣ２）がハイレベル「１」になる
と（第３図（Ｃ）参照）、アンドゲート４が書込終了信
号と垂直同期信号（ＶＳＹＮＣ２）との論理積をとり、
切換パルスを出力するので（第３図（ｇ）参照）、フリ
ップフロップ１２の状態が反転する。フリップフロップ
１２の反転により、ハイレベルｒｌＪになっていたＱ出
力端子のセレクト信号がローレベル「０」になり、ロー
レベル「０」になっていたＱ出力端子のセレクト信号が
ハイレベル「１」になる。従って、切換ゲート９．１０
及び１１はＡ入力側が選択されるとともに、スリーステ
ートゲート１４はイネーブルに、スリーステートゲート
１５はディスイネーブルになる。これにより、フレーム
メモリ７は読み出しモードに、フレームメモリ８は書き
込みモードにそれぞれ切り換わり、フレームメモリ７に
記憶されたフレーム１のビデオデータｍＤＥＯ１）が読
み出されて（第３図（ｄ）参照）、読み出された第２の
ＣＲＴモニタのフレーム１のビデオデータｍＤＥＯ２）
として切換ゲート１３を介して第２のＣＲＴモニタに出
力暴れ（第３図（ｈ）参照）、スリーステートゲート１
４を介して入出力ポート８Ｐに入力されるフレーム３の
ビデオデータｍＤＥＯ１）が（第３図（ｂ）参照）、フ
レームメモリ８゛に書き込まれる（第３図（ｅ）参照）
。

書込終了信号は時刻ｔ３以後の時刻ｔ４に最初にハイレ
ベル「１」になった第１のＣＲＴモニタ１の垂直同期信
号（ＶＳＹＭＣＩ）の立下がりエツジでリセットされ、
ローレベル「０」となる。

時刻ｔ５、即ちフレームメモリ８にフレーム３のビデオ
データｍＤＥＯ１）の書き込みが終了した時刻ｔ５に、
書込終了信号はハイレベル「１」になり、時刻ｔ６に、
フレームメモリ７は書き込みモードにフレームメモリ８
は読み出しモードにそれぞれ切り換わる。

ここで、第３図から分かるように、フレーム２、フレー
ム４、・・・、のビデオデータ（ＶＩＤＥＯＩ）は間引
かれる。これは、フレームメモリ７及び８が切り換わっ
てから、１フレームのビデオデータｍＤＥＯ２）の出力
の間に、他の１フレームのビデオデータ（ＶＩＤＥＯ２
）の入力が終了しなかったためである。

つまり、１フレームのビデオデータ（ＶＩＤＥＯ２）の
出力が終了した時点で、他の１フレームのビデオデータ
ｍＤＥＯ１）の入力が終了していれば、フレームメモリ
７及び８のモードを切り換え、終了していなければ、前
のフレームデータを出力し続けることになる。以上のよ
うにして、途中で同期ずれした元のビデオデータを間引
きしながら完全に非同期な目的のビデオ信号を作り出す
ことができる。

第２のＣＲＴモニタは第１のＣＲＴモニタが表示する横
Ｃドツト、縦ｂドツトのビデオデータを横Ｃドツト、縦
ｄドツトで表示できることになる。

この場合、第１のＣＲＴモニタの表示画素数が第２のＣ
ＲＴモニタの表示画素数より多くても、少なくてもよい
。特に、第１のＣＲＴモニタの表示画素数が第２のＣＲ
Ｔモニタの表示画素数より少なければ、第１のＣＲＴモ
ニタの表示画像全体を第２のＣＲＴモニタに表示できる
ことになる。

（発明の効果） 以上説明したように本発明によれば、書込制御手段が複
数の画像メモリに第１のビデオデータを書き込むための
書込アドレス及び書込パルスを順次出力すると、書込制
御手段が書込アドレス及び書込パルスの出力される画像
メモリに、第１のビデオデータを順次書き込むとともに
、読出制御手段が第１のビデオデータが書き込まれた画
像メモリから、第１のビデオデータを読み出すための読
出アドレス及び読出パルスを順次出力し、読出手段が読
出アドレス及び読出パルスが出力される画像メモリから
、第１のビデオデータを順次読み出すようにしたので、
既存のシステムに全く手を加えずに、元のシステムにビ
デオインターフェイス仕様の合わないＣＲＴモニタを接
続して、ビデオデータを表示できるビデオインターフェ
イス変換方式が得られる。

【図面の簡単な説明】

第１図は本発明に係るビデオインターフェイス変換方式
を適用したビデオデータのインターフェイス変換装置の
一実施例を示すブロック図、第２図は従来のＣＲＴ制御
回路の構成図、第３図は本発明によるビデオデータのイ
ンターフェイス変換装置の動作を示すタイミングチャー
トである。 １・・・基本クロック発生回路、２・・・タイミング制
御回路、３・・・読出制御回路、４・・・アンドゲート
、５・・・バスインターフェイス制御部、６・・・入出
力バス、７．８・・・フレームメモリ、９．１０．１３
・・・・・・切換ゲート、１１・・・書込制御回路、１
２・・・フリップフロップ、１４、１５・・・スリース
テートゲート。

Claims (1)

1. 【特許請求の範囲】 第１のビデオインターフェイス仕様により動作し、第１
   のビデオデータを表示する第１のＣＲＴモニタを備えた
   ビデオインターフェイス変換方式において、 前記第２のビデオインターフェイス仕様により動作する
   第２のＣＲＴモニタに、前記第１のビデオデータを出力
   するために、該第１のビデオデータを記憶する読み出し
   及び書き込みが可能な少なくとも２個の画像メモリと、 前記複数の画像メモリに前記第１のビデオデータを書き
   込むための書込アドレス及び書込パルスを順次出力する
   書込制御手段と、 前記書込アドレス及び前記書込パルスの出力に同期して
   、該書込アドレス及び該書込パルスが出力される画像メ
   モリに、前記第１のビデオデータを交互に書き込む書込
   手段と、 前記第１のビデオデータが書き込まれた画像メモリから
   、該第１のビデオデータを読み出すための読出アドレス
   及び読出パルスを順次出力する読出制御手段と、 前記読出アドレス及び前記読出パルスの出力に同期して
   、該読出アドレス及び該読出パルスが出力される画像メ
   モリから、前記第１のビデオデータを順次読み出す読出
   手段と、 を備えたことを特徴とするビデオインターフェイス変換
   方式。