JPS642955B2 - - Google Patents
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- JPS642955B2 JPS642955B2 JP58032940A JP3294083A JPS642955B2 JP S642955 B2 JPS642955 B2 JP S642955B2 JP 58032940 A JP58032940 A JP 58032940A JP 3294083 A JP3294083 A JP 3294083A JP S642955 B2 JPS642955 B2 JP S642955B2
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- screen
- signal
- display
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- movement
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- 238000010586 diagram Methods 0.000 description 19
- 230000003111 delayed effect Effects 0.000 description 9
- 238000000034 method Methods 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/34—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators for rolling or scrolling
- G09G5/346—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators for rolling or scrolling for systems having a bit-mapped display memory
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
- Image Generation (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【発明の詳細な説明】
本発明は画面の原点を表示面上の任意の位置に
移動させることができるグラフイツクデイスプレ
イ装置に関する。
移動させることができるグラフイツクデイスプレ
イ装置に関する。
グラフイツクランダム・アクセス・メモリ
RAMに格納された複数の画面の画像データを
CRTデイスプレイ等の表示面に重ねて表示する
グラフイツクデイスプレイ装置においては、少な
くとも１つの画面を表示面上の任意の位置に移動
させたい場合がある。
RAMに格納された複数の画面の画像データを
CRTデイスプレイ等の表示面に重ねて表示する
グラフイツクデイスプレイ装置においては、少な
くとも１つの画面を表示面上の任意の位置に移動
させたい場合がある。
従来、上記の如き画面の移動を行なうために、
ソフトウエアによつて、グラフイツクRAM上で
必要な移動量だけアドレスを変更して当該画面を
書き替えていたが、この書き替えに時間がかかる
ため、１画面の移動に数秒という多大な時間を必
要とした。
ソフトウエアによつて、グラフイツクRAM上で
必要な移動量だけアドレスを変更して当該画面を
書き替えていたが、この書き替えに時間がかかる
ため、１画面の移動に数秒という多大な時間を必
要とした。
本発明の目的は、上記従来方式における問題に
かんがみ、ハードウエアによつて、グラフイツク
RAM上のデータを移動量に応じたタイミングで
読み出しかつ表示するという構想に基づき、グラ
フイツクデイスプレイ装置において、グラフイツ
クRAM上の画像データの表示面上での移動を迅
速に行なうことを可能にすることにある。
かんがみ、ハードウエアによつて、グラフイツク
RAM上のデータを移動量に応じたタイミングで
読み出しかつ表示するという構想に基づき、グラ
フイツクデイスプレイ装置において、グラフイツ
クRAM上の画像データの表示面上での移動を迅
速に行なうことを可能にすることにある。
上記の目的達成のための本発明の要旨は、グラ
フイツクRAMに格納された少なくとも１画面の
画像データを１つの表示面に表示するグラフイツ
クデイスプレイ装置において、少なくとも１画面
の原点を該表示面上の任意の位置に移動させる移
動手段を具備し、該移動手段は、指令された該原
点の移動量を上位のバイト単位で表わされる量と
下位のビツト単位で表わされる量との和の形式で
ラツチするラツチ手段、ラツチされた該移動量の
該下位のビツト単位で表わされる量だけデイスプ
レイタイミング期間およびバイト単位のクロツク
信号を移動させる手段、該ラツチされた移動量の
該上位のバイト単位で表わされる量を、該移動さ
れたデイスプレイタイミング期間中に、該移動さ
れたバイト単位のクロツク信号によつてカウント
した後に、該移動されたバイト単位のクロツク信
号によつて該グラフイツクRAMの１画面の画像
データを順次読出す第１のカウンタ手段、該ラツ
チされた移動量の該下位のビツト単位で表わされ
る量を、移動前のデイスプレイタイミング期間中
に、ビツト単位のメインクロツク信号によつてカ
ウントする第２のカウンタ手段、および該第２の
カウンタ手段によるカウントの後に、該第１のカ
ウンタ手段により読出された該グラフイツク
RAMの画像データを、移動後のデイスプレイタ
イミング期間内だけ表示させるゲート手段を具備
することを特徴とするグラフイツクデイスプレイ
装置にある。
フイツクRAMに格納された少なくとも１画面の
画像データを１つの表示面に表示するグラフイツ
クデイスプレイ装置において、少なくとも１画面
の原点を該表示面上の任意の位置に移動させる移
動手段を具備し、該移動手段は、指令された該原
点の移動量を上位のバイト単位で表わされる量と
下位のビツト単位で表わされる量との和の形式で
ラツチするラツチ手段、ラツチされた該移動量の
該下位のビツト単位で表わされる量だけデイスプ
レイタイミング期間およびバイト単位のクロツク
信号を移動させる手段、該ラツチされた移動量の
該上位のバイト単位で表わされる量を、該移動さ
れたデイスプレイタイミング期間中に、該移動さ
れたバイト単位のクロツク信号によつてカウント
した後に、該移動されたバイト単位のクロツク信
号によつて該グラフイツクRAMの１画面の画像
データを順次読出す第１のカウンタ手段、該ラツ
チされた移動量の該下位のビツト単位で表わされ
る量を、移動前のデイスプレイタイミング期間中
に、ビツト単位のメインクロツク信号によつてカ
ウントする第２のカウンタ手段、および該第２の
カウンタ手段によるカウントの後に、該第１のカ
ウンタ手段により読出された該グラフイツク
RAMの画像データを、移動後のデイスプレイタ
イミング期間内だけ表示させるゲート手段を具備
することを特徴とするグラフイツクデイスプレイ
装置にある。
以下、本発明の実施例を図面によつて説明す
る。
る。
第１図は本発明により実現される画面の移動を
示す図である。図において、ＲはCRTデイスプ
レイの表示面を示しており、その左上隅を原点Ｏ
とする。グラフイツクRAM上に基準画面のデー
タが書込まれているものとし、この基準画面のデ
ータのすべては、移動量が零のときは表示面Ｒ上
に表示され、基準画面の原点と表示面Ｒの原点Ｏ
とは一致している。後に詳述する本発明による手
段によつて、基準画面の原点は表示面Ｒ上または
表示面外の任意の位置に移動可能である。第１図
においては、表示面Ｒに対して移動した４つの画
面P1〜P4が示されている。表示面Ｒの原点Ｏを
通る表示面の上辺をＸ軸、表示面の側辺をＹ軸と
すると、移動画面P1〜P4のそれぞれの原点O1〜
O4は、それぞれ、第象限、第象限、第象
限、第象限に存在する。この場合、原点の移動
量は最大で表示面のドツト数の４倍となる。移動
画面のうち、表示面Ｒに表示されるのは斜線で示
した部分だけである。
示す図である。図において、ＲはCRTデイスプ
レイの表示面を示しており、その左上隅を原点Ｏ
とする。グラフイツクRAM上に基準画面のデー
タが書込まれているものとし、この基準画面のデ
ータのすべては、移動量が零のときは表示面Ｒ上
に表示され、基準画面の原点と表示面Ｒの原点Ｏ
とは一致している。後に詳述する本発明による手
段によつて、基準画面の原点は表示面Ｒ上または
表示面外の任意の位置に移動可能である。第１図
においては、表示面Ｒに対して移動した４つの画
面P1〜P4が示されている。表示面Ｒの原点Ｏを
通る表示面の上辺をＸ軸、表示面の側辺をＹ軸と
すると、移動画面P1〜P4のそれぞれの原点O1〜
O4は、それぞれ、第象限、第象限、第象
限、第象限に存在する。この場合、原点の移動
量は最大で表示面のドツト数の４倍となる。移動
画面のうち、表示面Ｒに表示されるのは斜線で示
した部分だけである。
原点を第象限または第象限に移動させる手
段が実現できれば、原点を第象限または第象
限に移動させる手段は簡単なハードウエアの追加
により容易に実現できるので、以下の説明では原
点を第象限または第象限に移動させる手段に
ついて説明する。
段が実現できれば、原点を第象限または第象
限に移動させる手段は簡単なハードウエアの追加
により容易に実現できるので、以下の説明では原
点を第象限または第象限に移動させる手段に
ついて説明する。
第２図は画面の原点を第象限または第象限
に移動した場合を示す図である。
に移動した場合を示す図である。
第３図は第２図に示した場合において、原点
O1およびO2の移動可能範囲を示す図である。第
３図から明らかなように、第象限で移動される
原点O1は、画面P1の少なくとも１部が表示面Ｒ
に表示されるためには、表示面Ｒの領域すなわち
基準画面領域に隣接し、かつ、基準画面領域と同
一形状の領域内になければならない。この領域を
マイナスシフト領域と称する。また、画面P2の
少なくとも１部が表示面Ｒに表示されるために
は、表示面Ｒの領域と同一領域内に原点O2が存
在しなければならない。原点O2が存在し得る領
域をプラスシフト領域と称する。
O1およびO2の移動可能範囲を示す図である。第
３図から明らかなように、第象限で移動される
原点O1は、画面P1の少なくとも１部が表示面Ｒ
に表示されるためには、表示面Ｒの領域すなわち
基準画面領域に隣接し、かつ、基準画面領域と同
一形状の領域内になければならない。この領域を
マイナスシフト領域と称する。また、画面P2の
少なくとも１部が表示面Ｒに表示されるために
は、表示面Ｒの領域と同一領域内に原点O2が存
在しなければならない。原点O2が存在し得る領
域をプラスシフト領域と称する。
第４図は本発明において、グラフイツクRAM
の内容とCRTデイスプレイの表示面上のデータ
との対応関係を示す図である。第４図ａはグラフ
イツクRAMの内容を示す図である。第４図ａに
おいて、A0，A1，A2，…，Ao，Ao+1，…はそれ
ぞれ、１バイトのアドレスを示しており、各１バ
イトはD0〜D8の８ビツトのデータで構成されて
いる。各ビツトが表示面上の１ドツトとして表示
される。
の内容とCRTデイスプレイの表示面上のデータ
との対応関係を示す図である。第４図ａはグラフ
イツクRAMの内容を示す図である。第４図ａに
おいて、A0，A1，A2，…，Ao，Ao+1，…はそれ
ぞれ、１バイトのアドレスを示しており、各１バ
イトはD0〜D8の８ビツトのデータで構成されて
いる。各ビツトが表示面上の１ドツトとして表示
される。
第４図ｂは移動量Ｍが零の場合に、表示面Ｒに
現われるデータを模式的に示す図である。第４図
ｂにおいて、表示面Ｒの水平方向の第１行目に
は、アドレスA0〜Ao-1のｎバイトのデータが表
示されており、第２行目にはアドレスAo〜A2o-1
のｎバイトのデータが表示されており、第３行目
以降も同様にそれぞれｎバイトのデータが表示さ
れている。
現われるデータを模式的に示す図である。第４図
ｂにおいて、表示面Ｒの水平方向の第１行目に
は、アドレスA0〜Ao-1のｎバイトのデータが表
示されており、第２行目にはアドレスAo〜A2o-1
のｎバイトのデータが表示されており、第３行目
以降も同様にそれぞれｎバイトのデータが表示さ
れている。
第４図ｃは移動量Ｍが１ビツトの場合に表示面
Ｒに現われるデータを模式的に示す図である。第
４図ｃにおいて、表示面Ｒ上に斜線で示した、各
行の左端の１ビツトには、シフトされたためにデ
ータが表示されず、第４図ｂの図形と比べて全体
に１ビツト右に移動した図形が表示される。この
場合、各行の右端の１ビツト、すなわちアドレス
Ao-1，A2o-1，A3o-1，…の第８ビツトD7のデー
タは表示面Ｒからはみ出してしまうため表示され
ない。
Ｒに現われるデータを模式的に示す図である。第
４図ｃにおいて、表示面Ｒ上に斜線で示した、各
行の左端の１ビツトには、シフトされたためにデ
ータが表示されず、第４図ｂの図形と比べて全体
に１ビツト右に移動した図形が表示される。この
場合、各行の右端の１ビツト、すなわちアドレス
Ao-1，A2o-1，A3o-1，…の第８ビツトD7のデー
タは表示面Ｒからはみ出してしまうため表示され
ない。
第４図ｄは移動量Ｍが2nバイト＋２ビツト、
すなわち（2n×８＋２）ビツトの場合に表示面
Ｒに現われるデータを模式的に示す図である。第
４図ｄにおいて、第１行および第２行の2nバイ
トの移動の後、各行を２ビツト左に移動した図形
が表示されている。この場合は上記移動分の2n
バイト＋２ビツトが表示されず、また、各行の右
端の２ビツト、すなわちアドレスAo-1，A2o-1，
A3o-1，…の第７ビツトおよび第８ビツトと下端
の最終の２行が表示面Ｒからはみ出してしまうた
め表示されない。
すなわち（2n×８＋２）ビツトの場合に表示面
Ｒに現われるデータを模式的に示す図である。第
４図ｄにおいて、第１行および第２行の2nバイ
トの移動の後、各行を２ビツト左に移動した図形
が表示されている。この場合は上記移動分の2n
バイト＋２ビツトが表示されず、また、各行の右
端の２ビツト、すなわちアドレスAo-1，A2o-1，
A3o-1，…の第７ビツトおよび第８ビツトと下端
の最終の２行が表示面Ｒからはみ出してしまうた
め表示されない。
第５図は本発明の一実施例によるグラフイツク
デイスプレイ装置を示すブロツク回路図である。
同図において、１は中央処理装置（CPU）、２は
一般に市販されているCRTコントローラであつ
てデイスプレイタイミング信号や垂直同期信号、
水平同期信号等を発生するもの、３はCPU１か
ら送られて来る画面のシフト量を保持するシフト
量保持回路、４はCPU１から送られて来るアド
レス信号をデコードするアドレスデコーダ、５は
グラフイツクRAMスキヤン用アドレスジエネレ
ータ、６は読出しタイミング発生回路、７は書き
込みと読み出しを切換えるマルチプレクサ、８は
グラフイツクRAM、９はパラレル−シリアル変
換器、１０はグラフイツクドツトコントロール用
ANDゲート、１１はメインクロツク信号発生器、
そして１２は1/8分周器である。
デイスプレイ装置を示すブロツク回路図である。
同図において、１は中央処理装置（CPU）、２は
一般に市販されているCRTコントローラであつ
てデイスプレイタイミング信号や垂直同期信号、
水平同期信号等を発生するもの、３はCPU１か
ら送られて来る画面のシフト量を保持するシフト
量保持回路、４はCPU１から送られて来るアド
レス信号をデコードするアドレスデコーダ、５は
グラフイツクRAMスキヤン用アドレスジエネレ
ータ、６は読出しタイミング発生回路、７は書き
込みと読み出しを切換えるマルチプレクサ、８は
グラフイツクRAM、９はパラレル−シリアル変
換器、１０はグラフイツクドツトコントロール用
ANDゲート、１１はメインクロツク信号発生器、
そして１２は1/8分周器である。
第５図の回路の上記各構成要素の機能の概略を
次に説明する。
次に説明する。
CPU１は周知の如く、装置全体を制御するも
のであつて、CPUデータバス S1 上に書き込み
用のデータやシフト量を送出し、CPUアドレス
バス S2 上にシフト量保持回路３、グラフイツ
クRAM８、およびCRTコントローラのいずれか
１つを指定するアドレス信号を送出し、かつ
CPUR／Ｗ線 S15 上に読み出しまたは書込み信
号を送出する。
のであつて、CPUデータバス S1 上に書き込み
用のデータやシフト量を送出し、CPUアドレス
バス S2 上にシフト量保持回路３、グラフイツ
クRAM８、およびCRTコントローラのいずれか
１つを指定するアドレス信号を送出し、かつ
CPUR／Ｗ線 S15 上に読み出しまたは書込み信
号を送出する。
CRTコントローラ２はCPU１からCPUデータ
バス S1 を介して書き込みデータを、CPUR／
Ｗ線 S15 を介して読み出しまたは書込み信号
を、そしてアドレスデコーダ４から選択線 S5
を介してCRTコントローラ選択信号を受け、メ
インクロツク信号発生器１１から出力されるメイ
ンクロツク信号を1/8分周器１２でバイト単位の
信号に同期して１行分の水平表示期間であるｎバ
イトのオン信号と水平帰線期間のオフ信号とを繰
り返すデイスプレイタイミング信号DPT（第６図
ｄ、第７図ａ参照）を S6 上に送出し、かつ、
１画面表示終了毎に垂直同期信号VSYを S7 上
に送出する。勿論水平同期信号も送出するが図面
の簡単化のために図示されていない。
バス S1 を介して書き込みデータを、CPUR／
Ｗ線 S15 を介して読み出しまたは書込み信号
を、そしてアドレスデコーダ４から選択線 S5
を介してCRTコントローラ選択信号を受け、メ
インクロツク信号発生器１１から出力されるメイ
ンクロツク信号を1/8分周器１２でバイト単位の
信号に同期して１行分の水平表示期間であるｎバ
イトのオン信号と水平帰線期間のオフ信号とを繰
り返すデイスプレイタイミング信号DPT（第６図
ｄ、第７図ａ参照）を S6 上に送出し、かつ、
１画面表示終了毎に垂直同期信号VSYを S7 上
に送出する。勿論水平同期信号も送出するが図面
の簡単化のために図示されていない。
シフト量保持回路３はCPUから S1 を介して
送られてくるシフト量のデータを S15 上の書き
込み信号によつてラツチするものであり、この回
路の容量は、例えば、第１図に示した如く画面の
原点を第〜第象限に移動させる場合は表示面
のドツト数の４倍、第２図に示した如く画面の原
点を第、第象限に移動させる場合は表示面の
ドツト数の２倍あればよい。
送られてくるシフト量のデータを S15 上の書き
込み信号によつてラツチするものであり、この回
路の容量は、例えば、第１図に示した如く画面の
原点を第〜第象限に移動させる場合は表示面
のドツト数の４倍、第２図に示した如く画面の原
点を第、第象限に移動させる場合は表示面の
ドツト数の２倍あればよい。
アドレスデコーダ４はCPU１から S2 を介し
て送られて来るアドレス信号をデコードし、出力
信号線 S3 ， S4 および S5 のいずれか１つを
選択する。 S3 が選択されたときはシフト量保
持回路３に対するシフト量の読み・書きの動作が
行なわれ、 S4 が選択されたときはグラフイツ
クRAM８に対する図形の書き込み動作が行なわ
れ、 S5 が選択されたときは表示面への表示が
行なわれる。
て送られて来るアドレス信号をデコードし、出力
信号線 S3 ， S4 および S5 のいずれか１つを
選択する。 S3 が選択されたときはシフト量保
持回路３に対するシフト量の読み・書きの動作が
行なわれ、 S4 が選択されたときはグラフイツ
クRAM８に対する図形の書き込み動作が行なわ
れ、 S5 が選択されたときは表示面への表示が
行なわれる。
グラフイツクRAMスキヤン用アドレスジエネ
レータ５はｎ進カウンタであつて、グラフイツク
RAM読み出しのためのバイト単位のアドレスを
作成するものであり、シフト量保持回路３に保持
されたシフト量をバイト単位にカウントした後に
信号線 Ｓ９ にバイト単位のアドレスを送出す
る。
レータ５はｎ進カウンタであつて、グラフイツク
RAM読み出しのためのバイト単位のアドレスを
作成するものであり、シフト量保持回路３に保持
されたシフト量をバイト単位にカウントした後に
信号線 Ｓ９ にバイト単位のアドレスを送出す
る。
タイミング発生回路６は、シフト量の下位ビツ
トに基づいて表示のタイミングを制御するもので
あり、その機能を第６図、第７図、および第８図
によつて説明する。第６図ａ，ｂ、およびｄはそ
れぞれ、メインクロツク発生器１１からのメイン
クロツク信号、1/8分周器１２からの1/8分周クロ
ツク信号、およびCRTコントローラ２からのデ
イスプレイタイミング信号DPTを示しており、
これらの信号はタイミング発生回路６に入力され
る。一方、タイミング発生回路６はシフト量保持
回路３からのシフト量の１バイト以下の下位ビツ
トSBI（０〜７ビツト）を受け取り、この下位ビ
ツトSBI分だけ、上記1/8分周クロツク信号およ
びデイスプレイタイミング信号を遅延させて、そ
れぞれ信号線 S13 および S16 上にビツトシフ
トコントロール信号BSC（第６図ｃ参照）および
遅延デイスプレイタイミング信号（第６図ｅ参
照）として送出する。
トに基づいて表示のタイミングを制御するもので
あり、その機能を第６図、第７図、および第８図
によつて説明する。第６図ａ，ｂ、およびｄはそ
れぞれ、メインクロツク発生器１１からのメイン
クロツク信号、1/8分周器１２からの1/8分周クロ
ツク信号、およびCRTコントローラ２からのデ
イスプレイタイミング信号DPTを示しており、
これらの信号はタイミング発生回路６に入力され
る。一方、タイミング発生回路６はシフト量保持
回路３からのシフト量の１バイト以下の下位ビツ
トSBI（０〜７ビツト）を受け取り、この下位ビ
ツトSBI分だけ、上記1/8分周クロツク信号およ
びデイスプレイタイミング信号を遅延させて、そ
れぞれ信号線 S13 および S16 上にビツトシフ
トコントロール信号BSC（第６図ｃ参照）および
遅延デイスプレイタイミング信号（第６図ｅ参
照）として送出する。
また、タイミング発生回路６は、グラフイツク
RAM７に対する書込み／読み出し動作を制御す
るRAM Ｒ／Ｗコントロール信号を信号線 S10
上に送出する。前述の如く、デイスプレイタイミ
ングがシフト量の下位ビツトSBIに応じてシフト
されているので、CPU１からグラフイツクRAM
８への書き込み動作もシフトさせる必要がある。
このために、第７図に示されるように、遅延デイ
スプレイタイミング信号DDPTがオンの期間の
前半で S10 上の信号をローレベルにし、後半で
S10 上の信号をハイレベルにすることにより、
マルチプレクサ７によつて、CPU１から S2 を
通つて送られてくる書き込みアドレス信号とアド
レスジエネレータ５から S9 を通つて送られて
くる読み出しアドレス信号とを切替える。タイミ
ング発生回路６はCPU１からのCPU Ｒ／Ｗ信号
を信号線 S15 を介して受け取り、かつ、アドレ
スデコーダ４から書き込み選択信号を S4 を介
して受け取つて、第７図ｄ，ｅに示す書き込み信
号Ｗを信号線 S11 に、チツプセレクト信号CSを
信号線 S12 に送出する。信号線 S10 上のRAM
Ｒ／Ｗコントロール信号、 S11 上の書き込み信
号Ｗ、および S12 上のチツプセレクト信号がす
べてローレベルのときに、CPU１からグラフイ
ツクRAM８に書き込みが行なわれる。
RAM７に対する書込み／読み出し動作を制御す
るRAM Ｒ／Ｗコントロール信号を信号線 S10
上に送出する。前述の如く、デイスプレイタイミ
ングがシフト量の下位ビツトSBIに応じてシフト
されているので、CPU１からグラフイツクRAM
８への書き込み動作もシフトさせる必要がある。
このために、第７図に示されるように、遅延デイ
スプレイタイミング信号DDPTがオンの期間の
前半で S10 上の信号をローレベルにし、後半で
S10 上の信号をハイレベルにすることにより、
マルチプレクサ７によつて、CPU１から S2 を
通つて送られてくる書き込みアドレス信号とアド
レスジエネレータ５から S9 を通つて送られて
くる読み出しアドレス信号とを切替える。タイミ
ング発生回路６はCPU１からのCPU Ｒ／Ｗ信号
を信号線 S15 を介して受け取り、かつ、アドレ
スデコーダ４から書き込み選択信号を S4 を介
して受け取つて、第７図ｄ，ｅに示す書き込み信
号Ｗを信号線 S11 に、チツプセレクト信号CSを
信号線 S12 に送出する。信号線 S10 上のRAM
Ｒ／Ｗコントロール信号、 S11 上の書き込み信
号Ｗ、および S12 上のチツプセレクト信号がす
べてローレベルのときに、CPU１からグラフイ
ツクRAM８に書き込みが行なわれる。
なお、上述の書き込み／読み出し動作はハード
ウエアにてグラフイツクRAMから読み出すサイ
クルとCPUからの書き込みサイクルの２つのサ
イクルでRAMのアクセスの１サイクルとする方
式であるが、書き込み／読み出し信号の発生の方
式としてはこれに限らず、例えばダイレクト・メ
モリ・アクセス（DMA）方式等、種々の方式が
ある。
ウエアにてグラフイツクRAMから読み出すサイ
クルとCPUからの書き込みサイクルの２つのサ
イクルでRAMのアクセスの１サイクルとする方
式であるが、書き込み／読み出し信号の発生の方
式としてはこれに限らず、例えばダイレクト・メ
モリ・アクセス（DMA）方式等、種々の方式が
ある。
さらに、タイミング発生回路６は、例えば第４
図ｃおよびｄに斜線で示した如く、CRTデイス
プレイ上のシフト後の非表示部にデータが出力さ
れないようにRAM出力データを禁止するグラフ
イツクドツトコントロール信号を信号線 S14 上
に送出する。これを第８図によつて説明する。第
８図ａは１画面表示時間中の信号線 S16 上の遅
延デイスプレイタイミング信号DDPTを示して
いる。１水平ラインにはｎバイトのデータが表示
され得ることが第６図からもわかる。１画面表示
時間の終りには垂直帰線期間が設けられており、
この垂直帰線期間中は遅延デイスプレイタイミン
グ信号はローレベルにある。第８図ｂは垂直同期
信号VSYを示している。第８図ｃはアドレスジ
ユネレータ５のカウント値の正負を示す信号であ
る。シフト量のうち、上位から数えてｎバイトの
整数倍以上のバイト数は負の値でアドレスジエネ
レータ５にプリセツトされており、第６図ｃに示
したビツトシフトコントロール信号をこのプリセ
ツトされている負の値だけアドレスジエネレータ
５によりカウントアツプして、カウント値がプリ
セツトしていた値を越えると、アドレスジエネレ
ータ５のカウント値は正の値に転ずる。
図ｃおよびｄに斜線で示した如く、CRTデイス
プレイ上のシフト後の非表示部にデータが出力さ
れないようにRAM出力データを禁止するグラフ
イツクドツトコントロール信号を信号線 S14 上
に送出する。これを第８図によつて説明する。第
８図ａは１画面表示時間中の信号線 S16 上の遅
延デイスプレイタイミング信号DDPTを示して
いる。１水平ラインにはｎバイトのデータが表示
され得ることが第６図からもわかる。１画面表示
時間の終りには垂直帰線期間が設けられており、
この垂直帰線期間中は遅延デイスプレイタイミン
グ信号はローレベルにある。第８図ｂは垂直同期
信号VSYを示している。第８図ｃはアドレスジ
ユネレータ５のカウント値の正負を示す信号であ
る。シフト量のうち、上位から数えてｎバイトの
整数倍以上のバイト数は負の値でアドレスジエネ
レータ５にプリセツトされており、第６図ｃに示
したビツトシフトコントロール信号をこのプリセ
ツトされている負の値だけアドレスジエネレータ
５によりカウントアツプして、カウント値がプリ
セツトしていた値を越えると、アドレスジエネレ
ータ５のカウント値は正の値に転ずる。
第８図ｃの信号により、ｍ本（ｍは整数）の水
平ラインのシフトが決定される。以下、このｍ本
の水平ラインのシフトをＡ部のシフトと称する。
平ラインのシフトが決定される。以下、このｍ本
の水平ラインのシフトをＡ部のシフトと称する。
一方、シフト量のうち上位から数えてｎバイト
の整数倍に満たない下位ビツト（ｘビツト）は、
タイミング発生回路６内の図示しないカウンタに
取り込まれ、遅延デイスプレイタイミング信号の
立上りに応じてメインクロツク信号を取り込んだ
下位ビツト数だけカウントダウンし、カウント値
が零になると立上り、遅延デイスプレイタイミン
グ信号の立下りに応じて立下る第８図ｄに示され
る信号が得られる。この信号により、シフト量中
ｎバイトの整数倍に満たない下位ビツトのシフト
が決定される。以下、この下位ビツトのシフトを
Ｂ部のシフトと称する。第８図ｃとｄの論理積を
取ることにより、信号線 S14 上に第８図ｅに示
すグラフイツクドツトコントロール信号が得られ
る。
の整数倍に満たない下位ビツト（ｘビツト）は、
タイミング発生回路６内の図示しないカウンタに
取り込まれ、遅延デイスプレイタイミング信号の
立上りに応じてメインクロツク信号を取り込んだ
下位ビツト数だけカウントダウンし、カウント値
が零になると立上り、遅延デイスプレイタイミン
グ信号の立下りに応じて立下る第８図ｄに示され
る信号が得られる。この信号により、シフト量中
ｎバイトの整数倍に満たない下位ビツトのシフト
が決定される。以下、この下位ビツトのシフトを
Ｂ部のシフトと称する。第８図ｃとｄの論理積を
取ることにより、信号線 S14 上に第８図ｅに示
すグラフイツクドツトコントロール信号が得られ
る。
マルチプレクサ７は第７図ｃに示した信号線
S10 上のRAM Ｒ／Ｗコントロール信号に応じ
て、CPU１からの書き込みアドレス信号とアド
レスレジスタ５からの読み出しアドレス信号を切
替えてグラフイツクRAM８に与える。
S10 上のRAM Ｒ／Ｗコントロール信号に応じ
て、CPU１からの書き込みアドレス信号とアド
レスレジスタ５からの読み出しアドレス信号を切
替えてグラフイツクRAM８に与える。
グラフイツクRAM９、パラレル−シリアル変
換器１０、およびグラフイツク・ドツト・コント
ロール用ANDゲート１１の機能は周知であり、
説明を省略する。
換器１０、およびグラフイツク・ドツト・コント
ロール用ANDゲート１１の機能は周知であり、
説明を省略する。
次に第５図の回路の動作を説明する。
まず、CPU１は第７図ｄに示した書き込みタ
イミングに、グラフイクRAM８に対してシフト
量零の図形データを書き込む。次に画面シフトの
要求により、CPU１はシフト量保持回路３にシ
フト量を書き込む。次いで、CRTコントローラ
２より信号線 S7 上に出力される、第８図ｂに
示した垂直同期信号VSYに同期して、シフト量
保持回路３に保持されているシフト量のうち、Ａ
部のシフト量を示すnxmバイトのバイト数がア
ドレスレジスタ５に負の値でプリセツトされ、Ｂ
部のシフト量を示す、ｎバイトの整数倍に満たな
い下位ビツトのｘビツトがタイミング発生回路６
にプリセツトされる。このｘビツトの下位ビツト
中、１バイトに満たない下位ビツト（０〜７ビツ
ト）の値（第６図ｃに示したSBI）に基づいて、
前述の如く遅延デイスプレイタイミング信号
DDPTおよびビツトシフトコントロール信号
BSCがタイミング発生回路６から出力される。
アドレスジエネレータ５は、プリセツトされた
nxmのバイト数をカウントした後にグラフイツ
クRAM８のアドレスを順次アクセスしてデータ
を読み出し、読み出されたデータは８ビツト毎に
並列にパラレル−シリアル変換器９に入力され
る。パラレル−シリアル変換器９の出力は第８図
ｅに示した信号線 S14 上の信号によつてAND
ゲート１０でゲートされ、ビデオ信号として出力
される。
イミングに、グラフイクRAM８に対してシフト
量零の図形データを書き込む。次に画面シフトの
要求により、CPU１はシフト量保持回路３にシ
フト量を書き込む。次いで、CRTコントローラ
２より信号線 S7 上に出力される、第８図ｂに
示した垂直同期信号VSYに同期して、シフト量
保持回路３に保持されているシフト量のうち、Ａ
部のシフト量を示すnxmバイトのバイト数がア
ドレスレジスタ５に負の値でプリセツトされ、Ｂ
部のシフト量を示す、ｎバイトの整数倍に満たな
い下位ビツトのｘビツトがタイミング発生回路６
にプリセツトされる。このｘビツトの下位ビツト
中、１バイトに満たない下位ビツト（０〜７ビツ
ト）の値（第６図ｃに示したSBI）に基づいて、
前述の如く遅延デイスプレイタイミング信号
DDPTおよびビツトシフトコントロール信号
BSCがタイミング発生回路６から出力される。
アドレスジエネレータ５は、プリセツトされた
nxmのバイト数をカウントした後にグラフイツ
クRAM８のアドレスを順次アクセスしてデータ
を読み出し、読み出されたデータは８ビツト毎に
並列にパラレル−シリアル変換器９に入力され
る。パラレル−シリアル変換器９の出力は第８図
ｅに示した信号線 S14 上の信号によつてAND
ゲート１０でゲートされ、ビデオ信号として出力
される。
第９図はシフト量が零の場合の表示面Ｒの走査
状態を示す図である。この場合は、周知の如く、
ｎバイトの水平表示期間と水平帰線期間を繰り返
し、一画面の表示が終了すると垂直帰線期間の後
に再び水平走査が繰り返される。
状態を示す図である。この場合は、周知の如く、
ｎバイトの水平表示期間と水平帰線期間を繰り返
し、一画面の表示が終了すると垂直帰線期間の後
に再び水平走査が繰り返される。
第１０図はシフト量がnxmバイト＋ｘビツト
の場合の表示面の状態を示す図である。上述の説
明からわかるように、ｍ本の水平ラインに相当す
るＡ部でnxmバイトのシフトがなされており、
シフト量中１水平ライン分に満たない部分は水平
方向にｘビツトのＢ部でシフトがなされており、
この結果、表示面Ｒの残りの部分Ｃに画像が表示
される。
の場合の表示面の状態を示す図である。上述の説
明からわかるように、ｍ本の水平ラインに相当す
るＡ部でnxmバイトのシフトがなされており、
シフト量中１水平ライン分に満たない部分は水平
方向にｘビツトのＢ部でシフトがなされており、
この結果、表示面Ｒの残りの部分Ｃに画像が表示
される。
以上の説明では、簡単化のためにグラフイツク
RAM８に書き込まれるグラフイツク画面データ
は１画面分としたが、複数の画面分のグラフイツ
ク画面データを準備し、各画面を合成することに
より、より複雑な画面シフトを行なうことも可能
である。
RAM８に書き込まれるグラフイツク画面データ
は１画面分としたが、複数の画面分のグラフイツ
ク画面データを準備し、各画面を合成することに
より、より複雑な画面シフトを行なうことも可能
である。
以上説明したように、本発明によりグラフイツ
クRAM上のデータをシフト量に応じたタイミン
グで読み出しかつ表示することにより、グラフイ
ツクデイスプレイ装置において、グラフイツク
RAM上の画像データの表示面上での移動が、例
えば20ミリ秒といつた極めて短時間で実現でき
る。
クRAM上のデータをシフト量に応じたタイミン
グで読み出しかつ表示することにより、グラフイ
ツクデイスプレイ装置において、グラフイツク
RAM上の画像データの表示面上での移動が、例
えば20ミリ秒といつた極めて短時間で実現でき
る。
第１図は本発明により実現される画面の移動を
示す図、第２図は画面の原点を第象限または第
象限に移動した場合を示す図、第３図は第２図
の場合において、原点の移動可能範囲を示す図、
第４図はグラフイツクRAMの内容と表示面上の
データとの対応関係を示す図、第５図は本発明の
一実施例によるグラフイツクデイスプレイ装置を
示すブロツク回路図、第６図〜第８図はタイミン
グ発生回路の機能を説明するための信号波形図、
第９図はシフト量が零のときの表示面の走査状態
を示す図、そして第１０図はシフト量がnxmバ
イト＋ｘビツトの場合の表示面の状態を示す図で
ある。 １……中央処理装置、２……CRTコントロー
ラ、３……シフト量保持回路、４……アドレスデ
コーダ、５……アドレスジエネレータ、６……タ
イミング発生回路、７……マルチプレクサ、８…
…グラフイツクRAM、９……パラレル−シリア
ル変換器、１０……ANDゲート、１１……メイ
ンクロツク信号発生器、１２……1/8分周器、
SBI……シフト量の１バイト以下の下位ビツト、
BSC……ビツトシフトコントロール信号、DPT
……デイスプレイタイミング信号、DDPT……
遅延デイスプレイタイミング信号、VSY……垂
直同期信号。
示す図、第２図は画面の原点を第象限または第
象限に移動した場合を示す図、第３図は第２図
の場合において、原点の移動可能範囲を示す図、
第４図はグラフイツクRAMの内容と表示面上の
データとの対応関係を示す図、第５図は本発明の
一実施例によるグラフイツクデイスプレイ装置を
示すブロツク回路図、第６図〜第８図はタイミン
グ発生回路の機能を説明するための信号波形図、
第９図はシフト量が零のときの表示面の走査状態
を示す図、そして第１０図はシフト量がnxmバ
イト＋ｘビツトの場合の表示面の状態を示す図で
ある。 １……中央処理装置、２……CRTコントロー
ラ、３……シフト量保持回路、４……アドレスデ
コーダ、５……アドレスジエネレータ、６……タ
イミング発生回路、７……マルチプレクサ、８…
…グラフイツクRAM、９……パラレル−シリア
ル変換器、１０……ANDゲート、１１……メイ
ンクロツク信号発生器、１２……1/8分周器、
SBI……シフト量の１バイト以下の下位ビツト、
BSC……ビツトシフトコントロール信号、DPT
……デイスプレイタイミング信号、DDPT……
遅延デイスプレイタイミング信号、VSY……垂
直同期信号。
Claims (1)
- １ グラフイツクRAMに格納された少なくとも
１画面の画像データを１つの表示面に表示するグ
ラフイツクデイスプレイ装置において、少なくと
も１画面の原点を該表示面上または該表示面外の
任意の位置に移動させる移動手段を具備し、該移
動手段は、指令された該原点の移動量を上位のバ
イト単位で表わされる量と下位のビツト単位で表
わされる量との和の形式でラツチするラツチ手
段、ラツチされた該移動量の該下位のビツト単位
で表わされる量だけデイスプレイタイミング期間
およびバイト単位のクロツク信号を移動させる手
段、該ラツチされた移動量の該上位のバイト単位
で表わされる量を、該移動されたデイスプレイタ
イミング期間中に、該移動されたバイト単位のク
ロツク信号によつてカウントした後に、該移動さ
れたバイト単位のクロツク信号によつて該グラフ
イツクRAMの１画面の画像データを順次読出す
第１のカウンタ手段、該ラツチされた移動量の該
下位のビツト単位で表わされる量を、移動前のデ
イスプレイタイミング期間中に、ビツト単位のメ
インクロツク信号によつてカウントする第２のカ
ウンタ手段、および該第２のカウンタ手段による
カウントの後に、該第１のカウンタ手段により読
出された該グラフイツクRAMの画像データを、
移動後のデイスプレイタイミング期間内だけ表示
させるゲート手段を具備することを特徴とするグ
ラフイツクデイスプレイ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58032940A JPS59160174A (ja) | 1983-03-02 | 1983-03-02 | グラフイツクデイスプレイ装置 |
| EP84301157A EP0118255A3 (en) | 1983-03-02 | 1984-02-23 | A graphic display unit |
| US06/584,360 US4618859A (en) | 1983-03-02 | 1984-02-28 | Graphic display unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58032940A JPS59160174A (ja) | 1983-03-02 | 1983-03-02 | グラフイツクデイスプレイ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59160174A JPS59160174A (ja) | 1984-09-10 |
| JPS642955B2 true JPS642955B2 (ja) | 1989-01-19 |
Family
ID=12372942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58032940A Granted JPS59160174A (ja) | 1983-03-02 | 1983-03-02 | グラフイツクデイスプレイ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4618859A (ja) |
| EP (1) | EP0118255A3 (ja) |
| JP (1) | JPS59160174A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60195589A (ja) * | 1984-03-19 | 1985-10-04 | オリンパス光学工業株式会社 | 画像表示装置 |
| GB8416039D0 (en) * | 1984-06-22 | 1984-07-25 | Micro Consultants Ltd | Graphic simulation system |
| JPH0810897B2 (ja) * | 1985-01-18 | 1996-01-31 | 松下電器産業株式会社 | マージン設定回路 |
| US4860218A (en) * | 1985-09-18 | 1989-08-22 | Michael Sleator | Display with windowing capability by addressing |
| US4761642A (en) * | 1985-10-04 | 1988-08-02 | Tektronix, Inc. | System for providing data communication between a computer terminal and a plurality of concurrent processes running on a multiple process computer |
| KR900005188B1 (ko) * | 1986-07-25 | 1990-07-20 | 후지쓰 가부시끼가이샤 | Crt 콘트롤러 |
| JP2508673B2 (ja) * | 1986-12-17 | 1996-06-19 | ソニー株式会社 | 表示装置 |
| US5097411A (en) * | 1987-08-13 | 1992-03-17 | Digital Equipment Corporation | Graphics workstation for creating graphics data structure which are stored retrieved and displayed by a graphics subsystem for competing programs |
| JPH01116589A (ja) * | 1987-10-29 | 1989-05-09 | Sharp Corp | 画像の平行・回転移動方式 |
| US5075673A (en) * | 1989-06-16 | 1991-12-24 | International Business Machines Corp. | Variable speed, image pan method and apparatus |
| US5150107A (en) * | 1989-08-22 | 1992-09-22 | Zilog, Inc. | System for controlling the display of images in a region of a screen |
| JPH05324821A (ja) * | 1990-04-24 | 1993-12-10 | Sony Corp | 高解像度映像及び図形表示装置 |
| JP2004126523A (ja) * | 2002-07-31 | 2004-04-22 | Seiko Epson Corp | 電子回路、電気光学装置及び電子機器 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4070662A (en) * | 1975-11-11 | 1978-01-24 | Sperry Rand Corporation | Digital raster display generator for moving displays |
| US4141003A (en) * | 1977-02-07 | 1979-02-20 | Processor Technology Corporation | Control device for video display module |
| DE2909660C3 (de) * | 1979-03-12 | 1981-12-17 | Kernforschungsanlage Jülich GmbH, 5170 Jülich | Verfahren und Vorrichtung zur Darstellung von in alphanumerischer Form vorliegender Information auf einem nach dem Zeilenrasterverfahren arbeitenden Sichtgerät |
| US4412294A (en) * | 1981-02-23 | 1983-10-25 | Texas Instruments Incorporated | Display system with multiple scrolling regions |
-
1983
- 1983-03-02 JP JP58032940A patent/JPS59160174A/ja active Granted
-
1984
- 1984-02-23 EP EP84301157A patent/EP0118255A3/en not_active Ceased
- 1984-02-28 US US06/584,360 patent/US4618859A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59160174A (ja) | 1984-09-10 |
| EP0118255A2 (en) | 1984-09-12 |
| US4618859A (en) | 1986-10-21 |
| EP0118255A3 (en) | 1986-08-20 |
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