KR900005188B1 - Crt 콘트롤러 - Google Patents

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준야 덴빠구
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후지쓰 가부시끼가이샤
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후지쓰 마이크로 컴퓨터 시스템즈 가부시끼가이샤
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Abstract

내용 없음.

Description

CRT 콘트롤러
제1도는 종래의 화상표시 시스템의 일예를 나타내는 시스템 개통도.
제2도는 본 발명의 동작원리를 설명하기 위한 본 발명에 의한 CRT 콘트롤러가 적용된 화상표시 시스템을 나타내는 시스템 계통도.
제3도는 제2도에 보인 화상 표시 시스템의 다른 부분들과 함께 본 발명에 의한 CRT콘트롤러의 일실시예를 나타내는 시스템 계통도.
제4도는 제3도에 나타낸 CRT 콘트롤러의 좀더 상세한 구성을 나타내는 시스템 개통도.
제5a도 내지 제5n도는 제4도에 보인 개통시스템의 동작을 설명하기 위한 타이밍 챠트.
제6도는 제4도에 보인 개통시스템의 요부의 실시예를 나타내는 시스템 개통도.
제7도는 제4도에 보인 개통시스템의 다른 요부의 일실시예를 나타내는 시스템 개통도.
제8a 내지 8e도는 제7도에 보인 개통시스템의 동작을 설명하기 위한 타이밍 챠트.
제9도는 랜돔 억세스 메모리(RAM)의 시동을 설명하기 위한 본 발명에 의한 CRT 콘트롤러가 적용된 화상표시 시스템의 요부를 나타내는 시스템 개통도.
제10a도 내지 제10g도의 제9도에 보인 개통시스템의 동작을 설명하기 위한 타이밍 챠트.
본 발명은 CRT 콘트롤러(Cathode Ray Tube Controller)에 관한 것으로, 특히 메모리부터 1화면분의 화상 데이터를 순차 독출하고, 그 화상 데이터를 비데오 신호를 변환시켜 CRT에 공급하므로서 CRT상에 그 화상을 표시하는 CRT콘트롤러에 관한 것이다.
일반적으로, 화상표시 시스템에서 1화면분의 화상 데이터가 랜돔억세스 메모리(RAM)에 기억되며, 그 기억된 화상데이타는 CRT의 수평 및 수직 주사에 따라 RAM으로부터 순차 독출된다. RAM으로부터 독출된 화상데이타는 비데오 신호를 변환되어 CRT에 공급됨으로서 CRT상에 그 화면이 표시된다.
그러한 화상표시 시스템에서는, CRT콘트롤러가 RAM의 판독 및 기록(read and wrtite)동작들을 제어하도록 제공된다. CRT콘트롤러는 표시용 화상데이타(이후 표시 화상데이타로서 약칭함)가 RAM으로부터 독출되고 또한 RAM내에 데이터를 재기입하는 등의 기타 처리들이 중앙처리 유니트(CPU)에 의해 수행되도록 제어를 수행한다. 결과적으로 표시화상 데이터를 고속으로 재기입하는 것이 가능하다.
종래의 화상표시 시스템의 일예에서는 CPU가 CPU로부터 멀티플렉서(multiplexer)를 통해 RAM으로 공급되는 어드레스에서 RAM를 억세스시킴으로서 RAM으로부터 화상데이타를 독출하고 또한 RAM 내에 화상데이타를 기입시켜 준다. CRT콘트롤러는 RAM을 억세스하여 RAM으로부터 표시화상 데이터를 독출하며, 그 독출된 화상데이타는 영상신호 발생회로에 공급된다. 멀티플렉서는 CPU와 CRT콘트롤러중 하나만이 일시에 RAM을 억세스시키도록 어드레스 다중화를 수행한다.
비데오 신호 발생회로는 그 독출된 화상 데이터를 CRT콘트롤러로부터 동기신호에 응답하여 적(R), 녹(G) 및 청(B)의 원색신호들로 변화시킨다. 원색신호들은 CRT에 공급되며 또한 독출된 화상 데이터에 의해 묘사된 화면은 CRT상에 표시된다.
수평 주사 기간내에서조차 CRT콘트롤러가 RAM을 억세스 시키지 못하는 비억세스 기간이 있다. 그러나 이 비억세스 기간은 수평소거 기간에 비해 휠씬 짧다. 이러한 이유 때문에 이러한 비억세스 기간의 시작을 나타내는 제어신호가 CRT제어기로부터 CPU로 공급된다 할지라도 CPU가 제어신호를 실제로 수신하고 또한 RAM을 억세스시키도록 멀티플렉서를 절환시키는데 시간이 걸린다. 그러므로, 비억세스 기간내에 RAM을 억세스시키는 것은 불가능하다. 따라서, RAM을 억세스시키기 위한 억세스 요청이 CPU 내에서 발생될 때라도, CPU는 RAM의 억세스가 행해지기 이전 수평 또는 수직 소거기간이 도달할 때까지 대기해야만 한다. 따라서 CPU의 처리효율이 불량하고 또한 RAM의 억세스 속도가 저속이 되는 문제점이 있다.
다른한편, 예를들어 문자도형 정보망 시스템(Character And Pattern Telephone Access Information Network System; 일명 캡틴 시스템)에서는 화상데이타가 주사기간과 소거기간에 무관하게 CPU에 전송된다. 그러므로 수평표시기간내에서조차 CPU는 RAM을 억세스시켜야 하며 도한 화상데이타를 RAM내로 기입하는 등의 동작들을 수행한다. 결과적으로 종래의 CRT콘트롤러는 그러한 동작들과 보조를 맞출 수 없는 문제점이 있다.
더욱이, 표시된 화면의 색이 표시된 화면이 모두 백색 화면으로 변동되는 경우와 같은 예정된 색으로 변동되는 경우들이 있다.
이러한 경우에, CPU는 RAM을 억세스하며 또한 모든 화상데이타를 백색 화상데이타로 재기입함으로서 RAM을 초기화해준다. RAM은 수직소거기간내에서 정상적으로 초기화한다. 그러나 CPU가 RAM내의 모든 화상 데이터를 이 시동기간동안 재기입하기 때문에 CPU는 이 초기화기간동안 다른 처리들을 수행한다. 그러므로, CPU의 처리효율이 불량한 문제점이 있다.
따라서, 본 발명의 총괄적인 목적은 전술한 문제점들이 제거된 신규하고도 유용한 CRT 콘트롤러를 제공하는데 있다.
본 발명의 또다른 좀더 구체적인 목적은 CPU로부터 기입 어드레스와 표시화상 데이터 또는 독출 어드레스를 유지시키며 도한 수평주사기간내의 표시화상 데이터가 메모리로부터 독출되지 않는 기간동안 CPU로부터 독출되지 않는 기간동안 CPU로부터 기입 또는 독출 어드레스에 의해 메모리를 억세스시킬 수 있는 CRT 콘트롤러를 제공하는데 있다. 본 발명의 CRT콘트롤러에 의하면, 메모리에 대한 판독 및 기록동작이 수평주사시간동안 수행된다. 그러므로 CPU의 처리효율을 개선하는 것이 가능하며 또한 CPU에 의한 메모리 억세스가 고속으로 수행될 수 있다.
본 발명의 또다른 목적은 적어도 하나의 색데이타와 속성 데이터가 수평소거기간동안 독출되어 표사용으로 사용되는 CRT콘트롤러를 제공하는데 있다. 본 발명의 CRT 콘트롤러에 의하면 수평표시기간내에 CPU로부터 메모리내로 화상데이타를 기입시키는 것이 가능하다.
따라서, 수평 표시기간이내에 화상데이타가 전송되는 화상표시 시스템에 본 발명을 적용하는 CPU의 처리효율을 개선하는 것이 가능하다.
본 발명의 또다른 목적은 CPU로부터 초기화 화상 데이터가 메모리로 재기입되고 또한 비데오 신호로 변환되어 메모리를 초기화할 시에 CRT상에 표시되는 CRT콘트롤러를 제공하는데 있다. 본 발명의 CRT 콘트롤러에 의하면, CPU는 초기화 동작이 수행되는 동안 다른 처리들을 행할 수 있으므로 CPU의 처리 효율이 개선된다.
본 발명의 기타 목적들 및 또다른 특징들을 첨부도면을 참조하여 상세히 설명하면 다음과 같다.
제1도에 보인 종래의 영상표시 시스템의 일예에서, CPU 10은 그로부터 멀티플렉서 13을 통하여 RAM 11에서 공급되는 어드레스에서 RAM 11을 억세스시킴으로서 RAM 11로부터 그리고 그내로 화상데이타를 독출 및 기입한다. CRT 콘트롤러 12는 RAM 11을 억세스시켜 RAM 11로부터 표시 화상데이타를 독출시키며 또한 그 독출된 화상데이타는 비데오 신호 발생회로 14로 공급된다. 멀티플렉서 13은 CPU 10과 CRT 콘트롤러 12중 단 하나만이 일시에 RAM 11을 억세스시키도록 어드레스 다중화를 수행한다. 비데오 신호 발생회로 14는 CRT 콘트롤러 12로부터 초기화신호에 응답하여 그 독출된 화상 데이터를 R.G.B의 원색 신호들로 변환시킨다.
원색 신호들은 CRT 15에 공급되며 또한 그 독출된 화상 데이터에 의해 묘사된 화면은 CRT 15상에 표시된다.
수평 주사 기간내에서조차 CRT콘트롤러 12가 RAM 11을 억세스시키지 못하는 비억세스 기간이 있다. 그러나 이 비억세스기간은 수평소거 기간에 비해 휠씬 짧다.
이러한 이유 때문에, 비억세스 기간의 시동을 나타내는 제어신호가 CRT콘트롤러 12로부터 CPU 10으로 공급될때조차 CPU 10이 제어신호를 실제로 수신하고 또한 RAM 11을 억세스시키도록 멀티플레서 13을 절환시키는데 시간이 걸린다. 그러므로 비억세스 기간내에 RAM 11을 억세스시키는 것은 불가능하다.
따라서, RAM 11을 억세스시키기 위한 억세스 요청이 CPU 10 내에서 발생될 때조차 CPU 10은 RAM 11의 억세스가 행해지기 이전에 수평 또는 수직소거기간이 도달할 때까지 대기해야 한다. 따라서 CPU 10의 처리 효율이 불량하고 RAM 11의 억세스 속도가 저속이 되는 문제점들이 있다.
다른한편 예를들어, 캡틴 시스템에서는 화상데이타가 주사기간과 소거기간에 무관하게 CPU 10으로 전송된다. 수평 표시 기간내에서조차 CPU 10은 RAM 11을 억세스시켜야 하며 또한 화상데이타를 RAM 11내로 기입시키는 등의 동작들을 수행한다. 결과적으로, 종래의 CRT 콘트롤러 12가 그러한 동작들에 보조를 맞출 수 없는 문제점이 있다.
또한, 표시된 화면이 모든 백색 화면으로 변동되는 경우와 같이, 표시된 화면의 색이 예정된 색으로 변동되는 경우들이 있다. 이 경우에, CPU 10은 RAM 11을 억세스시키며 또한 모든 화상 데이터를 백색화상 데이타내로 재기입시킴으로써 RAM 11을 초기화한다.
RAM 11은 보통 수직 소거기간 이내에서 초기화된다.
그러나, CPU 10이 이 초기화기간동안 RAM 11내에 모든 화상데이타를 재기입시키기 때문에 CPU 10은 이 초기화기간동안 기타 처리들을 행할 수 없다. 그러므로 CPU 10의 처리효율이 불량한 문제점이 있다.
따라서, 본 발명은 CPU의 처리효율을 개선하고 또한 고속으로 CPU에 의해 메모리를 억세스시키는 것이 가능한 CRT 콘트롤러를 제공한다.
제2도는 본 발명에 의한 CRT 콘트롤러가 적용된 화상 표시 시스템을 나타낸다. 제2도에서 CPU 20은 CRT 콘트롤러 21에 결합되며, 또한 CRT 콘트롤러 21은 RAM 22와 CRT 23에 결합되며, 또한 CRT 콘트롤러 21은 RAM 22와 CRT 23에 결합된다. 표시를 수행하기 위해 CRT 콘트롤러 21은 영상 데이터를 독출하도록 수평주사기간내의 예정된 기간으로 RAM 22를 억세스시킨다. CRT 콘트롤러 21은 그 독출된 화상데이타를 비데오 신호를 구성하는 R.G.B의 원색신호들로 변환시킨다. CRT 콘트롤러 21은 또한 동기화 신호를 발생시키며, 또한 동기화 신호와 원색신호들이 CRT 23에 공급되어 화면이 CRT 23상에 표시된다.
CPU 20이 억세스시키는 RAM 22 내의 어드레스와 기입 화상데이타는 CRT 콘트롤러 21내에 유지되며, 또한 RAM 22에 대한 기록 및 판독 동작들은 CRT 콘트롤러 21이 표시의 목적을 위해 RAM 22을 억세스 시키지 못하는 시간기간동안 유지되는 어드레스에 대해 수행된다.
제3도는 제2도에 보인 화상표시 시스템의 다른 부분들과 함께 본 발명에 대한 CRT 콘트롤러의 일실시예를 나타내는 시스템 계통로이다. 제3도에서, 제2도내의 대응부분들과 동일한 부분들은 동일 참조번호들로 나타내며, 그의 설명은 생략한다. 제3도에서, CRT 콘트롤러 21은 제1타이밍신호 발생수단 31, 어드레스 발생수단 32, 유지수단 33, 제2타이밍신호 발생수단 34, 스위칭수단 35, 그리고 변환수단 36을 포함한다.
제1타이밍 신호발생수단 31은 수평주사 기간내의 표시모드에 따라 예정된 기간을 갖는 표시용 독출 타이밍신호를 발생시킨다.
어드레스 발생수단 32는 제1타이밍 신호발생수단 31로부터 독출 타이밍신호를 공급받으며 또한 화상데이타를 기억시키는 RAM 22를 순차억세스시키기 위한 어드레스를 발생시킨다. RAM 22로부터 독출된 표시 화상 데이터는 변환수단 36에서 비데오 신호를 변환되며, 또한 비데오 신호는 CRT 23에 공급된다. 이 비데오 신호는 RAM 22의 억세스 시간보다 긴 시간동안 CRT 23상에 표시를 행하는데 사용된다.
적어도 유지수단 33은 CPU 20으로부터 기입 어드레스와 기입 화상 데이터 또는 독출 어드레스를 유지한다.
제2타이밍 신호발생 수단 34는 CPU 20으로부터 트리거 신호를 공급받는다. 트리거 신호는 기록 또는 판독동작의 시작을 나타내며, 또한 제2타이밍 신호 발생수단 34는 독출타이밍 신호가 제1타이밍 신호발생수단 31에 의해 발생되지 않는 시간 기간동안 기입 및 독출 타이밍신호를 발생시킨다. 수위칭 수단 35는 RAM 22 에 대해 기록 또는 판독동작을 수행하도록 기입 및 독출 타이밍 신호가 발생될 때 유지수단 33내에 유지되는 독출 어드레스 또는 기입 화상데이타 및 기입 어드레스를 RAM 22에 공급한다.
본 실시예에서, CPU 20으로부터 기입 어드레스 및 기입 화상데이타 또는 독출 어드레스는 CRT 콘트롤러 21의 유지수단 33내에 유지된다. RAM 22에 대한 억세스는 화상데이타를 RAM 22내로 또는 그로부터 기입 또는 독출하도록 기입 및 독출 타이밍 신호가 수평 주사기간이내에 발생될 때 기입 어드레스 또는 독출 어드레스의 사용에 의해 행해진다.
제4도는 CRT 콘트롤러 21의 좀더 상세한 구성을 나타내는 시스템 개통도이다. 화상표시 시스템의 시스템 클록신호는 단자 39에 걸리며 또한 돗트 클록(dot clock)신호를 포함하는 여러 가지 클록신호들을 시스템 클록신호로부터 발생시키는 클록발생회로 40에 공급된다. 돗트 클록신호는 표시되는 화면을 구성하는 각돗트(화소)에 대응한다. 돗트 클록신호는 수평 카운터 41에 그리고 CRT 콘트롤러 21내의 다른 회로들에 공급된다. 그러나, CRT 콘트롤러 23내의 다른 회로들에 공급되는 돗트클록신호에 대한 신호라인들의 도해설명을 편의상 생략한다.
클록발생회로 40으로부터 발생되는 다른 클록신호들은 CRT 콘트롤러 21내의 여러 회로들에 공급된다. 그러나 이들 다른 클록신호들에 대한 신호라인들의 도해설명은 편의상 생략한다.
수평 카운터 41은 돗트클록 신호의 펄스들을 계수하며, 계수된 값은 수평 콘트롤러 42에 공급된다. 수평 콘트롤러 42는 수평 카운터 41로부터 계수된 값을 예정된 값과 비교하여 매1수평주사기간마다 1펄스를 발생시킨다. 수평 콘트롤러 42의 출력펄스들은 수직카운터 43내에 계수되며 또한 계수된 값은 수직 콘트롤러 44에 공급된다. 수직 콘트롤러 44는 수직 카운터 43으로부터 계수된 값을 예정된 값과 비교한다음 매 1수직주사기간마다 1펄스를 발생시킨다.
수평 콘트롤러 42와 수직 콘트롤러 44의 출력 펄스들은 그들로부터 수평 동기신호와 수직동기신호를 발생하는 동기신호발생회로 45에 공급된다. 수평 및 수직 동기신호들은 후술될 동작 및 제어 회로 46에 공급되며, 또한 단자들 47a 및 47b를 통해 CRT 23에 공급된다. 그밖에, 화상표시 시스템에 의해 발생된 화상과 다른 쪽의 다른 화상을 중첩시킴으로서 중첩된 표시를 수행할 시에 다른 화상의 수평 및 수직 동기화 신호들을 CRT 콘트롤러 21로서 동기화를 얻도록 단자들 37a 및 37b를 통해 동기화 신호발생회로 45에 공급된다.
인터페이스 회로 50은 단자 51을 통해 CPU 20에 결합되며, CPU 20으로부터 여러 가지 제어 신호들은 인터패이스회로 50에 의해 수신된다. 데이터 버스 52와 어드레스 레지스터 54는 각 단자들 53과 55를 통하여 CPU 20에 결합된다. 인터패이스 회로 50은 데이터버스 52와 어드레스 레지스터 54에 칩선택신호를 공급한다.
내부 레지스터 56은 초기화 화상데이타와 CPU 20으로부터 데이터 버스 52를 통하여 얻어진 트리거신호, CPU 20에 의해 지정되며 또한 어드레스 레지스터 54를 통하여 얻은 RAM 22내의 어드레스 등을 기억시킨다. 전송테이블 57은 CPU 20으로부터 데이터 버스 52를 통하여 얻은 기입화상 데이터, RAM 22로부터 독출되어 CPU 20에 공급되는 화상데이타등을 기억시킨다. 제3도에 보인 유지수단 33은 내부 레지스터 56과 전송테이블 57에 의해 구성된다.
조사테이블 58의 내용들은 고정되나 조사 테이블들 59a와 59b의 내용들은 CPU 20에 의해 재기입될 수 있다. 어드레스 레지스터 54로부터의 어드레스와 인터패이스 회로 50으로부터의 판독 및 기록신호는 내부 레지스터 56, 전송테이블 57, 및 조사 테이블들 58,59a 및 59b에 공급된다. 내부 레지스터 56, 전송테이블 57 및 조사 테이블들 58,59a 및 59b는 데이터버스 52에 각각 결합된다.
CPU 20으로부터 단자 55를 통하여 어드레스 레지스터 54에 공급되는 어드레스는 내부 레지스터 56, 전송테이블 57과 조사테이블들 59a와 59b의 어느 하나에 지정되며, 데이터 버스 52로 입수되는 데이터, 어드레스등이 공급될 예정이다.
화상표시는 표시블록(block)들내에서 수행된다. 제1의 표시 모드에서, 표시블록은 수직방향으로 12개 돗트씩 그리고 수평방향으로 8개의 돗트씩 구성된다. 제2표시모드에서 표시블록은 수평방향 6개 돗트 X수직방향 10개 돗트로 구성된다.
제1 및 제2표시모드들에 무관하게 화상데이타는 어(word)당 8비트를 가지며 또한 1비트로서 1돗트를 나타내는 패턴 데이터, 어당 8비트를 가지며 또한 4비트로 포어그라운드(foreground)색을 나타내며 또한 4비트로 백그라운드(background)색을 나타내는 색데이타, 그리고 1어당 8비트를 가지며 또한 언더라인(underline)표시, 점멸표시 등과 같은 속성을 나타내는 속성 데이터로 구성된다.
제2표시 모드에서, 패턴 데이터의 1어내에 6비트들만이 사용되며 또한 나머지 두 비트들은 비사용 비트들이다.
제3도에 보인 제1 및 제2타이밍 신호발생수단 31과 34는 메모리 억세스 타이밍 콘트롤러 60에 의해 구성된다.
메모리 억세스 타이밍 콘트롤러 60은 돗트 클록신호, 수평 및 수직동기 신호들, 수평 및 수직 콘트롤러들 42와 44의 출력 펄스들 그리고 내부 레지스터 56으로부터 표시모드 제어신호로서 공급된다. 이들 신호들에 기초하여, 메모리 억세스 타이밍 콘트롤러 60은 RAM 22의 기록 및 판독 동작은 제어하기 위한 제어신호를 판독 및 기록 콘트롤러 61에 공급한다. 그밖에, 메모리 억세스 타이밍 콘트롤러 60은 어드레스 카운터와 리미터 62에 RAM 22내의 어드레스값을 변화시키기 위한 제어신호를 공급하며 또한 전송을 제어하기 위한 제어신호를 전송제어회로 63에 공급하나.
판독 및 기록 콘트롤러 61은 후술된 판독 및 기록 스위칭회로 67과 함께 제3도에 보인 스위칭 수단 35를 구성한다. 판독 및 기록 콘트롤러 61은 판독 동작하는 동안 판독 가능신호와 기록동작하는동안 기록가능신호를 발생시키며 또한 판독 및 기록가능 신호는 단자 64를 통하여 RAM 22에 공급된다.
어드레스 카운터와 리미터 62는 제3도에 보인 어드레스 발생수단 32를 구성한다. 어드레스 카운터와 리미터 62의 출력 어드레스는 어드레스 콘트롤러 65에 공급되며 또한 RAM 22를 억세스시키기에 적합한 어드레스 형식(format)으로 변환된다. 그러한 어드레스 형식 변환은 어드레스 형식이 스태틱(static)RAM 또는 다이나믹(dynamic)RAM 어느것이 RAM 22용으로 사용되는 지에 따라 달라지기 때문에 수행된다.
RAM 22로부터 독출된 표시화상 데이터는 단자 68을 통하여 버퍼 69에 공급되며, 패턴 데이터, 색 데이터 및 속성 데이터는 버퍼 69내의 패턴 버퍼 69a, 색 버퍼 69b 및 속성버퍼 69c에 각각 독립적으로 기억된다.
동작 및 제어회로 46은 버퍼 69로부터 수신되는 패턴데이타, 색 데이터 및 속성 데이터에 관한 동작들은 수행하며 또한 돗트들의 유니트들내에서 발생되는 색코드 데이터를 선택기 70에 공급한다.
선택기 70은 색코드 데이터를 내부 레지스터 56으로부터의 지령에 따라 조사 테이블들 58,59a 및 59b중에서 선택된 테이블의 사용에 의해 총 12비트를 갖는 원색 데이터로 변환시킨다. 12비트 원색 데이터는 R.G.B의 3원색 각각에 대해 4비트씩 지정된다. 원색데이타는 디지탈-아나로그(D/A)변호나기 71에 공급되어 단자 72로부터 얻은 기준전압의 사용에 의해 R.G.B의 아나로그 원색 신호들로 변환된다. R.G.B의 원색신호들은 단자 73을 통하여 CRT 23에 공급되며 또한 CRT 23은 그위에 화면을 표시한다. 조사테이블 58,59a 및 59b, 버퍼 69, 동작 및 제어회로 46, 선택기 70 그리고 D/A 변환기 71은 제3도에 보인 변환수단 36을 구성한다.
그 다음, RAM 22에 대한 기록 및 판독 동작들을 수행하기 위한 CPU 20의 동작에 대해 설명한다.
기입 및 독출 어드레스들과 같은 CPU 20으로부터의 정보, 전송어들의 수 그리고 억세스 방법은 단자 53으로부터 얻어진다. 단자 53으로부터의 정보는 데이터 버스 52를 통해 내부 레지스터 56에 공급되며 또한 내부 레지스터 56내에 기억된다. 다른한편 패턴 데이터, 색 데이터 및 속성 데이터와 같은 CPU 20으로부터의 기입화상 4데이타는 단자 53으로부터 얻어진다. 단자 53으로부터의 기입화상 데이터는 데이터버스 52를 통해 전송테이블 57에 공급되며 또한 전송 테이블 57에 기억된다. 상술한 억세스 방법은 어드레스가 자동으로 증분되는 자동증분, 기입화상 데이터와 RAM 22 내에 기억된 화상 데이터에 관한 논리동작을 수행함으로서 얻은 화상 데이터가 RAM 22 내로 기입되는 논리 기입등의 지령을 말한다. 억세스의 시작을 나타내는 CPU 20으로부터 트리거 신호는 데이터버스 52를 통하여 내부 레지스터 56에 공급되어 그내에 기억된다.
클론 발생회로 40으로부터 발생된 제5a도에 보인돗트 클록신호는 또한 메모리 억세스 타이밍 콘트롤러 60에 공급된다. 이 돗트 클록신호의 1주기는 2돗트표시를 위한 표시 시간 주기에 일치하며, 패턴 데이터내의 각 비트는 1돗트를 나타내지만, 제1 및 제2표시모드들에서 확대표시는 패턴 데이터내의 1비트를 사용하여 수평방향 2돗트 X수직방향 2돗트를 표시함으로서 수행된다. 이러한 이유 때문에 수평방향의 16돗트들은 패턴데이타, 색 데이터 및 속성데이타에 의해 표시되며, 각 데이터는 제1표시모드동안 1어의 분량이다.
제1표시모드가 지령될대 메모리 억세스 타이밍 콘트롤러 60은 수평 주사주기동안 제5a도내에 보인 돗트 클록신호로부터 제5b도에 보인 표시 타이밍 신호를 발생시킨다.
제2표시모드가 지령될 때, 메모리 억세스 타이밍 콘트롤러 60은 제5a도에 보인 돗트 클록신호를 1/6로 분주하여 표시 타이밍 신호를 발생시킨다.
메모리 억세트 타이밍 콘트롤러 60은 표시 타이밍 신호와 동기하여 패턴 데이터, 색 데이터 및 속성 데이터 각각에 대해 제5c, 5f 및 5i도에 도시된 판독 타이밍 신호들(표시용 판독 타이밍 신호들)을 발생시킨다. 그밖에, 메모리 억세스 타이밍 콘트롤러 60은 제5d도에 보인 로드(load) 신호와 제5c도에 보인 패턴 데이터에 대한 판독 타이밍 신호로부터 제5e도에 보인 세이브(save) 신호를 생성한다. 또한, 메모리 억세스 타이밍 콘트롤러 60은 제5j도에 보인 로드신호와 제5i도에 보인 속성 데이터에 대한 판독 타이밍 신호로부터 제5k도에 보인 세이브 신호를 생선한다.
메모리 억세스 타이밍 콘트롤러 60이 내부 레지스터 56으로부터 트리거 신호에 공급될 때, 메모리 억세스 타이밍 콘트롤러 60은 제5c, 5f 및 5i도에 보인 판독 타이밍 신호들에 관해 NOR 동작을 수행하며 또한 제5l도에 보인 판독 및 기록 타이밍 신호를 생성한다. 메모리 억세스 타이밍 콘트롤러 60은 또한 제5m도에 보인 로드신호와 제5l도에 보인 판독 및 기록 타이밍 신호로부터 제5n도에 보인 세이브 신호를 발생시킨다.
로드 및 세이브 신호들의 쌍은 내부 레지스터 56내에 제6도에 보인 각 레지스터들 81 내지 85에 공급된다. 제6도는 전송제어 회로 63과 함께 내부 레지스터 56과 어드레스 카운터 및 리미터 62의 요부를 나타낸다. 패턴 어드레스 레지스터 81은 표시패턴 데이터의 독출 어드레스를 기억하며 또한 단자 81a에 공급되는 제5d도에 보인 로드신호의 고레벨기간동안 어드레스 카운터와 리미터 62내의 어드레스 카운터 86낼로 독출 어드레스를 로드한다. 어드레스 카운터 86낼로 로드된 어드레스는 단자 87을 통해 어드레서 콘트롤러 65에 공급된다. 그밖에 패턴 어드레스 레지스터 81은 단자 81b에 공급 제5e도에 보인 세이브 신호의 저레벨기간동안 어드레스 카운터 86으로부터 공급된 어드레스를 세이브한다. 어드레스 카운터 86은 전송제어 회로 63으로부터 얻어진 제어신호에 응답하는 어드레스를 증분시킨다.
색 어드레스 레지스터 82는 표시색 데이터의 독출 어드레스를 기억시키며 또한 단자 82a에 공급되는 제5g도에 보인 로드신호의 고레벨기간동안 어드레스 카운터 86내로 독출 어드레스를 로드시킨다. 그밖에 색 어드레스 레지스터 82는 단자 82b에 공급되는 제5h에 보인 세이브 신호의 저레벨기간동안 어드레스 카운터 86으로부터 공급되는 어드레스를 세이브해준다.
속성 어드레스 레지스터 83은 표시속성 데이터의 독출 어드레스를 기억시키며 또한 단자 83a에 공급되는 제5k에 보인 세이브 신호의 저레벨기간동안 어드레스 카운터 86으로부터 공급된 어드레스를 세이브해준다.
기록 어드레스 레지스터 84는 단자 55, 어드레스 레지스터 54 및 단자 88을 통하여 얻어진 CPU 20으로부터 기입 어드레스를 기억시키며 또한 단자 84a에 공급되는 제5m도에 보인 로드신호의 고레벨기간동안 어드레스 카운터 84내로 기입 어드레슬 로드시킨다. 그밖에, 기록 어드레스 레지스터 84는 단자 86b에 공급되는 제5n도에 보인 세이브 신호의 저레벨기간동안 어드레스 카운터 86으로부터 공급되는 어드레스를 세이브해준다.
판독 어드레스 레지스터 85는 단자 55, 어드레서 레지스터 54 및 단자 89를 통하여 얻어진 CPU 20으로부터 독출 어드레스를 기억시키며 또한 단자 85a에 공급되는 제5m도에 보인 로드신호의 고레벨기간동안 어드레스 카운터 86내로 독출 어드레스를 로드시킨다. 또한, 독출 어드레스 레지스터 85는 단자 85b에 공급되는 제5n도에 보인 세이브 신호의 저레벨기간동안 어드레스 카운터 86으로부터 공급되는 어드레스를 세이브해준다.
어드레스 카운터 86내로 로드되고 또한 그로부터 출력되는 어드레스는 어드레스가 RAM 22를 억세스 시키기에 적합한 어드레스 형식으로 변호나되는 어드레스 콘트롤럴 65로 단자 87를 통하여 공급된 다음 그 변환된 어드레스 형식을 갖는 어드레스는 RAM 22에 공급된다.
전송어들의 수, 자동증분 및 논리기록에 관한 지령들과 같은 CPU 20으로부터의 정보는 단자 53, 데이터 버스 52 및 단자 92를 통하여 내부 레지스터 56의 전송 제어 레지스터 91에 공급된다. 이들 지령들은 전송제어 레지스터로부터 전송제어회로 63에 공급되며 또한 이들 지령들중 자동증분에 관한 지령은 어드레스 카운터 86에 공급된다. 제6도에서, 전송제어회로 63으로 그리고 그로부터의 다른 신호라인들의 도해설명은 편의상 생략한다.
그와 동시에, 메모리 억세스 타이밍 콘트롤러 60으로부터 제어신호에 응답하여 판독 및 기록 콘트럴러 64는 제5c, 5f 및 5i도에 보인 판독 타이밍 신호들의 고레벨 기간들동안 단자 64를 통하여 RAM 22에 기록가능 신호를 공급한다. 그밖에 판독 및 기록 콘트롤러 64는 제5l도에 보인 판독 및 기록 타이밍 신호의 고레벨기간동안 단자 64를 통해 RAM 22에 기록 가능신호(CPU 20으로부터 기록동작을 수행할시) 또는 판독 가능신호(CPU 20으로부터 판독동작을 수행할시)를 공급한다.
판독 및 기록 스위칭회로 67은 판독 및 기록 콘트롤러 64로부터 제어신호에 응답하여 판독 타이밍 신호를 생성시킬 시에 부유모드로 세트된다. RAM 22로부터 독출되고 또한 단자 68을 통해 얻어진 화상데이타는 버퍼 69에 공급된다. CPU 20으로부터 기록동작을 수행할 시에 전송테이블 57내의 화상데이타는 판독 및 기록 타이밍 신호의 고레벨기간동안 돗트 클록신호의 매 1주기동안 전송제어회로 63에 순차공급된다. 전송제어회로 63은 화상데이타를 선택하여 판독 및 기록 스위칭회로 67에 그 선택된 화상데이타를 공급한다. 판독 및 기록 스위칭회로 67은 판독 및 기록 콘트롤러 61로부터 제어신호에 응답하여 기록모드에 세트되며 또한 화상데이타는 단자 68을 통하여 RAM 22에 공급된다.
그에 따라 수평주사기간 동안조차 CPU 20으로부터의 화상데이타는 RAM 22로 순차 기입된다. 마찬가지로, CPU 20으로부터 판독동작을 수행할 시에, 판독 및 기록 타이밍 신호의 고레벨기간동안 돗트 클록신호의 매 1주기동안 RAM 22로부터 독출된 화상데이타는 단자 68을 통하여 판독 및 기록 스위칭회로 67에 공급된다. 판독 및 기록 스위칭회뢰 67은 판독 및 기록 콘트롤러 61로부터의 제어신호에 응답하여 판독모드에 세트되며 도한 화상데이타는 전송제어회로 63에 공급된다. 전송제어회로 63은 화상데이타를 선택하며 또한 그 선택된 화상데이타는 전송테이블 57에 공급되어 그내에 기억된다.
그러므로, 수평주사기간 동안조차 표시화상데이타와 상이한 화상데이타를 독출하는 것이 가능하다. 전송테이블 57내에 기억된 화상데이타는 CPU 20으로부터의 지령에 따라 데이터버스 52와 단자 53을 통하여 CPU 20에 공급된다. 전송어들의 수와 동일한 화상데이타의 어수가 RAM 22내에 기입되거나 그로부터 독출될 때 메모리 억세스 타이밍 콘트롤러 60은 판독 및 기록 타이밍 신호를 저레벨로 강제로 세트시킨다. 결과적으로, CPU 20으로부터의 RAM 22에 대한 기록 또는 판독 동작이 정지된다. CPU 20은 억세스 요청이 발생될 시에 RAM 22에 대한 기입 어드레스와 기입화상데이타 또는 독출 어드레스를 CRT 콘트롤러 21에 공급하며 또한 그후 다른 처리들을 수행할 수 있다.
그러므로, CPU 20의 처리효율이 종래 시스템에 비해 개선된다. 그밖에, 기록 및 판독동작들은 CPU 20이 수평주사기간내에 RAM 22에 대한 기록 및 판독동작들을 수행하기 때문에 고속으로 수행될 수 있다. 따라서, CRT 콘트롤러 21과 RAM 22간의 데이터버스와 어드레스버스의 이용효율이 종래 시스템에 비해 개선된다. 또한, 화상표시 시스템의 구성은 CPU 20과 CRT 콘트롤러 23으로부터 어드레스들간의 어드레스 다중화를 수행하기 위해 멀티플렉서 회로등을 사용할 필요가 없다.
제5c, 5f 및 5i도에 보인 판독 타이밍 신호들은 수평 소거기간과 수직소거기간동안 생성되지 않으나 판독 및 기록 타이밍 신호가 생성된다. 이러한 이유 때문에, 종래의 시스템의 경우에서와 마찬가지로 CPU 20으로부터 RAM 22를 억세스시키는 것도 물론 가능하다.
제7도는 제4도에 보인 개통 시스템의 또다른 요부의 일실시예를 나타낸다. 제7도에서, 제4도내의 부분들과 동일한 부분은 동일 참조번호로 지시되며 또한 그에 대한 설명은 생략한다. 제7도에서 수평카운터 41은 단자 100으로부터 제8a도에 보인 돗트 클록신호 a의 펄스들을 계수하며 또한 수평계수기 41내의 계수값은 수평콘트롤러 42에 공급된다. 전술한 바와같이, 돗트 클록신호 a는 제4도에 보인 클록발생회로 40으로부터의 얻어지며, 또한 그밖에 두 돗트들은 돗트 클록신호 a의 1주기내의 CRT 23상에 표시된다.
수평 콘트롤러 42는 그로부터 계수된 값이 1수평주사기간에 대응하는 값이 될 때 수평소거신호를 생성하며 또한 이 수평소거신호는 수평 계수기 41을 소거시키도록 수평카운터 41의 소거단자 CLR에 공급된다. 수평 콘트롤러 42는 또한 제1표시모드동안 제8b, 8c, 8d 및 8e도에 각각 보인 타이밍 신호들 b, c, d 및 e를 생성시킨다. 타이밍 신호 b는 패턴 어드레스의 출력을 지령하며, 또한 매 8클록주기마다 수평표시기간동안 생성된다.
타이밍 신호 b는 1클록주기의 펄스폭을 갖는다. 타이밍 신호 c는 색어드레스의 출력을 지령한다. 타이밍 신호 c는 타이밍 신호 b내의 강하후 1클록주기분 상승하며 또한 두 클록주기들의 펄스폭을 갖는다. 타이밍신호 b는 속성 어드레스의 출력을 지령한다. 타이밍 신호 d는 수평소거기간동안 저레벨을 가지며 또한 수평소거기간동안 고레벨로 상승하며 또한 34클록주기들의 펄스폭을 갖는다. 타이밍 신호 e는 타이밍 신호 b와 동일하며, 패턴, 색 및 속성 데이터를 출력시키는 것을 지령한다.
수평 콘트롤러 42는 또한 매 1수평주사기간마다 1펄스를 생성시키며 또한 수평 콘트롤러 42의 출력펄스들이 단자 101을 통하여 제4도에 보인 동기신호발생회로 45에 공급된다. 수평 콘트롤러 42로부터의 수평소거 신호는 또한 수직 카운터 43에 공급되며 또한 수직 카운터 43은 수평소거신호를 계수한다.
수직카운터 43내의 계수된 값은 수직 콘트롤러 44에 공급된다. 수직 콘트롤러 44는 계수된 값이 1수직주사기간에 대응하는 값이 될때 수직소거신호를 생성시킨다. 이 수직소거신호는 수직카운터 43의 소거단자 CLR에 공급되며 또한 수직카운터 43을 소거해준다. 그밖에 수직 콘트롤러 44는 매 1수직주사기간동안 1펄스를 생성시키며 수직 콘트롤러 44의 출력 펄스들은 단자 102를 통하여 동기신호 발생회로 45에 공급된다.
수평소거신호는 또한 메모리 억세스 타이밍 콘트롤러 60내의 라스터 카운터(raster counter) 103에 공급된다. 라스터 카운터 103은 수평소거신호를 계수하여 또한 라스터 카운터 103내의 계수된 값은 메모리 억세스 타이밍 콘트롤러 60내의 라스터 디코오더 104에 공급된다. 라스터 디코오더 104는 라스터 카운터 103으로부터의 계수값이 제1표시모드에서 "3"인 시간기간동안 고레벨을 갖는 게이트 신호를 생성하며 또한 출력 게이트 신호는 메모리 억세스 타이밍 콘트롤러 60내의 2-입력 AND 회로 105에 공급된다. 라스터 디코오더 104는 라스터 카운터 103으로부터의 계수값이 "4"가 될 때 라스터 소거신호를 생상하며 또한 이 라스터 소거신호는 라스터 카운터 103의 소거단자 CLR1에 공급된다. 다른 한편 수직소거신호는 라스터 카운터 103의 소거단자 CLR2에 공급된다. 그러므로, 라스터 카운터 103은 수직주사의 시작직전에 "0"으로 소거되며, 그후 매 4수평주사기간들마다 "0"으로 소거된다.
수평 콘트롤러 42로부터의 타이밍 신호 d는 ADN 회로 105의 다른 입력단자에 공급된다. 제1표시모드에서, AND 회로 105는 라스터 카운터 103내의 계수된 값이 "3"일때 표시블록내의 마지막 4번째 라스터의 표시직후 수평소거기간동안 타이밍 신호 d를 얻으며 또한 AND 회로 105의 출력은 타이밍 신호 f로서 출력된다.
수평 콘트롤러 42으로부터의 타이밍 신호 b는 내부 레지스터 56내의 패턴 시작 어드레스 레지스터 106에 그리고 버퍼 69내의 패턴 버퍼 69a에 공급된다. 수평 콘트롤러 42로부터의 타이밍 신호 c는 내부 레지스터 56내의 색시작 어드레스 레스스터 107에 그리고 버퍼 69내의 색버퍼 69b에 공급된다. 그밖에, 수평 콘트롤러 42로부터의 타이밍 신호 e는 버퍼 69내의 패턴 버퍼 69a, 색버퍼 69b 및 속성버퍼 69c에 공급된다. 메모리 억세스 타이밍 콘트롤러 60내의 AND 회로 105로부터의 타이밍 신호 f는 내부 레지스터 56내의 속성 시작 어드레스 레지스터 108에 그리고 버퍼 69내의 속성버퍼 69c에 공급된다. 내부 레지스터 56내의 시작 어드레스 레지스터들 106, 107 및 108내에 기억된 시작 어드레스들은 각 타이밍 신호들 b, c와 f가 상승할 때 어드레스 카운터와 리미터 62내의 어드레스 카운터 86내로 로드된다. 또한 어드레스 카운터 86내의 어드레스들은 각 타이밍 신호들 b,c 및 f가 강하할 때 세이브된다. 어드레스 카운터 86은 단자 111로부터 돗트 클록신호 a에 응답하여 어드레스를 증분시키며 또한 어드레스 카운터 86의 출력 어드레스는 그 어드레스 양식을 RAM 22를 억세스시키기에 적합한 적합한 어드레스 양식으로 변환시키도록 단자 87을 통해 제4도에 보인 어드레스 콘트롤러 65에 공급된다.
예를들어 RAM 22는 시작 어드레스에 따라 세트되는 약 7K 바이트 패턴 데이터 영역, 약 0.35K 바이트의 색 데이터 영역, 약 0.35K 바이트의 속성영역을 포함한다. 2-바이트(16-비트)데이터는 1억세스 어드레스에 응답하여 RAM 22내로 기입 또는 그로부터 독출된다.
어드레스 카운터 86의 출력 어드레스에 의한 RAM 22로부터 독출된 패턴 데이터, 색 데이터 및 속성 데이터는 단자 68과 데이터버스 113을 통하여 패턴 버퍼 69a, 색버퍼 69b 및 속성버퍼 69c에 각각 공급된다. 패턴버퍼 69a는 타이밍 신호 b의 고레벨기간동안 수식된 4표시 블록들에 달하는 2-바이트 패턴 데이터를 랫치시키며 또한 타이밍 시놓 e의 고레벨기간동안 단자 114a를 통해 제4도에 보인 동작 및 제어회로 46에 랫치된 패턴 데이터를 공급한다. 색버퍼 69b는 타이밍 신호 c의 고레벨기간동안 수신된 4표시블록들에 달 하는 4바이트 색 데이터를 1클록주기마다 2바이트씩 랫치하고 또한 타이밍 신호 e의 고레벨주기동안 단자 114b를 통해 동작과 제어회로 46에 그 랫치된 색 데이터로 공급한다. 속성버퍼 69c는 타이밍 신호 f의 고레벨기간동안 수시된 68표시블록들에 달하는 68-바이트 속성 데이터를 랫치하며 또한 타이밍 신호 e의 고레벨 기간동안 단자 114c를 통해 동작과 제어회로 46에 랫치된 속성 데이터의 1바이트를 공급한다.
돗트 클록신호 a의 1주기는 약 350nsec이며, RAM 22의 메모리 사이클은 약 350nsec이다. 그밖에, CRT 23상의 1수평 표시기간은 136클록주기들이며, 수평소거기간은 46클록주기들이고, CRT 23상의 1수직표시기간은 204수평주사기간들이며, 또한 수직소거기간은 58수평주사기간들이다.
제1표시모드에서, 1수평표시기간동안 RAM 22로부터 34바이트의 패턴데이타, 68바이트의 색 데이터 그리고 68바이트의 속성 데이타 구성되는 총 170바이트를 독출할 필요가 있다. 또한 스무싱(smoothing)을 행하려고 할 경우에, 총 204바이트들이 필요하다. 이러한 이유 때문에 데이터의 1바이트(8비트)가 1억세스 어드레스에 응답하여 RAM 22내로 기입 또는 그로부터 독출될 때 182클록주기들로 세트된 1수평 주사기간으로서 스무싱을 수행하는 것은 불가능하다. 따라서, 본 실시예에서 데이터의 2바이트(16비트들)은 1억세스 어드레스에 응답하여 RAM 22내로 기입 또는 독출된다.
136클록주기들에 달하는 수평 표기기간동안 34바이트의 패턴 데이터는 17클록주기들에서 독출되며, 68바이트들의 색데이타는 34클록주기들내에서 독출되며 또한 속성 데이터는 수평 소거기간동안 독출되다. 그러므로, 수평 표시기간이내의 나지머 85클록주기들은 CPU 20내에서 다른 처리들을 수행하기 위해 사용될 수 있다.
전술한 비데오 신호와 다른 비데오 신호를 발생시키기 위하여 제8c도에 보인 타이밍 신호 c내의 강하로부터 제8b도에 보인 타이밍 신호 b내의 그다음 상승까지 4클록주기들동안 RAM 22로부터 상이한 화상 데이터를 독출시키는 것이 가능하다. 이러한 경우에, 두개의 상이한 비데오 신호들에 의해 나타낸 두 종류의 화면들중 어느 하나를 스위치 및 표시하는 것이 가능하다.
속성 데이터가 매라인마다 RAM 22로부터 독출된다고 가정할 때 제1표시모드에서 1화면에 대해서 13872(=68X204) 바이트의 속성 데이터를 독출하는 것이 필요하다. 그러나, 본 실시예에 의하면, 속성 데이터는 매 4라인마다 수평소거기간동안 독출되며 또한 1화면에 대해서 단지 3648바이트의 속성 데이터를 독출하는 것이 필요하다.
결과적으로, 억세는 RAM 22에 대해 1734번 행하며, 억세스 횟수는 속성 데이터가 매라인마다 독출될 때의 억세스 횟수의 25%만 행해진다.
CPU 20으로부터 RAM 22내로 화상데이타를 기록할 시에, CPU 20으로부터 출력된 전송어들의 수와 기입 어드레스와 같은 정보는 데이터버스 52를 통해 내부 레지스터 56으로 공급되며 또한 내부 레지스터 56내의 판독 어드레스 레지스터내에 기억된다. 기입화상데이타는 데이터버스 52를 통해 전송테이블 57에 공급되어 그에 기억된다. 또한 기입 또는 독출 동작의 시작(즉, 억세스의 시작)을 나타내는 트리거 신호는 데이터 버스52를 통해 CPU 20으로부터 내부 레지스터 56으로 공급되어 내부 레지스터 56내에 기억된다.
트리거 신호에 응답하여 메모리 억세스 타이밍 콘트롤러 60은 모든 타이밍 신호들 b,c 및 f가 저레벨들을 가질 때 고레벨을 갖는 기입 타이밍 신호를 발생시킨다. 내부 레지스터 56내의 판독 어드레스 레지스터내의 어드레스는 기록 타이밍 신호의 고레벨기간동안 어드레스 카운터 86내로 로드되며 또한 로드된 어드레스는 클록주기로서 증분된다. 어드레스 카운터 86으로부터 얻은 기입 어드레스는 단자 87, 어드레스 콘트롤러 65 그리고 단자 66을 통해 RAM 22에 공급된다.
그와 동시에 메모리 억세스 타이밍 콘트롤러 60으로부터의 제어신호에 응답하여, 판독 및 기록 콘트롤러 61은 단자 64를 통해 RAM 22에 기록가능 신호를 공급한다. 그밖에 전송테이블 57내의 화상데이타는 기록 타이밍 신호의 고레벨기간동안 매클록주기마다 전송제어횔 63에 연속적으로 공급된다. 전송제어회로 63은 화상데이타를 선택하며 또한 판독 및 기록 스위칭회로 67에 그 선택된 화상데이타를 공급한다. 판독 및 기록 스위칭회로 67은 판독 및 기록 콘트롤러 61로부터 제어신호에 응답하여 기록 모드에 세트되고 또한 화상데이타는 단자 68을 통해 RAM 22에 공급된다.
따라서, 수평표시기간 동안조차 CPU 20으로부터 RAM 22내로 화상데이타를 연속적을 기록하는 것이 가능하다. 그다음, RAM 22의 초기화에 대해 설명한다. RAM 22를 초기화하기 위한 초기과 화상데이타는 제2도에 보인 CRT 콘트롤러 21내에 유지된다. RAM 22를 초기화할 때 CRT 콘트롤러의 21은 표시를 수행할 목적으로 RAM 22를 억세스시키는 대신에 RAM 22내로 화상데이타를 기록하고 또한 초기화 화상데이타는 R.G.B의 원색신호를 변환되어 CRT 23상에 표시된다.
CPU 20으로부터 출력된 초기화 화상데이타 즉, 초기화 패턴 데이터, 색 데이터 그리고 속성 데이터는 단자 53과 데이터버스 52를 통하여 내부 레지스터 56에 공급되어 내부 레지스터 56내에 기억된다. 그밖에, 초기화 동작의 시작을 나타내는 트리거 신호는 CPU 20으로부터 얻어지며 또한 단자 53과 데이터버스 52를 통하여 내부 레지스터 56에 공급된다. 내부 레지스터 56은 또한 이 트리거 신호를 기억한다.
내부 레지스터 56으로부터 출력된 트리거 신호가 메모리 억세스 타이밍 콘트롤러 60에 공급될 때 메모리 억세스 타이밍 콘트롤러 60은 판독 및 기록 콘트롤러 61에 그리고 전송제어회로 63에 제어신호를 공급한다.
전송제어회로 63은 내부 레지스터 56으로부터 초기화 화상데이타를 얻으며 또한 메모리 억세스 타이밍 콘트롤러 60으로부터 제어신호에 응답하여 판독 및 기록 스위칭회로 67에 초기화 화상데이타를 공급한다. 그와동시에, 판독 및 기록 콘트롤러 61은 메모리 억세스 타이밍 콘트롤러 60으로부터 제어신호에 응답하여 단자 64를 통하여 RAM 22에 기록가능신호를 공급한다. 그밖에 판독 및 기록 스위칭회로 67은 판독 및 기록 콘트롤러 61로부터 제어신호에 응답하여 기록모드로 세트되며 또한 전송제어회로 63내에 선택된 초기화 화상데이타는 단자 68을 통해 RAM 22에 또한 버퍼 69에 공급된다.
어드레스 카운터와 리미터 62는 트리거 신호가 표시화상데이타의 독출기간내에서 수신될 때조차 어드레스를 계속발생시킨다. 다른 한편 트리거 신호가 비독출기간내에 수신될 때 어드레스 카운터와 리미터 62는 표시화상데이타의 독출의 경우에서와 마찬가지로 수평주사기간이 도달될 때 메모리 억세스 타이밍 콘트롤러 60으로부터 제어신호에 응답하여 RAM 22를 억세스시키기 위한 어드레스를 발생시킨다. 어드레스 카운터와 리미터 62로부터 발생된 어드레스는 어드레스 콘트롤러 65내에서 RAM 22를 억세스시키기에 적합한 어드레스 형식으로 변환되어 단자 66를 통하여 RAM 22에 공급된다.
그에 따라, 트리거 신호가 수신될 때 RAM 22내에 기억된 1화면에 달하는 화상데이타는 판독 및 기록 콘트롤러 61이 기록 가능신호를 발생시킬 때 어떤 시점으로부터 1수직 주사기간내에 초기화 화상데이타내로 모두 기록된다. 그와 동시에, 버퍼 69내에 기록된 초기화 화상데이타 즉, 패턴데이타, 색 데이터 및 속성 데이터는 동작 및 제어회로 46내의 동작에 지배되며 또한 돗트들의 유니트들로 색 데이터로 처리된다. 색데이타는 조사 테이블들 58, 59a 및 59b중 하나의 사용에 의해 12-비트 원색 데이터로 변환된다. 원색 데이터는 D/A 변환기 71내의 R.G.B의 초기화 원색 신호들로 변환되고 또한 단자 73을 통하여 CRT 23에 공급된다. 다시말하여, 트리거 신호가 수신될 때 CRT 23은 초기화 화상데이타에 의해 나타내는 화면을 표시하며 또한 그 표시된 화면은 모두 백색화면과 같은 예정된 화면으로 변동된다.
그러므로, RAM 22를 초기화할 시에, CPU 20은 간단히 CRT 콘트롤러 21에 초기화 화상데이타와 트리거 신호를 공급하는 것이 필요하다. CRT 콘트롤러 21이 RAM 22를 초기화하는 1수직주사기간동안 CPU 20은 다른 처리들을 수행하므로 CPU 20의 처리 효율이 종래의 시스템에 비해 개선된다.
RAM 22의 초기화동안, CRT 콘트롤러 21내의 어드레스 카운터와 리미터 62는 RAM 22로부터 표시화상데이타의 독출동안 수행되는 것과 동작을 수행하며 또한 판독 및 기록 콘트롤러 61의 출력만이 기록가능 신호를 독출하는 동안 판독가능 신호로부터 변동한다. 그러므로 CRT 콘트롤러 21의 제어는 간단하다.
제9도는 RAM의 초기화 동작을 설명하기 위해 본 발명에 의한 CRT 콘트롤러가 적용된 화상표시 시스템의 요부를 나타낸다. 제9도에서, 제4도의 대응부분과 동일한 부분들은 동일참조번호로 표시되며 그의 설명은 생략한다. 내부 레지스터 56은 초기화 화상데이타의 패턴, 색 및 속성 데이터를 독립적으로 기억하기 위한 3개의 레지스터들 120, 121 및 122를 포함한다. 내부 레지스터 56으로부터 초기화 화상데이타는 전송제어회로 63를 통하여 3상태회로 124에 공급된다. 3상태회로 124는 제4도에 보인 판독 및 기록 스위칭회로 67을 구성하며 또한 그의 판독 및 기록 모드는 판독 및 기록 콘트롤러 61로부터 제어신호에 응답하여 제어된다.
초기화동작동안, 초기화 화상데이타는 기록모드에서 RAM 22에 공급되며 또한 초기화 화상데이타는 버퍼 69내의 랫치회로 125에 동시에 공급된다. 이 랫치회로 125는 단자 126을 통해 메모리 억세스 타이밍 콘트롤러 60으로부터 클록신호 CLK를 공급받는다. 어드레스 콘트럴러 65로부터의 어드레스는 RAM 22에 공급된다. 그러므로, 3상태회로 124가 초기화 동작중 기록모드로 세트될 때 랫치회로 125는 초기화 화상데이타를 랫치시키며 또한 단자 129를 통해 버퍼 69의 다른 부분들에 초기화 화상데이타를 공급하므로 RAM 22에 기입되는 초기화 화상데이타는 CRT 23상에 동시에 표시된다.
제10a 및 10b도는 단자 126에 공급되는 클록신호 CLK와 RAM 22에 공급되는 어드레스를 각각 나타낸다. 여기서 제10b도에서 RD와 WT는 독출 어드레스와 기입 어드레스를 각각 나타낸다. 스태틱 RAM이 RAM 22용으로 사용될 경우에, 판독 및 기록 콘트롤러 61은 RAM 22에 제10c도에 보인 기록가능신호 W와 제10d도에 보인 판독가능신호 R를 공급한다. 다른 한편 다이나믹 RAM이 RAM 22용으로 사용될 경우에 제10e도에 보인 판독 및 기록 가능신호 R/W는 RAM 22에 공급된다. 그러므로 화상데이타는 제10f도에 보인 타이밍으로 RAM 22로부터 독출되며 또한 제10g도에 보인 타이밍으로 RAM 22내로 기입된다.
또한 본 발명은 이 실시예들로 제한되지 않으며 또한 본 발명의 이탈되지 않는 범위내에서 수정변경 가능하다.

Claims (6)

  1. CPU와 메모리간의 어드레스와 데이터 전송을 제어하고 또한 CRT상의 표기슬 제어하기 위한 CRT 콘트롤러에 있어서, 표시모드에 따라 예정된 주기를 갖는 표시 타이밍 신호를 수평주사기간동안 생싱시키기 위한 제1타이밍 신호 생성수단(31)과, 화상데이타를 기억시키는 상기 메모리를 연속적으로 억세스시키기 위해 상기 표시 타이밍 신호에 응답하여 어드레스를 발생시키기 위한 어드레스 발생 수단(32)과, 상기 CPU(20)로부터 공급되는 적어도 기입화상데이타와 독출 어드레스의 어느 하나와 기입 어드레스를 유지시키기 위한 유지수단(33)과, 기입/독출 동작의 개시를 지지하는 트리거 신호를 CPU(20)로부터 공급받아 상기 제1타이밍 신호 생성수단(31)에 의해서 표시 타이밍 신호가 생성되지 않을 때에 기입/독출 타이밍 신호를 생성시키는 제2타이밍 신호 발생수단(24)과, 그리고 상기 메모리에 대한 기록 및 판독 동작을 수행하도록 상기 기록 및 판독 타이밍 신호에 응답하는 상기 유지수단(33)내에 유지된 기입 어드레스와 기입화상데이타 또는 독출 어드레스를 상기 메모리에 선택적으로 공급하기 위한 스위칭 수단(35)을 포함하는 것이 특징인 CRT콘트롤러.
  2. 제1항에서, 상기 유지수단(33)은 상기 메모리와 상기 CPU로부터 공급되는 상기 메모리의 억세스 어드레스를 초기화하기 위해 화상데이타를 초기화하는 적어도 트리거 신호를 기억시키기 위한 내부 레지스터(56)와, 상기 CPU로부터 공급되는 기입화상데이타와 상기 CPU에 공급될 상기 메모리로부터 독출된 화상데이타를 기억시키기 위한 전송 테이블(57)을 포함하는 것이 특징인 CRT콘트롤러.
  3. 제2항에서, 상기 화상데이타는 화상데이타의 패턴을 나타내는 패턴데이타, 화상데이타의 포그라운드 및 백그라운드 색들을 나타내는 색 데이터 및 화상데이타의 속성을 나타내는 속성 데이터를 포함하며, 상기 내부 레지스터(36)는 상기 패턴데이타, 상기 색 데이터 및 상기 속성 데이터를 독립적으로 기억시키기 위한 레지스터들(106)(107)(108)을 포함하는 것이 특징인 CRT콘트롤러.
  4. 제3항에서, 상기 어드레스 발생수단(32)은 상기 수평표시기간내의 수평소거기간과 예정된 시간기간이 상기 패턴 데이터, 상기 색 데이터 및 상기 속성 데이터를 독출하기 위해 사용되지 않는 동안에 상기 색 데이터 및/또는 상기 속성 데이터가 독출되도록 수평표시기간동안 상기 메모리로부터 상기 패턴데이타, 상기 색 데이터 및 상기 속성 데이터를 시분할 독출하기 위한 어드레스들을 발생시키는 것이 특징인 CRT콘트롤러.
  5. 제1항에서, 상기 트리거 신호는 또한 상기 메모리의 내용들이 초기화되는 초기화동작의 시작을 지시하며, 상기 유지수단(33)은 또한 상기 CPU(20)로부터 공급되는 상기 메모리를 초기화하기 위한 초기화 화상데이타를 유지하는 것이 특징인 CRT콘트롤러.
  6. 제5항에서, 상기 제2타이밍 신호 생성수단(34)은 상기 CPU(20)로부터 상기 유지수단(33)을 통해 상기 스위칭 수단(35)에 의해 수딘되는 초기화 화상데이타가 상기 메모리(22)에 기이되고 또한 상기 CRT(23)상에 동시에 표시하기 위해 상기 변환수단(36)에 공급되도록 초기화 동작의 시작을 지시하는 상기 트리거 신호에 응답하여 기록타이밍 신호를 생성시키는 것이 특징은 CRT콘트롤러.
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