JP2609628B2 - メモリアドレス制御装置 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は画像メモリのアドレスを制御するアドレス
制御回路に関する。

（従来の技術） 近年、メモリ応用製品の開発が盛んに行われている。
これに伴い、メモリ読出し・書込みタイミングやアドレ
スの制御に於いても、First in First out、いわゆるFI
FOタイプのメモリを使う場合やメモリを遅延素子として
使う場合のような単純な制御ではなく、データの読出し
と書込みのレートを変化させたり、読出し・書込みアド
レスをランダムに設定するといった複雑な制御が行われ
るようになってきた。

ところで、画像メモリの読出し・書込みタイミングや
アドレスの制御は、従来、ほとんどCPUを使ったソフト
ウェアによって行われている。

しかし、このような構成では、アドレスの計算に時間
がかかるめ、CPUがアドレス制御に専有される時間が多
くなり、他の処理を行なうことができないという問題が
ある。特に、表示画面上の特定の領域を拡大・縮小する
ような場合は、アドレス計算が非常に長くなり、画像デ
ータの処理等がほとんどできなくなってしまう。

（発明が解決しようとする問題点） 以上述べたように、従来の画像メモリのアドレス制御
に於いては、CPUによってアドレスの計算を行なってい
るため、拡大・縮小表示のアドレス制御を行なう場合、
CPUがアドレス制御に長時間専有されてしまい、他の処
理を行なうことができないという問題があった。

そこで、この発明は、拡大・縮小表示時のアドレス制
御をハードウェアで可能とすることにより、CPUがアド
レス制御に専有される時間を大幅に短縮することができ
るメモリアドレス制御装置を提供することを目的とす
る。

［発明の構成］ （問題点を解決するための手段） 上記目的を達成するためにこの発明は、画像メモリの
アドレスを順次発生する手段を設け、この手段から出力
されるアドレスデータから一定の値を減算することによ
り、表示画面上の被拡大・縮小領域の中心位置で上記ア
ドレスデータが０となるようにした後、上記被拡大・縮
小領域の画像を表示する拡大・縮小領域で、上記減算出
力に対して、単位時間毎に加算されるアドレスの値を制
御し、さらに、上記拡大・縮小領域で、上記制御出力に
一定の値を加算することにより、上記拡大・縮小領域の
アドレスデータを得るようにしたものである。

（作用） 上記のような減算・加算処理と傾き制御処理によって
アドレスを求める構成によれば、装置のほとんどをハー
ドウェア化することができ、CPUは上記一定の値をセッ
トする等の簡単な処理を行なうだけでよいので、CPUが
アドレス制御に専有される時間を大幅に短縮することが
できる。

（実施例） 以下、図面を参照しながらこの発明の一実施例を詳細
に説明する。

第１図はこの発明の一実施例の構成を示す回路図であ
る。図示のメモリアドレス制御装置は、詳細は後述する
がサイクルスチル方式によって、画像メモリに画像デー
タを書込むための書込みアドレスデータと表示のために
画像メモリから画像データを読み出すための読出しアド
レスデータが交互に画像メモリに供給されるようになっ
ている。

まず、第１図の構成を簡単に説明する。図に於いて、
11は画像メモリである。この画像メモリ11は、ビットマ
ップ方式に従って、表示画面上の各画素に対応するアド
レスが規定されている。12は上記画像メモリ11の各水平
アドレスを指定するアドレスデータを順次出力する水平
アドレスカウンタである。この水平アドレスカウンタ12
は９ビットのカウンタであり、そのカウント出力のLSB
は、読出しモードと書込みモードの切換え用のモード指
定信号R/Wとして使われ、下位８ビットがアドレスデー
タとして使われる。また、水平アドレスカウンタ12は、
テレビジョン信号に含まれる水平同期信号に同期した水
平クロックHCKに同期してリセットされるとともに、シ
ステムクロックSCKをカウントすることにより、水平ア
ドレスデータを出力する。13は上記画像メモリ11の各垂
直アドレスを指定するアドレスデータを順次出力する垂
直アドレスカウンタである。この垂直アドレスカウンタ
12は、テレビジョン信号に含まれる垂直同期信号に同期
した垂直クロックVCKに同期してリセットされるととも
に、水平クロックHCKをカウントすることにより、垂直
アドレスデータを出力する。これらカウンタ12,13のカ
ウント出力は、詳細は後述するが、画像データの書込み
時は、そのまま、書込みアドレスデータとして使われ、
画像データの読出し時は、適宜、アドレス変換を受けて
読出しアドレスデータとして使われる。

14は各種データのセットを行なうCPUである。15〜18
はCPU14から出力されるアドレス変換用のデータを保持
するラッチ回路である。19〜22,27,28はデータを選択す
るためのセレクタである。23,24,29,30はアドレスデー
タを変換するための加算回路である。25,26はアドレス
データの傾きを1/2に設定するシフト回路である。な
お、アドレスデータの傾きは、単位時間に加算されるア
ドレスの値である。つまり、加算されるアドレスの値が
大きければ、傾きは大きくなり、加算されるアドレスの
値が小さければ、傾きは小さくなる。

31はセレクタ19〜22,27,28の選択動作を制御するため
の制御信号SCを出力するエリア制御部である。セレクタ
19〜22,27,28は、エリア制御部31からの制御信号SCがロ
ーレベルの場合は、Ｑ出力としてＡ入力を選択し、ハイ
レベルの場合はＢ入力を選択する。

次に、上記構成に於いて動作を説明する。

まず、第２図に示すようないわゆる虫めがね的に画像
を拡大表示する場合について説明する。

第２図に於いて、Ｅは表示画面である。図示の表示画
面Ｅは、水平方向Ｘ及び垂直方向Ｙのいずれも例えば25
6の画素からなる。R1は被拡大領域（以下、第１の領域
と記す）であり、R2はこの被拡大領域R1の画像が拡大表
示される領域（以下、第２の領域と記す）である。第１
の領域R1の水平領域HR1及び垂直領域VR1はいずれも129
番目の画素を中心とし、その前後に32の画素を有するよ
うに設定されている。第２の領域R2の水平領域HR2及び
垂直領域VR2はいずれも128番目の画素を中心とし、その
前後に64の画素を有するように設定されている。つま
り、第２の領域R2の中心は、第１の領域R1と同じで、面
積は４倍になっている。

このような虫めがね的拡大表示を行なう場合に於い
て、まず、水平アドレスのアドレス制御について説明す
る。

まず、水平アドレスカウンタ12のカウント出力が、第
２図の水平領域HR2の前にある水平領域HR3内の水平アド
レスを指定している場合について説明する。

この拡大表示に際して、CPU14はラッチ回路15〜18に1
0進で128なるデータをセットする。また、CPU14は、エ
リア制御部31に第２の領域R2を示すデータDRを与える。
このような初期設定が済むと、実際の書込み、読出しが
なされる。なお、書込みモードＷと読出しモードＲの切
換えは、水平アドレスカウンタ12のLSBから画像メモリ1
1及びエリア制御部31に与えられるモード切換え信号W/R
によってなされる。

では、実際の動作を順を追って説明する。まず、水平
方向の動作について説明する。水平領域HR3に於いて
は、エリア制御部31から出力される制御信号SCは、書込
みモードＷ、読出しモードＲに関係なくロウレベルにな
る。これにより、セレクタ19はＡ入力である“0"を選択
する。その結果、セレクタ19のＱ出力を水平アドレスカ
ウンタ12のカウント出力から減算する加算回路23から
は、カウンタ12のカウント出力がそのまま出力される。

また、制御信号SCがローレベルであるため、セレクタ
27は、Ａ入力である加算回路23の加算出力を選択する。
さらに、セレクタ21も“0"であるＡ入力を選択する。こ
れにより、セレクタ21,27のＱ出力を加算する加算回路2
9からは、水平アドレスカウンタ12のカウント出力がそ
のまま出力され、画像メモリ11に供給される。したがっ
て、画像メモリ11は水平アドレスカウンタ12のカウント
出力によってアドレッシングされる。

以上の様子を示すのが第３図である。図示の如く、制
御信号SCは、モード切換え信号W/Rに関係なくローレベ
ルにあり、画像メモリ11は書込みモードＷ、読出しモー
ドＲに関係なく、水平アドレスカウンタ12のカウント出
力に従ってアドレッシングされる。

以上の動作は、水平領域HR2に後に位置する水平領域H
R4に於いても、全く同じである。

次に、水平領域HR2に於ける動作を説明する。この場
合、書込みモードＷに於いては、制御信号SCがローレベ
ルに設定される。したがって、画像メモリ11は水平領域
HR3等と同様、水平アドレスカウンタ12のカウント出力
によってアドレッシングされる。

一方、読出しモードＲに於いては、制御信号SCがハイ
レベルに設定される。これにより、セレクタ19では、ラ
ッチ回路15のラッチデータであるＢ入力が選択され、こ
れが加算回路23に於いて、水平アドレスカウンタ12のカ
ウント出力から減算される。また、セレクタ27では、シ
フト回路25のシフト出力であるＢ入力が選択され、セレ
クタ21では、ラッチ回路17のラッチデータであるＢ入力
が選択される。これら選択出力は加算回路31で加算さ
れ、画像メモリ11に供給される。

なお、水平領域HR2の判定は、エリア制御部31が水平
アドレスカウンタ12のカウント出力とCPU14から与えら
れた第２の領域R2指定用のデータDRとを比較することに
より設定される。

以上の水平領域HR2での読出しモードＲに於けるアド
レス制御を、第４図を参照しながらさらに説明する。

まず、水平アドレスカウンタ12から出力される水平ア
ドレスデータは、第４図（ａ）に示すように、順次連続
的に変化する。このようなアドレスデータからラッチ回
路15のラッチデータを減算することにより、アドレスデ
ータは、第４図（ｂ）に示すように水平領域のHR2の両
端で不連続に変化する。この場合、ラッチデータは128
である。したがって、減算後のアドレスデータは、水平
領域HR1の中心位置である129番目の画素に対応する位置
でアンダーフロー状態となって“0"になる。このアドレ
スデータは、シフト回路25で１ビット下位にシフトされ
るとともに、最上位ビットにビットシフト前の最上位ビ
ットを挿入する処理がなされる。これにより、アドレス
データの傾きは第４図（ｃ）に示すように、1/2に設定
される。そして、この傾き1/2出力は水平領域HR2でセレ
クタ27により選択される。一方、このセレクタ27は、水
平領域HR2以外の水平領域HR3,HR4では加算回路23の出力
を選択する。したがって、セレクタ27の出力は、第４図
（ｃ）に示すように、加算回路23の加算出力の傾きを水
平領域HR2でだけ1/2にしたものとなる。この選択出力に
加算されるラッチ回路18のラッチデータは“128"であ
る。これにより、第２の領域R2の中心位置は、第４図
（ｄ）に示すように、目的とする129番目の画素位置に
設定される。

以上のアドレス制御により、水平領域HR2では水平領
域のHR1の画像が拡大表示される。水平領域HR2に於ける
読み出しアドレスと書込みアドレスの関係を第５図に示
す。

なお、垂直アドレスの制御は、水平アドレスの制御と
同じなので、説明を省略する。

以上は虫めがね的に拡大する場合を説明したが、ラッ
チ回路15,16にセットするデータとラッチ回路17,18にセ
ットするデータとを異ならせることにより、第１の表示
領域R1と第２の領域R2の中心位置をずらすことができる
ことは勿論である。つまり、第６図に示すような拡大表
示が可能である。このような拡大表示の一例として、第
７図に示すように、画面の一部、例えば、画面の１つの
コーナーに設定された第１の領域R1を画面全体に拡大表
示する場合について説明する。

この場合、次の２点を除けば、上述した虫めがね的拡
大表示と同じである。

（１）ラッチ回路15,16のラッチデータは64であり、ラ
ッチ回路17,19のラッチデータはこれとは異なる32であ
る。

（２）画面全体が第２の領域R2となるから、制御信号SC
は読出しモードＲでは、常に、ハイレベルに設定され
る。

このような処理を行なうことにより、水平アドレスは
第８図に示すように変換され、目的の拡大画像が得られ
る。

なお、上述した虫めがね的拡大表示に於いては、ラッ
チ回路15,16のラッチデータとラッチ回路17,18のラッチ
データとは同じなので、例えば、加算回路29,30に供給
するデータをラッチ回路15,16から得るようにしても良
い。

以上述べたようにこの実施例は、表示画面Ｅ上の第１
の領域R1を拡大表示するのに、画像メモリ11のアドレス
データを順次発生するカウンタ12,13を設け、このカウ
ンタ12,13から出力されるアドレスデータから一定の値
を減算することにより、第１の領域R1の中心位置で上記
アドレスデータが“0"となるようにした後、このアドレ
スデータの傾きを1/2に設定し、さらに、この傾き制御
出力に一定の値を加算することにより、第２の領域R2の
アドレスデータを得るようにしたものである。

このような減算・加算処理と傾き制御処理によってア
ドレスを求める構成によれば、装置のほとんどをハード
ウェア化することができ、CPU11はラッチ回路15〜18、
エリア制御部31にデータをセットするだけでよい。これ
により、CPU14がアドレス制御に専有される時間を大幅
に短縮することができるので、CPU14が他の処理を行な
う時間を充分確保することができる。また、アドレスの
算出をリアルタイムで行なうことができるので、高速の
拡大表示を行なうことができる。

さらに、この実施例では、アドレスの傾きを制御する
際、予め第１の領域R1の中心位置で、アドレスデータが
“0"に成るように設定しているので、シフト回路25,26
を第９図に示すような簡単な構成で実現することができ
る。

以上この発明の一実施例を詳細に説明したがが、この
発明はこのような実施例に限定されるものではない。

例えば、先の実施例では、４倍に拡大表示する場合を
説明したが、シフト回路25,26のシフト量を適宜設定す
ることにより、これ以外の拡大表示を行なうことができ
ることは勿論である。

また、先の実施例では、拡大表示を行なう場合を説明
したが、この発明は縮小表示にも適用可能なことは勿論
である。これは、例えば、シフト回路25,26でのビット
シフトを上位に向かって行なうようにすればよい。

この他にも、発明の要旨を逸脱しない範囲で種々様々
変形実施可能なことは勿論である。

［発明の効果］ 以上述べたようにこの発明によれば、ハードウェアに
より容易にアドレス制御を行なうことができ、CPUがア
ドレス制御に専有される時間を大幅に短縮することが可
能である。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示す回路図、第２
図は拡大表示の一例を示す図、第３図は第１図の動作を
説明するためのタイミングチャート、第４図は同じくア
ドレス制御を示す図、第５図は同じく動作を説明するた
めのタイミングチャート、第６図は拡大表示の他の例を
示す図、第７図は拡大表示のさらに他の例を示す図、第
８図は第７図の拡大表示に於けるアドレス制御を示す
図、第９図は第１図に示すシフト回路25,26の構成を示
す回路図である。 11……画像メモリ、12……水平アドレスカウンタ、13…
…垂直アドレスカウンタ、14……CPU、15〜18……ラッ
チ回路、19〜22,27,28……セレクタ、23,24,29,30……
加算回路、25,26……シフト回路、31……エリア制御
部。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】表示画面上の第１の領域の画像を第２の領
   域に表示するためのアドレスデータを出力するメモリア
   ドレス制御装置に於いて、 ビットマップ方式に従って表示画面上の各画素に対応す
   るアドレスが規定される画像メモリと、 この画像メモリのアドレスを順次指定するアドレスデー
   タを発生するアドレスデータ発生手段と、 上記アドレスデータ発生手段の出力アドレスデータから
   一定の値を減算することにより、アドレスの値を上記第
   １の領域の中心位置で“0"となるように変換する減算手
   段と、 上記第２の領域で、上記減算手段の出力に対して、単位
   時間毎に加算されるアドレスの値を制御するアドレス制
   御手段と、 上記第２の領域で、上記アドレス制御手段によって単位
   時間毎に加算されるアドレスの値を制御されたアドレス
   データに一定の値を加算することにより、このアドレス
   データを上記第２の領域のアドレスデータに変換する加
   算手段とを具備するように構成されたことを特徴とする
   メモリアドレス制御装置。