JPS62153893A

JPS62153893A - 文字図形表示装置

Info

Publication number: JPS62153893A
Application number: JP60292613A
Authority: JP
Inventors: 紀夫田中; 芝崎　信雄; 浩之坂井; 晃洋桂
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-12-27
Filing date: 1985-12-27
Publication date: 1987-07-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、表示画面上に文字や図形を表示する装置に係
り、特に同一画面上を複数の領域に分割して表示するシ
ステムに関するものである。

〔従来技術〕

まず１本発明の対象となる表示装置の構成を第２図によ
り説明する。ＣＰＵＩは、パスライン２を通して表示メ
モリ３に、表示データを書込む。表示制御装置（ＣＲＴ
Ｃと称す）４はＣＰＵＩにより表示メモリ３の表示アド
レスＭＡを出力するためのパラメータを書込まれ、その
値に従って、ＣＲＴ５に表示メモリ３の内容を表示する
ための制御を実行する。ＣＲＴＣ４にはドツトクロック
発生回路６により発生する表示ドツトクロック７を分周
回路８で分周したキャラクタクロック９が供給される。

ＣＲＴＣ４はこのキャラクタクロック９に同期して表示
制御を行う。なお、ＣＲＴＣの具体例については、日立
・半導体データブック（昭和５９年度版）のＨＤ６８４
５の説明、特に４４６頁の図６を参照されたい。又１本
出願人による特公昭６０−３７４７７号公報を参照され
たい。ＣＲＴＣ４の主な機能は表示メモリ３に、表示の
ためのアドレスを供給することと、ＣＲＴ５に同期信号
１０を与えることである。ＣＲＴＣ４から出力されたメ
モリアドレス１１は、ＣＰＵＩより与えられるアドレス
とマルチプレクサ１２を介して、表示メモリ３に入力さ
れる。入力されたアドレスに従って表示メモリ３の内容
がドツトシフタ１３に出力される。ドツトシフタ１３は
ドックロック７によりドツト単位で１ビツトづつ出力さ
れＣＲＴＳ上に出力するビデオデータとなる。このよう
な基本的な表示システムにおいて従来は、表示画面を複
数の領域に分割し、各領域に表示メモリの任意の領域の
内容を表示させる手段として、特開昭６０−２３８９１
号、特開昭６０−１７４８６号に記載するように、一つ
の表示アドレス発生手段しか持たない構成となっていた
。

〔発明が解決しようとする問題点〕

上記従来技術は、特開昭６０−２３８９１号公報におい
ては、表示データを格納する表示メモリが、各ページ毎
に一画面分必要となり、表示装置の中でも価格の高い表
示メモリをさらに大量に使用することから、装置全体の
価格の上昇という問題があった。また特開昭６０−１７
４８６号公報においては、表示アドレス発生手段の出力
をアドレス変換回路を通して１表示メモリに供給するこ
とから、アドレス変換回路の遅延時間が問題となり、高
速の論理回路を必要とするものであった。

本発明の目的は、大量の表示メモリや、高速のアドレス
変換回路を用いずに、画面上を複数の領域に優先度をも
たせて分割表示させることにある。

ｃ問題点を解決するための手段〕上記目的を達成するため、本発明においては。

表示アドレス発生手段を複数個設け、各々の表示アドレ
ス発生手段のアドレス発生タイミングを同期化させ、さ
らに、これらの複数の表示アドレスの中から優先度をつ
けて、１つを選択し、この選択された出力を表示メモリ
のアドレス信号として供給することにより達成する。

あるいは、これら複数の表示アドレス発生手段の出力の
優先度をあらかじめ定めておくとともに、該表示アドレ
ス発生手段の各々に対応したウィンドウ発生手段の表示
制御タイミングに関するパラメータを外部よりダイナミ
ックに設定することにより達成する。

〔作用〕

複数の表示アドレス発生手段は、表示制御のための水平
、垂直同期信号により同期化され、同一のタイミングで
表示アドレスを発生する。

そのアドレス値は各表示アドレス発生手段ごとに独立に
設定でき、同一タイミングで異なる表示アドレスを周期
的に出力する。この複数の表示アドレスは表示選択回路
に入力される。この表示選択回路はあらかじめ定められ
た優先順位に従って複数の表示アドレスの中から１つを
選び出す。この選択の優先度１選択位置などをプログラ
マブルにすることにより、表示画面を複数の領域に分割
し、画面分割やマルチウィンドウなどの機能が実現でき
る。又、表示画面上の表示優先度に従って、各表示アド
レス発生手段に付随したウィンドウ発生手段からの表示
タイミングを決定するためのパラメータを外部のＣＰＵ
等により必要に応じてダイナミックに設定することによ
り、表示画面を複数の領域に分割し９画面分割や、優先
度をもった重ね合せマルチウィンドウなどの機能を実現
することができる。

〔実施例〕

以下、本発明の一実施例を第１日１こより説明する。図
において、複数の表示制御回路１４は、ＣＰＵＩ　（図
示せず）からパスライン２を通じて、表示アドレス制御
に関するパラメータの書替えが可能である。この表示制
御回路１４は、それぞれ、第２図のＣＲＴＣ４中、水平
・垂直タイミングの発生回路部分を共通化して、水平・
垂直タイミング回路１Ｇとした残りの部分の回路ブロッ
クと考えて良い。すなわち、表示アドレスと表示タイミ
ングを発生する回路ブロックである。このような表示制
御回路１４を並列に接続し、それぞれに対し、周波数発
生回路１５よりキャラクタクロック９及び水平・垂直タ
イミング回路１６より外部同期信号１７が供給される。

ここで周波数発生回路１５は、第２図と同様、ドツトク
ロック発生回路及び分周回路より構成され、キャラクタ
クロック９を発生する回路であり、水平・垂直タイミン
グ回路１６は、ＣＲＴ　５に表示のための水平同期信号
及び垂直同期信号を発生する回路である。各表示制御回
路１４は、表示画面上で常に同一位置に表示され、各表
示制御回路１４の表示アドレス出力間で位相のずれのな
いようにするため、水平・垂直タイミング回路１６より
生成される垂直同期信号により、外部より、同期化する
必要がある。

この同期化のｍ１作については、垂直同期信号と共に水
平同期信号で行ってもよい。このような外部同期信号１
７と同期させるには、表示制御装置の外部同期機能を用
いることにより実現できる。

同期化された表示制御回路１４がらは表示メモリアドレ
スＭＡと５表示期間を表わす表示タイミング信号１８が
出力される。表示メモリアドレスＭＡはマルチプレクサ
１２に入力され、表示タイミング信号１８は表示選択回
路１９に入力される。表示選択回路１９は後に詳述する
ように、表示制御回路１４のＡｔ、Ａ２．Ａ３・・・Ａ
ｎの優先順位を決定し、対応するメモリアドレスＭＡを
表示メモリ３に与えるようにマルチプレクサ１２を制御
する機能をもつものである。この優先順位はＣＰＵＩに
よりパスライン２を通してプログラム可能なもので、こ
れにより同一画面上を任意の領域に分割し、優先度を持
たせて重ね合わせるマルチウィンドウの機能が実現でき
る。この様子を第３図を用いて説明する。

この例では表示制御回路１４を３個使用した場合につい
て示したもので、同図（ａ）のそれぞれＡ、　Ｂ、　Ｃ
４）表示画面及びタイミングに対応する。Ｃを表示のベ
ース画面として、優先度を最も低いものとする。このベ
ース画面Ｃに画面Ａ２画面Ｂを重ね合わせ、同図（ｂ）
のように画面Ａを最優先表示とする。個々の画面に対す
る表示タイミング信号１８の出力については同’ｍ　（
ａ）に示すように破線部分のタイミングはそれぞれ表示
領域全域に渡って出力される。

ここで画面Ａ、Ｂに対応する表示タイミング信号１８の
発生機構について涌単に説明する。表示装置の全表示領
域中の一部分の表示領域を指定するためには、水平方向
の表示開始位置と表示終了位置および垂直方向の表示開
始位置と表示終了位置を設定する手段（例えば１墜換え
可能なレジスタ）と、水平方向の表示文字カウンタと比
較器、垂直方向の表示行カウンタと比較器とを用いれば
良い。この点については先の特公昭６０−３７４７７号
公報を参照されたい。これを重ね合わせた場合、同図（
ｂ）のように破線部分のタイミングを作り、これにより
表示制御回路１４の表示メモリア１くレスＭＡを選択す
ることにより、同図（ｂ）に示すようなマルチウィンド
ウ表示が可能となる。

次に同図（ａ）の表示タイミング信号１８から同図（ｂ
）の表示メモリアドレスＭＡの選択信号１９１を生成す
る表示選択回路１９について第４図により説明する。表
示制御回路１４を３個Ａ、Ｂ、Ｃとすると、Ａ、Ｂ、Ｃ
の優先度の組合せは、第１表に示す６通りがある。

以下余白第１表ここで優先度はＰｌが最も高く、続いてＰ２、最下位が
ＰＢとする。この６通りの組合せについて、それぞれ対
応する任意のコードを定める。

このコードをプライオリティレジスタ２ｏに設定するこ
とにより、表示タイミング信号１８のＡ、Ｂ、Ｃに対し
て、設定された優先度に従って選択信号ＰＡ、ＰＢ、Ｐ
Ｃが得られる。同図（ａ）において、２１〜２６は優先
回路で各回路の内部は優先順位以外は枯成的に同一であ
る。

優先回路２１を例に説明する。優先回路２１１は第１表
のＮｏ１．に対応する回路で優先度は高い順にＡ、Ｂ、
Ｃとなっている。そこで入力Ａが１１　’のときは、ｎ
、ｃ、は常にＬ′となる。これはゲート２７．２８によ
りＢ、Ｃが禁止されるためである。またＡがＬ′のとき
はゲート２７の出力はＢの（直で決まることになりＢが
Ｈ′であればＨ′が、Ｌ′であればＬ′が出力Ｐ　Ｂに
得られる。Ｃは最下位の優先度でＡとＢが共にＬ′のと
きだけＰＣに出力が得られることになり、入力Ａ、Ｂ、
Ｃの優先回路が形成される。この優先回路は入力信号Ａ
、Ｂ、Ｃの入力位置がそのまま優先度となっている。こ
の優先回路２１の出力はスリーステートバッファ２９に
より外部に出力されそれぞれ、ＰＡ、ＰＢ、　Ｐｃ出力
となる。優先回路２２はコードが００１の、Ｎｏ２の状
態に対応した回路で、優先回路２２の入力の順序は上か
らＡ、Ｃ，Ｂと、優先回路２１とは異なっている。

従って優先度もＡ、Ｃ，Ｂの順となっており、出力はス
リーステートバッファ２９により制御される。この例で
は６通りの組合せがあるため優先回路２１〜２６も６種
類必要となる。

次にスリーステートバッファ２９の選択回路について述
べる。これはプライオリティレジスタ２０に与えられた
コードにより、デコード回路であるゲート３０〜３５の
中のひとつがコードが０００のときはゲート３０が、コ
ードｏ。

１のときはゲート３１・・・というように選択される。

その結果、優先回路２１〜２６の中のひとつの出力がｐ
Ａ、ＰＢ、ＰＣに現われることになる。

次に表示制御回路１４の優先順位を固定とした場合の実
施例について第４図（ｂ）を用いて説明する。−例とし
て、表示制御回路の優先順位がＡが最も高く、続いてＢ
、Ｃとなっている場合について説明する。この場合、表
示タイミング信号Ａ、［３，Ｃに対応する優先選択出力
ｒ’Ａ、ＰＢ、ＰＣの真理値表は第２表のようになる。

以下余白第２表ネＯでも１でもよいこの第２表の真理値表を実現するためには。

第４図（ｂ）に示す論理回路を用いれば良いことは、先
の実施例から明らかである。これは表示制御［ｑ路１４
の数を増加し、表示できるウィンドウの数を追加させた
時でも、一つの表示制御回路１４に対して同様のゲート
を一個追加するだけで良く、極めて簡単な回路で優先度
を決定できる。

このような優先順位の設定を行った結果１表示制御回路
Ａが最優先の表示プライオリティを持つことになる。こ
こで表示する両面に着目すると、表示画面上で最優先表
示を行いたい画面データに対応するパラメータを表示制
御回路Ａに設定すればよいことを意味している。即ち、
第３図における画面Ａと画面Ｂの優先度を入れかえたい
場合は、表示制御回路Ａと表示制御回路Ｂの表示画面設
定パラメータを入れかえることにより実現でき、このパ
ラメータの数は、一画面分の表示に比較して極めて少な
く、多く見積ってもたかだか１０数バイト分のデータで
ある。従って、表示の帰線期間内に書きかえることも可
能であり、画面上では瞬時にウィンドウの切換えが実現
できることになる。すなわち。

本実施例においても、各表示制御回路の表示アドレスや
表示タイミングを決定するためのパラメータを外部のＣ
ＰＵ等により、必要に応じてダイナミックに設定するこ
とにより１表示画面を複数の領域に分割し１画面分割や
、優先度をもった重ね合せマルチウィンドウなどの機能
を実現することができる。

第５図に、ＣＲＴＣ４’の内部において、表示メモリＭ
Ａの出力にスリーステートバッファを内蔵している場合
についての一実施例を示す。

一つのＣＲ’ＦＣ４’　の内部は、大別すると表示アド
レス発生回路４１、外部同期回路３６、ウィンドウ発生
回路３７及びスリーステートバッファ２９から構成され
る。外部同期回路３６は、外部同期信号１７により、Ｃ
ＲＴＣ４’の内部タイミングを同期化する働きをする。

またウィンドウ発生回路３７は第３図に示したウィンド
ウの表示期間を示す信号である表示タイミング信号１８
を生成する回路であり、これはＣＰＵ１　（図示せず）
によりプログラム可能なものであり、具体的構成につい
ては後で詳述する。ここではＣＲＴＣ４’　を３個用い
た場合の例を示しである。表示タイミング信号１８のＡ
、！３゜Ｃは第４図の表示選択回路１９のＡ、Ｂ、Ｃに
対応する信号で、同ＰＡ、ＰＢ、ＰＣの信号もそれぞれ
表示選択回路１９の出力ＰＡ、ＰＢ。

ＰＣに対応している。このような構成とすることにより
、各ＣＲＴＣ４’　から出力される表示メモリＭＡをス
リーステート制御人力ＴＳＣにより制御して、表示メモ
リ３に適切な表示メモリを供給することが可能となる。

また、ＣＲＴＣの内部にスリーステートバッファを持た
ない場合は、ＣＲＴＣの表示メモリアドレスＭＡの出力
を外部のマルチプレクサ又はスリーステートバッファを
付加すればよいことは明らかである。

また他の実施例として、ＣＲＴＣ’の優先度を固定とし
た場合について第６図に示す。

この時は、優先度は高い順にＡ、Ｂ、Ｃ，と固定になっ
ている。第５図に示したスリーステートバッファ内蔵の
ＣＲＴ　Ｃ４’　を使用することにより、優先度を決め
る回路はゲート３８゜３９だけでよく、極めてハードウ
ェアの少ない構成でマルチウィンドウ機能を実現できる
という特徴がある。第６図の例ではＣＲＴＣ４’のうち
Ｃを外部同期信号１７のマスタＣＲＴＣとし、Ａ、Ｂを
スレーブＣＲＴ　Ｃとして、マスクＣＲＴＣ，Ｃに同期
して動作するような構成となっている。ＣＲＴＣ，Ａの
表示タイミング信号１８が出力されていればＣＲＴＣ，
Ａが選択され、ゲート３８．３９を通してＣＲＴＣ，Ｂ
。

Ｃは非選択となる。ＣＲＴＣ，Ａの表示タイミング信号
１８がＬ′で、ＣＲＴＣ，Ｂの表示タイミング信号１８
がＨ′の場合はＣＲＴＣ。

Ｂが選択され、ゲート３９を通してＣＲＴＣ。

Ｃは非選択となる。ＣＲＴＣ，Ａ、Ｂ共に非表示のとき
はＣＲＴＣ，Ｃが選択可能となる。

次に本発明の別の実施例として、表示メモリにビデオ用
のデュアルポートメモリを採用した場合について述べる
。ビデオ用のデュアルポートメモリは、通常のランダム
アクセスポートの他にビデオ表示用のシリアルアクセス
ボートを有しているもので、このため、標情のダイナミ
ックＲＡＭにシフトレジスタあるいはデータバッファを
内蔵した構成となっている。このようなメモリについて
は、たとえば「小林悟１間断のないシリアル出力を可能
にしたフレー１トバノファ用２５６にビット・デュアル
・ホード・メモリを開発、ｌコ経エレクトロニクス１９
８５年８月１２日号、ＰＰ、２１１〜２４０」に詳細な
記述がある。第７図は実施例の構成を示しており、ここ
では表示メモリ３′は、ビデオ用のデュアルポートメモ
リとその制御回路から成っている。ＣＲＴＣ４’は第５
図で説明のものと同一である。優先制御回路７３は第４
図あるいは第６図で説明の回路をそのまま適用できる。

エツジ検出回路７１とＯＲゲート７２は本実施例に特有
の付加回路である。信号名Ａ、Ｂ、Ｃ。

ＰＡ、ＰＢ、ＰＣは第３図〜第６図で説明の信号と同一
である。信号名ＱＡ、ＱＢ、ＱＣ，Ｔは本実施例を説明
するために新たに付加している。また第８図は表示画面
と各信号の関係を図示したものである。以下、第７図、
第８図を用いてその動作を説明する。

ビデオ用のデュアルポートメモリでは、メモリセルから
シフトレジスタあるいはデータレジスタに並列読み出し
するためのデータ転送サイクルが必要になる。通常単一
画面を表示する場合には、１水平スキヤンラインにつき
１回データ転送サイクルを設ければよいが、本発明で目
的としているマルチウィンドウ表示を行なう場合には一
水平スキャンライン中のアドレスが連続しない点が問題
である。このため本実施例では、水平スキャンライン中
にウィンドウが変わるごとにデータ転送サイクルを発生
するようにしている。エツジ検出回路７１は各ウィンド
ウの表示タイミング信号ＰＡ、ＰＢ、ＰＣの立ち上がり
エツジを検出しｌメモリサイクル期間だけの信号ＱＡ、
Ｑｒ３．ＱＣを出力する。この信号はＣＲＴＣからのア
ドレス出力を制御すると同時に、ＯＲゲート７２を経て
信号Ｔが得られる。信号Ｔは表示メモリに対し、データ
転送サイクルを発生するための信号として供給される。

また、データ転送サイクル中は、ＣＰＵ等の外部処理装
置から表示メモリに対するランダムアクセスを実行でき
ないためデータ転送サイクルが終了するまで待たせる必
要がある。信号Ｔはその制御信号としてメモリレディ制
御回路（図示しない）に供給されることができる。ビデ
オ用デュアルポートメモリには任意の列アドレスからシ
リアル出力できる機能を有するものとそうでないものが
ある。本発明を縦横分割のみなどの比較的簡単な画面構
成に適用する場合には上記機能を持つものとそうでない
もののいずれを用いてもよいが、特にサイズや表示位置
が任意のオーバラップウィンドウ表示に本発明を適用す
る場合には上記機能を有するデュアルポートメモリを使
用するのが望ましい。ＣＲＴＣから供給されるアドレス
信号から、表示を開始する行アドレスと列アドレスを得
るのは容易であり、上記機能と組合わせると任意のウィ
ンドウ表示が可能となる。以上のようにして本実施例に
よれば、表示メモリにビデオ用のデュアルポートメモリ
を用いることもできるようになるため、シフトレジスタ
等の外部回路を少なくできると同時に、表示に必要なメ
モリサイクルが減少する分だけＣＰ　ｔＪ等のランダム
アクセスサイクルを多くとれるという効果がある。

ここでウィンドウ領域を指定する表示タイミング信号の
生成のためのウィンドウ発生回路について第９図と第１
０図により説明する０表示タイミング発生回路３７−ａ
、３７−ｂ、３７−ｃは表示画面の左上の座標から５右
下の座標で示される矩形の領域を定義できる。この構成
については、先の日立・半導体テンタブツクの図６に詳
述されている。表示画面の左上の座標（第１０図のＡ点
）は常に固定となっている。

一方布下の座標は水平方向の表示文字数と垂直方向の表
示行数の値を表示タイミング発生回路３７−ａ、３７−
ｂ、３７−ｃの内部レジスタ（図示せず）に設定するこ
とにより任意に指定できる。第１０図の例で横８０文字
、縦２５行とすると８点は７９文字２４行の点に相当し
。

この値をパラメータとして設定することになる。

そこで０点の５０文字１５行（（５０，１５）と表わす
）とＤ点（３０，８）でかこまれる表示タイミングＤＩ
　ＳＰＴＭＧを得る場合は表示タイミング発生回路３７
−ｃに０点の値（５０゜１５）を設定する。さらにＤ点
を得るために表示タイミング発生回路３７−ａにＥ点の
値（７９，７）を、また表示タイミング発生回路３７−
ｂにＦ点の値（２９，２４）を設定する。

これにより表示タイミング発生回路３７−ａは第１０図
の左下り斜線で示したＡ点−Ｅ点で示される矩形の表示
タイミング信号を出力し、表示タイミング発生回路３７
−ｂは右下り斜線で示したＡ点−Ｆ点で示される矩形の
表示タイミング信号を出力し、表示タイミング発生回路
３７−ｃはＡ点−０点で示される矩形の表示タイミング
信号１８をそれぞれ出力する。これらの出力信号の中で
表示タイミング発生回路３７−ａ、３７−ｂからの表示
タイミング信号１８はインバータ９１．９２を通して反
転されＡＮＤゲート９３に入力される。ＡＮＤゲート９
３の他の入力は表示タイミング発生回路３７−ｃに接続
されるため、ＡＮＤゲート９３の出力であるＤＩ　ＳＰ
ＴＭＧ信号として、Ｄ点−０点で示されるウィンドウ領
域の表示タイミング信号１８が得られる。各表示タイミ
ング発生回路３７−ａ、３７−ｂ、３７−ｃの内部レジ
スタはパスライン２を介してＣＩ）　Ｕに接続されてｔ
９すＣＰＵにより内部レジスタの値を書換えろことがで
きる。従って、任意のウィンドウ領域を定義する表示タ
イミング信号１８が得られることになる。

〔発明の効果〕

本発明によれば、表示アドレス発生手段を複数個持ち、
あらかじめ定められた優先度に従って表示メモリアドレ
スを選択的に切換えることができるので、既存のＣＲＴ
Ｃを複数個用いて。

ハードウェアによる画面分割やマルチウィンドウを容易
に実現できるという効果がある。従って、マルチウィン
ドウ制御専用のハードウェアを新たに開発することなく
、表示装置に組込むことが可能である。また、ハードウ
ェアにより構成しているため、これらの機能を１つの大
規模集積回路化する際にも極めて有利となっている。

【図面の簡単な説明】

第１図は本発明の一実施例の概略ブロック図５第２図は
本発明の位置付けを示すシステムブロック図、第３図（
ａ）、（ｂ）は本発明の要点を示す、表示画面及びタイ
ミングを示す図、第４図（ａ）、（ｂ）は第１図の表示
選択回路の論理図、第５図、第６図は本発明の他の実施
例を示すブロック図、第７図は本発明の他の実施例を示
すブロック図、第８図は第７図の実施例を説明するため
の図、第９図は第５図の実施例におけるウィンドウ発生
回路３７の具体的構成を示す図、第１０図は第９図の回
路の動作を説明するための図である。１・・ＣＰＵ、２・・・パスライン、３・・・表示メモ
リ、４　・・ＣＲＴＣ，５−ＣＲＴ、ｌ　ｌ・・・表示
メモリア１くレス、１２・・・マルチプレクサ、１４・
・・表示アドレス発生回路、１５・・・周波数発生回路
。１６・・・水平、垂直タイミング回路、１７・・・外部
同期信号、１８・・表示タイミング信号、１９・・表示
選択回路、２１〜２６・・・優先回路、２９・・・スリ
ーステートバッファ、３６・・・外部同期回路。３７表示タイミング発生回路

Claims

【特許請求の範囲】１、表示データを格納する表示メモリと、前記表示メモ
リに表示読出しアドレスを供給するためのプログラム可
能な表示アドレス発生手段を有する表示装置において、
前記表示アドレス発生手段を複数個設け、前記複数の表
示アドレス発生手段間の同期をとる手段と、前記表示メ
モリに供給する前記表示アドレス発生手段から出力され
た複数の表示アドレスデータを所定の優先度に従って選
択出力する表示選択手段とを備えたことを特徴とする文
字図形表示装置。２、前記優先度が前記複数の表示アドレス発生手段のそ
れぞれに対してあらかじめ定められていることを特徴と
する特許請求の範囲第１項記載の文字図形表示装置。３、前記表示選択手段が前記優先度をＣＰＵからの指命
に基づき、プログラムにより設定する表示選択回路と、
該表示選択回路からの優先度により、前記複数の表示ア
ドレスデータを選択出力するマルチプレクサとからなる
ことを特徴とする特許請求の範囲第１項記載の文字図形
表示装置。