JPH07210129A - ビデオｒａｍにおける自己タイミング式リアルタイム・データ転送 - Google Patents
ビデオｒａｍにおける自己タイミング式リアルタイム・データ転送Info
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Abstract
(57)【要約】
【目的】 ＶＲＡＭベース・メモリ・サブシステムに使
用されるリアルタイム・データ転送に関連する複雑で高
速な回路の必要を簡単かつ効率的に除去すること。 【構成】 ビデオＲＡＭ半導体メモリ・デバイスが、行
アドレス、列アドレスおよび目標アドレスを入力するた
めのアドレス入力を有するＲＡＭアレイと、順次出力ポ
ートを有する順次アクセス・アレイから構成される。こ
のビデオＲＡＭは、ＲＡＭアレイと順次アクセス・アレ
イの間のデータ転送のための粗タイミング位置を示す外
部コントローラからのＲＡＳクロックなどの刺激を検出
するアドレス／制御論理回路を有する。制御論理回路
は、内部的に順次クロックと同期化される制御信号を供
給し、この制御信号は、タップ・ポインタがプログラム
可能目標値または入力目標アドレスより１つ小さい値に
等しい期間の間に発生する。これによって、入力行アド
レスに対応するＲＡＭアレイ内の行が、ＲＡＭアレイと
順次アクセス・アレイの間で転送される。
用されるリアルタイム・データ転送に関連する複雑で高
速な回路の必要を簡単かつ効率的に除去すること。 【構成】 ビデオＲＡＭ半導体メモリ・デバイスが、行
アドレス、列アドレスおよび目標アドレスを入力するた
めのアドレス入力を有するＲＡＭアレイと、順次出力ポ
ートを有する順次アクセス・アレイから構成される。こ
のビデオＲＡＭは、ＲＡＭアレイと順次アクセス・アレ
イの間のデータ転送のための粗タイミング位置を示す外
部コントローラからのＲＡＳクロックなどの刺激を検出
するアドレス／制御論理回路を有する。制御論理回路
は、内部的に順次クロックと同期化される制御信号を供
給し、この制御信号は、タップ・ポインタがプログラム
可能目標値または入力目標アドレスより１つ小さい値に
等しい期間の間に発生する。これによって、入力行アド
レスに対応するＲＡＭアレイ内の行が、ＲＡＭアレイと
順次アクセス・アレイの間で転送される。
Description
【０００１】
【産業上の利用分野】本発明は、全般的には表示メモリ
・サブシステム、グラフィックスおよび表示装置アダプ
タのシステムおよびサブシステムに関し、具体的は半導
体メモリ・デバイスに関する。さらに具体的にいうと、
本発明は、ビデオＲＡＭおよび同様のメモリ・デバイス
に関する。
・サブシステム、グラフィックスおよび表示装置アダプ
タのシステムおよびサブシステムに関し、具体的は半導
体メモリ・デバイスに関する。さらに具体的にいうと、
本発明は、ビデオＲＡＭおよび同様のメモリ・デバイス
に関する。
【０００２】
【従来の技術】ビデオＲＡＭ（ＶＲＡＭ）とは、２ポー
トＲＡＭ（ランダム・アクセス・メモリ）であり、本質
的には従来のＤＲＡＭにメモリ・データを順次アクセス
できる第２ポートを追加したものである。ＶＲＡＭは、
ＲＡＭアレイ、順次アクセス・メモリ（ＳＡＭ）・アレ
イ、アドレス／制御論理回路および転送ゲートからな
る。ＲＡＭアレイは、ＶＲＡＭの主（ＲＡＭ）ポートに
接続され、ＤＲＡＭやＳＲＡＭのＲＡＭアレイと同一の
形で振る舞う。ＳＡＭアレイは、シフト・レジスタと称
する場合もあるが、ＶＲＡＭの副（ＳＡＭまたは直列）
ポートに接続され、外部非同期クロックである順次クロ
ックの制御下で順次アクセスできる。アドレス／制御論
理回路は、ＲＡＭポートのアドレス多重化を管理し、Ｖ
ＲＡＭの制御と大域タイミング機能のすべてを提供す
る。転送ゲートは、アドレス／制御論理回路の制御下
で、メモリ・データをＲＡＭアレイとＳＡＭアレイの間
で受け渡しできるようにする機構である。
トＲＡＭ（ランダム・アクセス・メモリ）であり、本質
的には従来のＤＲＡＭにメモリ・データを順次アクセス
できる第２ポートを追加したものである。ＶＲＡＭは、
ＲＡＭアレイ、順次アクセス・メモリ（ＳＡＭ）・アレ
イ、アドレス／制御論理回路および転送ゲートからな
る。ＲＡＭアレイは、ＶＲＡＭの主（ＲＡＭ）ポートに
接続され、ＤＲＡＭやＳＲＡＭのＲＡＭアレイと同一の
形で振る舞う。ＳＡＭアレイは、シフト・レジスタと称
する場合もあるが、ＶＲＡＭの副（ＳＡＭまたは直列）
ポートに接続され、外部非同期クロックである順次クロ
ックの制御下で順次アクセスできる。アドレス／制御論
理回路は、ＲＡＭポートのアドレス多重化を管理し、Ｖ
ＲＡＭの制御と大域タイミング機能のすべてを提供す
る。転送ゲートは、アドレス／制御論理回路の制御下
で、メモリ・データをＲＡＭアレイとＳＡＭアレイの間
で受け渡しできるようにする機構である。
【０００３】ＶＲＡＭの利点は、ＲＡＭアレイとＳＡＭ
アレイの間でデータを転送しなければならない時を除い
て、２つのポートを独立に非同期に操作できることであ
る。ＳＡＭアレイは、通常はＲＡＭアレイ１行分の記憶
容量を有し、完全に１行分のメモリ・データが、単一の
データ転送サイクルでＲＡＭとＳＡＭの間で転送され
る。２つのポートの独立非同期動作は、表示メモリ・サ
ブシステムへの応用に優れており、この場合、ＲＡＭポ
ートは表示メモリの内容更新に使用され、ＳＡＭポート
は、ＣＲＴなどの表示装置上でラスタ化される表示デー
タを供給する。ＲＡＭポートは、一般に、更新ハードウ
ェア（たとえばグラフィックス・プロセッサ）の周波数
で動作する。ＳＡＭポートは、一般に、表示装置の要件
によって指定される周波数で動作する。表示装置上でラ
スタ化される表示データは、ＳＡＭポートから取得され
るので、ＲＡＭポート帯域幅のほぼ全てを、表示メモリ
の内容の更新に使用できる。
アレイの間でデータを転送しなければならない時を除い
て、２つのポートを独立に非同期に操作できることであ
る。ＳＡＭアレイは、通常はＲＡＭアレイ１行分の記憶
容量を有し、完全に１行分のメモリ・データが、単一の
データ転送サイクルでＲＡＭとＳＡＭの間で転送され
る。２つのポートの独立非同期動作は、表示メモリ・サ
ブシステムへの応用に優れており、この場合、ＲＡＭポ
ートは表示メモリの内容更新に使用され、ＳＡＭポート
は、ＣＲＴなどの表示装置上でラスタ化される表示デー
タを供給する。ＲＡＭポートは、一般に、更新ハードウ
ェア（たとえばグラフィックス・プロセッサ）の周波数
で動作する。ＳＡＭポートは、一般に、表示装置の要件
によって指定される周波数で動作する。表示装置上でラ
スタ化される表示データは、ＳＡＭポートから取得され
るので、ＲＡＭポート帯域幅のほぼ全てを、表示メモリ
の内容の更新に使用できる。
【０００４】表示メモリ・サブシステムでは、ＶＲＡＭ
がＳＡＭポートに表示データを供給する。ＳＡＭアレイ
は、表示データの１行分の容量しかないので、表示フレ
ームの時間の間、表示データの新しい行を連続的に再ロ
ードされなければならない。一般に、表示データの新し
い行のそれぞれは、前の行よりアドレスが１つ大きい行
から取得される。ＲＡＭアレイから表示データの新しい
行をＳＡＭアレイに再ロードする作業は、ＲＡＭポート
でデータ転送サイクルを実行することによって達成され
る。ＲＡＭアレイとＳＡＭアレイの間でのデータの転送
は、ＲＡＭポートでの通常のＤＲＡＭアクセス・サイク
ルに対する唯一の割込みである。このデータ転送は、２
つの別個のタイプに分けることができる。すなわち、 １ 順次クロックが停止しており、ＳＡＭポートがイン
アクティブの時 ２ 順次クロックが動作しており、ＳＡＭポートがアク
ティブの時
がＳＡＭポートに表示データを供給する。ＳＡＭアレイ
は、表示データの１行分の容量しかないので、表示フレ
ームの時間の間、表示データの新しい行を連続的に再ロ
ードされなければならない。一般に、表示データの新し
い行のそれぞれは、前の行よりアドレスが１つ大きい行
から取得される。ＲＡＭアレイから表示データの新しい
行をＳＡＭアレイに再ロードする作業は、ＲＡＭポート
でデータ転送サイクルを実行することによって達成され
る。ＲＡＭアレイとＳＡＭアレイの間でのデータの転送
は、ＲＡＭポートでの通常のＤＲＡＭアクセス・サイク
ルに対する唯一の割込みである。このデータ転送は、２
つの別個のタイプに分けることができる。すなわち、 １ 順次クロックが停止しており、ＳＡＭポートがイン
アクティブの時 ２ 順次クロックが動作しており、ＳＡＭポートがアク
ティブの時
【０００５】前者は通常、表示フレームの帰線消去期間
中に次の水平走査線の表示データをＳＡＭにロードする
ことに関連しており、順次クロックが停止しているの
で、ＲＡＭポートでのデータ転送サイクルは、順次クロ
ックと同期する必要がない。後者は通常、表示フレーム
の水平走査線に関するアクティブ・ビデオ期間に関連し
ており、順次クロックが動作しているので、ＳＡＭポー
トでの表示データに必要な継ぎ目のない流れを維持する
ために、ＲＡＭポートでのデータ転送サイクルを順次ク
ロックと正確に同期させる必要がある。後者はしばし
ば、ＶＲＡＭの術語で「リアルタイム・データ転送」と
称し、ＶＲＡＭベース表示サブシステムの術語で「ミッ
ドライン再ロード」と称する。
中に次の水平走査線の表示データをＳＡＭにロードする
ことに関連しており、順次クロックが停止しているの
で、ＲＡＭポートでのデータ転送サイクルは、順次クロ
ックと同期する必要がない。後者は通常、表示フレーム
の水平走査線に関するアクティブ・ビデオ期間に関連し
ており、順次クロックが動作しているので、ＳＡＭポー
トでの表示データに必要な継ぎ目のない流れを維持する
ために、ＲＡＭポートでのデータ転送サイクルを順次ク
ロックと正確に同期させる必要がある。後者はしばし
ば、ＶＲＡＭの術語で「リアルタイム・データ転送」と
称し、ＶＲＡＭベース表示サブシステムの術語で「ミッ
ドライン再ロード」と称する。
【０００６】表示メモリ・サブシステムの設計では、
「リアルタイム・データ転送」の制御とタイミングが大
きな問題になる。「リアルタイム・データ転送」は、時
間にクリティカルなリアルタイム・アクセスであり、Ｒ
ＡＭポートとＳＡＭポートの間の正確な同期を必要とす
る。このように時間にクリティカルなリアルタイム・ア
クセスは、アクセスの同期と制御のために複雑で高速な
回路を必要とする可能性がある。このため、ＶＲＡＭベ
ース表示メモリ・サブシステムの設計者は、しばしば、
表示データの「ミッドライン再ロード」とそれに関連す
るＶＲＡＭの「リアルタイム・データ転送」を避けるた
めに、柔軟性を犠牲にしたり表示メモリを活用しないこ
とを選択する。
「リアルタイム・データ転送」の制御とタイミングが大
きな問題になる。「リアルタイム・データ転送」は、時
間にクリティカルなリアルタイム・アクセスであり、Ｒ
ＡＭポートとＳＡＭポートの間の正確な同期を必要とす
る。このように時間にクリティカルなリアルタイム・ア
クセスは、アクセスの同期と制御のために複雑で高速な
回路を必要とする可能性がある。このため、ＶＲＡＭベ
ース表示メモリ・サブシステムの設計者は、しばしば、
表示データの「ミッドライン再ロード」とそれに関連す
るＶＲＡＭの「リアルタイム・データ転送」を避けるた
めに、柔軟性を犠牲にしたり表示メモリを活用しないこ
とを選択する。
【０００７】多くのＶＲＡＭベース表示メモリ・サブシ
ステムに使用されている、ミッドライン再ロードを避け
るための通常の方法には、表示メモリの内容をビデオ表
示画面にマッピングする方法に対する複数の制約が含ま
れる。この制約には、通常は下記が含まれる。 ・表示フレームの最初の水平走査線の表示データの開始
アドレスが固定される。 ・後続水平走査線のそれぞれの開始アドレスを生成する
ためのアドレス増分が、表示メモリ・サブシステム内の
ＶＲＡＭのＳＡＭアレイの容量と等しい値か、その２進
分数に固定される。 ・水平走査線の長さは、表示データの量が表示メモリ・
サブシステム内のＶＲＡＭのＳＡＭアレイの容量を超え
ないものにする必要がある。
ステムに使用されている、ミッドライン再ロードを避け
るための通常の方法には、表示メモリの内容をビデオ表
示画面にマッピングする方法に対する複数の制約が含ま
れる。この制約には、通常は下記が含まれる。 ・表示フレームの最初の水平走査線の表示データの開始
アドレスが固定される。 ・後続水平走査線のそれぞれの開始アドレスを生成する
ためのアドレス増分が、表示メモリ・サブシステム内の
ＶＲＡＭのＳＡＭアレイの容量と等しい値か、その２進
分数に固定される。 ・水平走査線の長さは、表示データの量が表示メモリ・
サブシステム内のＶＲＡＭのＳＡＭアレイの容量を超え
ないものにする必要がある。
【０００８】「ミッドライン再ロード」を避け、従って
「リアルタイム・データ転送」を避けるためには、これ
らの制約のすべてを満たさなければならない。汎用のグ
ラフィックス・アダプタや表示装置コントローラの場
合、これらの制約を適用することはできない。
「リアルタイム・データ転送」を避けるためには、これ
らの制約のすべてを満たさなければならない。汎用のグ
ラフィックス・アダプタや表示装置コントローラの場
合、これらの制約を適用することはできない。
【０００９】「リアルタイム・データ転送」を避けるた
めのもう１つの手段が、いわゆる「スプリット・レジス
タ」機構を組み込んだ最近の１ＭＢ ＶＲＡＭの一部に
見られる。これらのＶＲＡＭでは、ＳＡＭアレイが、い
わゆる「スプリット・レジスタ・データ転送」によって
独立にロードすることのできる２つの半分に分割され、
これによって、ＳＡＭの半分がアクティブである間にＳ
ＡＭの他方の半分にロードすることが可能になってい
る。この機構は、問題の軽減に大いに役立つが、ＳＡＭ
アレイの容量を完全かつ効率的に利用してはおらず、潜
在的に、「スプリット・レジスタ」機構を使用しない時
に必要になるはずのデータ転送アクセスの２倍のアクセ
スをもたらす可能性がある。
めのもう１つの手段が、いわゆる「スプリット・レジス
タ」機構を組み込んだ最近の１ＭＢ ＶＲＡＭの一部に
見られる。これらのＶＲＡＭでは、ＳＡＭアレイが、い
わゆる「スプリット・レジスタ・データ転送」によって
独立にロードすることのできる２つの半分に分割され、
これによって、ＳＡＭの半分がアクティブである間にＳ
ＡＭの他方の半分にロードすることが可能になってい
る。この機構は、問題の軽減に大いに役立つが、ＳＡＭ
アレイの容量を完全かつ効率的に利用してはおらず、潜
在的に、「スプリット・レジスタ」機構を使用しない時
に必要になるはずのデータ転送アクセスの２倍のアクセ
スをもたらす可能性がある。
【００１０】時間にクリティカルなデータ転送に必要な
高精度を維持しながら「リアルタイム・データ転送」を
可能にする、代替手法の提案の１つが、転送に関するタ
イミングのすべてを、コントローラを介して外部から供
給するのではなく、ＶＲＡＭの内部で維持するというも
のである。この場合、ＶＲＡＭに事前プログラミングさ
れたパラメータに基づいて、すべての転送が自動的にＶ
ＲＡＭによって内部的に開始され、順次クロックと同期
化されるので、転送が簡単に順次出力ストリームと同期
化される。この手法を用いる場合、外部制御はタイミン
グに導入されず、したがって、リアルタイム・データ転
送に必要な高精度のタイミングが達成される。
高精度を維持しながら「リアルタイム・データ転送」を
可能にする、代替手法の提案の１つが、転送に関するタ
イミングのすべてを、コントローラを介して外部から供
給するのではなく、ＶＲＡＭの内部で維持するというも
のである。この場合、ＶＲＡＭに事前プログラミングさ
れたパラメータに基づいて、すべての転送が自動的にＶ
ＲＡＭによって内部的に開始され、順次クロックと同期
化されるので、転送が簡単に順次出力ストリームと同期
化される。この手法を用いる場合、外部制御はタイミン
グに導入されず、したがって、リアルタイム・データ転
送に必要な高精度のタイミングが達成される。
【００１１】しかし、この手法にはいくつかの短所があ
る。第１に、内部タイミングによる転送に適応するため
に、ＶＲＡＭ設計が非常に複雑になり、通常のＶＲＡＭ
と非互換になる。第２に、パラメータが静的であり、通
常動作中の順次データ出力の再配列が困難になっている
ので、この設計は柔軟性に欠ける。第３に、このＶＲＡ
Ｍは、内部データ転送を行っている時に、ＲＡＭポート
での同時アクセスを回避するために、ＶＲＡＭメモリ・
コントローラにビジー信号を供給するか、待ち状態をも
たらす必要があるはずである。第４に、このビジー・プ
ロトコルの処理のために、特に複数のＶＲＡＭからのビ
ジー信号を管理しなければならない場合に、ビデオ・コ
ントローラ回路の複雑さが増す。さらに、このビジー・
ハンドシェーク・プロトコルが存在するが故に、既存の
ビデオ・コントローラのいずれもが、このＶＲＡＭと共
に利用するのに適したものでなくなる。
る。第１に、内部タイミングによる転送に適応するため
に、ＶＲＡＭ設計が非常に複雑になり、通常のＶＲＡＭ
と非互換になる。第２に、パラメータが静的であり、通
常動作中の順次データ出力の再配列が困難になっている
ので、この設計は柔軟性に欠ける。第３に、このＶＲＡ
Ｍは、内部データ転送を行っている時に、ＲＡＭポート
での同時アクセスを回避するために、ＶＲＡＭメモリ・
コントローラにビジー信号を供給するか、待ち状態をも
たらす必要があるはずである。第４に、このビジー・プ
ロトコルの処理のために、特に複数のＶＲＡＭからのビ
ジー信号を管理しなければならない場合に、ビデオ・コ
ントローラ回路の複雑さが増す。さらに、このビジー・
ハンドシェーク・プロトコルが存在するが故に、既存の
ビデオ・コントローラのいずれもが、このＶＲＡＭと共
に利用するのに適したものでなくなる。
【００１２】
【発明が解決しようとする課題】本発明の目的は、従来
のビデオ・ランダム・アクセス・メモリ（ＶＲＡＭ）・
デバイスに対する新規の機能強化によって、通常はＶＲ
ＡＭベース・メモリ・サブシステムに使用されるリアル
タイム・データ転送に関連する潜在的に複雑で高速な回
路の必要を、簡単かつ効率的に除去することである。本
発明のもう１つの目的は、厳密なマッピング制限がシス
テムに課せられず、ＳＡＭの効率が犠牲にされないよう
にすることである。本発明のもう１つの目的は、過度に
複雑でなく、非常に柔軟かつ動的であり、待ち状態ハン
ドシェーク・プロトコルを導入せず、既存のビデオ・コ
ントローラとの完全な互換性を有し、従来のＶＲＡＭデ
ータ転送の自然な拡張であるＶＲＡＭ回路設計を提供す
ることである。
のビデオ・ランダム・アクセス・メモリ（ＶＲＡＭ）・
デバイスに対する新規の機能強化によって、通常はＶＲ
ＡＭベース・メモリ・サブシステムに使用されるリアル
タイム・データ転送に関連する潜在的に複雑で高速な回
路の必要を、簡単かつ効率的に除去することである。本
発明のもう１つの目的は、厳密なマッピング制限がシス
テムに課せられず、ＳＡＭの効率が犠牲にされないよう
にすることである。本発明のもう１つの目的は、過度に
複雑でなく、非常に柔軟かつ動的であり、待ち状態ハン
ドシェーク・プロトコルを導入せず、既存のビデオ・コ
ントローラとの完全な互換性を有し、従来のＶＲＡＭデ
ータ転送の自然な拡張であるＶＲＡＭ回路設計を提供す
ることである。
【００１３】
【課題を解決するための手段】本発明によれば、ビデオ
ＲＡＭ半導体メモリ・デバイスが、行アドレス、列アド
レスおよび目標アドレスを入力するためのアドレス入力
を有するＲＡＭアレイと、順次出力ポートを有する順次
アクセス・アレイから構成される。このビデオＲＡＭ
は、ＲＡＭアレイと順次アクセス・アレイの間のデータ
転送のための粗タイミング位置を示す外部コントローラ
からのＲＡＳクロックなどの刺激を検出するアドレス／
制御論理回路を有する。制御論理回路は、内部的に順次
クロックと同期化される制御信号を供給し、この制御信
号は、タップ・ポインタがプログラム可能目標値または
入力目標アドレスより１つ小さい値に等しい期間の間に
発生する。これによって、入力行アドレスに対応するＲ
ＡＭアレイ内の行が、ＲＡＭアレイと順次アクセス・ア
レイの間で転送される。
ＲＡＭ半導体メモリ・デバイスが、行アドレス、列アド
レスおよび目標アドレスを入力するためのアドレス入力
を有するＲＡＭアレイと、順次出力ポートを有する順次
アクセス・アレイから構成される。このビデオＲＡＭ
は、ＲＡＭアレイと順次アクセス・アレイの間のデータ
転送のための粗タイミング位置を示す外部コントローラ
からのＲＡＳクロックなどの刺激を検出するアドレス／
制御論理回路を有する。制御論理回路は、内部的に順次
クロックと同期化される制御信号を供給し、この制御信
号は、タップ・ポインタがプログラム可能目標値または
入力目標アドレスより１つ小さい値に等しい期間の間に
発生する。これによって、入力行アドレスに対応するＲ
ＡＭアレイ内の行が、ＲＡＭアレイと順次アクセス・ア
レイの間で転送される。
【００１４】本発明の上記ならびに他の目的、特徴およ
び長所は、下記の詳細な説明から明らかになる。
び長所は、下記の詳細な説明から明らかになる。
【００１５】
【実施例】これより図面を参照するが、具体的には図１
を参照すると、本発明の好ましい実施例によるＶＲＡＭ
のブロック図が示されている。このＶＲＡＭには、ＲＡ
Ｍアレイ１０、ＳＡＭアレイ２０、アドレス／制御論理
回路３０、転送ゲート４０およびタップ・ポインタ（Ｔ
ＡＰ）５０が含まれる。ＲＡＭアレイ１０は、ＶＲＡＭ
の主（ＲＡＭ）ポートに接続され、アドレス／制御論理
回路３０の制御下でＤＲＡＭまたはＳＲＡＭと同一の形
で振る舞う。ＳＡＭアレイ２０は、シフト・レジスタと
呼ばれる場合もあるが、ＶＲＡＭの副（ＳＡＭまたは直
列）ポートに接続され、外部非同期クロックである順次
クロックの制御下で順次アクセスすることができる。Ｓ
ＡＭアレイ２０に対する順次アクセスは、タップ・ポイ
ンタ（ＴＡＰ）５０によって制御され、タップ・ポイン
タ（ＴＡＰ）５０は、順次クロックのサイクルごとに増
分されるカウンタからＳＡＭアレイ２０のアドレスを生
成する。タップ・ポインタ（ＴＡＰ）５０は、アドレス
／制御論理回路３０の制御下で初期値をロードされ、そ
のカウントの末尾に達するまで順次クロックのサイクル
ごとにカウンタを増分し、末尾に達した後には、ラップ
して最初の値に戻る。アドレス／制御論理回路３０は、
アドレス多重化とＲＡＭポート上のデータ・フローを管
理し、ＶＲＡＭの制御と大域タイミング機能のすべてを
提供する。転送ゲート４０は、アドレス／制御論理回路
３０の制御下で、ＲＡＭアレイ１０とＳＡＭアレイ２０
の間でメモリ・データを受け渡しできるようにする機構
である。
を参照すると、本発明の好ましい実施例によるＶＲＡＭ
のブロック図が示されている。このＶＲＡＭには、ＲＡ
Ｍアレイ１０、ＳＡＭアレイ２０、アドレス／制御論理
回路３０、転送ゲート４０およびタップ・ポインタ（Ｔ
ＡＰ）５０が含まれる。ＲＡＭアレイ１０は、ＶＲＡＭ
の主（ＲＡＭ）ポートに接続され、アドレス／制御論理
回路３０の制御下でＤＲＡＭまたはＳＲＡＭと同一の形
で振る舞う。ＳＡＭアレイ２０は、シフト・レジスタと
呼ばれる場合もあるが、ＶＲＡＭの副（ＳＡＭまたは直
列）ポートに接続され、外部非同期クロックである順次
クロックの制御下で順次アクセスすることができる。Ｓ
ＡＭアレイ２０に対する順次アクセスは、タップ・ポイ
ンタ（ＴＡＰ）５０によって制御され、タップ・ポイン
タ（ＴＡＰ）５０は、順次クロックのサイクルごとに増
分されるカウンタからＳＡＭアレイ２０のアドレスを生
成する。タップ・ポインタ（ＴＡＰ）５０は、アドレス
／制御論理回路３０の制御下で初期値をロードされ、そ
のカウントの末尾に達するまで順次クロックのサイクル
ごとにカウンタを増分し、末尾に達した後には、ラップ
して最初の値に戻る。アドレス／制御論理回路３０は、
アドレス多重化とＲＡＭポート上のデータ・フローを管
理し、ＶＲＡＭの制御と大域タイミング機能のすべてを
提供する。転送ゲート４０は、アドレス／制御論理回路
３０の制御下で、ＲＡＭアレイ１０とＳＡＭアレイ２０
の間でメモリ・データを受け渡しできるようにする機構
である。
【００１６】ここで図２を参照すると、順次クロックが
インアクティブの状態での通常のデータ読取り転送サイ
クルのタイミング図が示されている。通常のＶＲＡＭで
は、データ読取り転送サイクルは、行アドレス・ストロ
ーブ（ＲＡＳ）の立ち下がりエッジでデータ転送／出力
イネーブル（ＤＴ／ＯＥ）をロー・レベルにセットする
ことによって示される。ＲＡＳの立ち下がりエッジで
は、アドレス入力から行アドレス（Ｒ）が取得され、行
Ｒがアクティブにされる。列アドレス・ストローブ（Ｃ
ＡＳ）の立ち下がりエッジでは、アドレス入力から列ア
ドレス（Ｃ）が取得される。その後、ＤＴ／ＯＥの立ち
上がりエッジで、実際のＲＡＭ→ＳＡＭデータ転送が発
生する。データ転送時には、ＳＡＭアレイ２０に、ＲＡ
Ｍアレイ１０の行Ｒの内容がロードされ、タップ・ポイ
ンタ（ＴＡＰ）５０に、列アドレスＣがロードされる。
実際のデータ転送後の順次クロックの最初の立ち上がり
エッジで、ＳＡＭアレイ２０の新しい内容が、最初の順
次クロック立ち上がりエッジの時刻でのタップ・ポイン
タ値によって与えられるＳＡＭ位置から始まるＳＡＭポ
ートで使用可能になる。順次データの最初の項目は、列
アドレスＣの行Ｒからのデータである（このデータの簡
略表記が｛Ｒ；Ｃ｝である。本明細書全体を通じて、デ
ータの記述のすべてを簡略化するためにこの表記を使用
する）。順次クロックの後続の立ち上がりエッジのそれ
ぞれで、タップ・ポインタ（ＴＡＰ）５０の増分が発生
し、ＳＡＭポートにＳＡＭアレイ２０の内容が順次提示
される。すなわち、｛Ｒ；Ｃ｝の後に、｛Ｒ；Ｃ＋
１｝、｛Ｒ；Ｃ＋２｝などが続く。
インアクティブの状態での通常のデータ読取り転送サイ
クルのタイミング図が示されている。通常のＶＲＡＭで
は、データ読取り転送サイクルは、行アドレス・ストロ
ーブ（ＲＡＳ）の立ち下がりエッジでデータ転送／出力
イネーブル（ＤＴ／ＯＥ）をロー・レベルにセットする
ことによって示される。ＲＡＳの立ち下がりエッジで
は、アドレス入力から行アドレス（Ｒ）が取得され、行
Ｒがアクティブにされる。列アドレス・ストローブ（Ｃ
ＡＳ）の立ち下がりエッジでは、アドレス入力から列ア
ドレス（Ｃ）が取得される。その後、ＤＴ／ＯＥの立ち
上がりエッジで、実際のＲＡＭ→ＳＡＭデータ転送が発
生する。データ転送時には、ＳＡＭアレイ２０に、ＲＡ
Ｍアレイ１０の行Ｒの内容がロードされ、タップ・ポイ
ンタ（ＴＡＰ）５０に、列アドレスＣがロードされる。
実際のデータ転送後の順次クロックの最初の立ち上がり
エッジで、ＳＡＭアレイ２０の新しい内容が、最初の順
次クロック立ち上がりエッジの時刻でのタップ・ポイン
タ値によって与えられるＳＡＭ位置から始まるＳＡＭポ
ートで使用可能になる。順次データの最初の項目は、列
アドレスＣの行Ｒからのデータである（このデータの簡
略表記が｛Ｒ；Ｃ｝である。本明細書全体を通じて、デ
ータの記述のすべてを簡略化するためにこの表記を使用
する）。順次クロックの後続の立ち上がりエッジのそれ
ぞれで、タップ・ポインタ（ＴＡＰ）５０の増分が発生
し、ＳＡＭポートにＳＡＭアレイ２０の内容が順次提示
される。すなわち、｛Ｒ；Ｃ｝の後に、｛Ｒ；Ｃ＋
１｝、｛Ｒ；Ｃ＋２｝などが続く。
【００１７】図３は、順次クロックがアクティブの状態
での、いわゆる「リアルタイム・データ転送」の通常の
データ読取り転送サイクルのタイミング図である。図３
からわかるように、順次クロックが動作している状態で
データ読取り転送が実行される場合、ＳＡＭポートでの
データの正しいシーケンスを維持するために、ＤＴ／Ｏ
Ｅの立ち上がりエッジによって示されるデータ転送のタ
イミングは、正しい順次クロック・サイクル中に発生す
るように正確に維持されなければならない。現在のＶＲ
ＡＭは、最小１５ｎｓの順次クロック・サイクルを有
し、通常は、ＤＴ／ＯＥの立ち上がりエッジが、前の順
次クロックの立ち上がりエッジから５ｎｓ以上後、次の
順次クロックの立ち上がりエッジから５ｎｓ以上前に発
生することを必要とする。これは、転送のタイミング
を、５ｎｓの狭さになる可能性のある「窓」の中に納め
なければならず、非常に高速の回路が必要になることを
意味する。将来のＶＲＡＭは、さらに高速の順次クロッ
クを有する可能性があり、「窓」もそれ相応に狭くなる
可能性がある。
での、いわゆる「リアルタイム・データ転送」の通常の
データ読取り転送サイクルのタイミング図である。図３
からわかるように、順次クロックが動作している状態で
データ読取り転送が実行される場合、ＳＡＭポートでの
データの正しいシーケンスを維持するために、ＤＴ／Ｏ
Ｅの立ち上がりエッジによって示されるデータ転送のタ
イミングは、正しい順次クロック・サイクル中に発生す
るように正確に維持されなければならない。現在のＶＲ
ＡＭは、最小１５ｎｓの順次クロック・サイクルを有
し、通常は、ＤＴ／ＯＥの立ち上がりエッジが、前の順
次クロックの立ち上がりエッジから５ｎｓ以上後、次の
順次クロックの立ち上がりエッジから５ｎｓ以上前に発
生することを必要とする。これは、転送のタイミング
を、５ｎｓの狭さになる可能性のある「窓」の中に納め
なければならず、非常に高速の回路が必要になることを
意味する。将来のＶＲＡＭは、さらに高速の順次クロッ
クを有する可能性があり、「窓」もそれ相応に狭くなる
可能性がある。
【００１８】本発明の自己タイミング式リアルタイム・
データ転送ＶＲＡＭは、高速の外部制御回路を必要とせ
ずに、非常に狭いタイミング「窓」の中でリアルタイム
・データ転送のタイミングを正確に定める能力を有す
る。このＶＲＡＭは、外部コントローラが転送タイミン
グを供給することを必要とするのではなく、タイミング
にクリティカルなリアルタイム・アクセスを簡単かつ効
率的に同期化する内部タイミング式データ転送を介して
このような高精度をもたらす。
データ転送ＶＲＡＭは、高速の外部制御回路を必要とせ
ずに、非常に狭いタイミング「窓」の中でリアルタイム
・データ転送のタイミングを正確に定める能力を有す
る。このＶＲＡＭは、外部コントローラが転送タイミン
グを供給することを必要とするのではなく、タイミング
にクリティカルなリアルタイム・アクセスを簡単かつ効
率的に同期化する内部タイミング式データ転送を介して
このような高精度をもたらす。
【００１９】ここで図４を参照すると、本発明の好まし
い実施例による３パラメータの一般事例での自己タイミ
ング式データ転送（ＳＴＤＴ）リアルタイム・データ読
取り転送サイクルのタイミング図が示されている。この
図には、ＳＴＤＴ機能の制御の有利な手段が示されてい
る。当業者であれば了解できるように、制御入力の相対
タイミング、シーケンス、極性および動作機能を変更し
た、他の有利な制御手段を考案することができる。ＳＴ
ＤＴアクセスの実際の動作は、ＳＴＤＴ機能が従来のリ
アルタイム・データ転送アクセスの代替として提供され
るのか、それに追加して提供されるのかを含む、複数の
要因に依存する。
い実施例による３パラメータの一般事例での自己タイミ
ング式データ転送（ＳＴＤＴ）リアルタイム・データ読
取り転送サイクルのタイミング図が示されている。この
図には、ＳＴＤＴ機能の制御の有利な手段が示されてい
る。当業者であれば了解できるように、制御入力の相対
タイミング、シーケンス、極性および動作機能を変更し
た、他の有利な制御手段を考案することができる。ＳＴ
ＤＴアクセスの実際の動作は、ＳＴＤＴ機能が従来のリ
アルタイム・データ転送アクセスの代替として提供され
るのか、それに追加して提供されるのかを含む、複数の
要因に依存する。
【００２０】ＳＴＤＴ機能の最も一般的な場合では、３
つのパラメータが必要である。必要なパラメータは、下
記のとおりである。 ・Ｒ 行アドレス ・Ｃ 列アドレス ・Ｔ ＳＴＤＴの目標
つのパラメータが必要である。必要なパラメータは、下
記のとおりである。 ・Ｒ 行アドレス ・Ｃ 列アドレス ・Ｔ ＳＴＤＴの目標
【００２１】この３つの必要なパラメータは、「ＳＴＤ
Ｔ目標」（Ｔ）が必ず列アドレス（Ｃ）と等しくなるよ
うにすることによって、２つに減らすことができる。こ
こでは、３パラメータを有するＳＴＤＴ機能の一般事例
を説明し、下で、２パラメータの事例（Ｃ＝Ｔ）を、Ｓ
ＴＤＴの有用な変形の例として説明する。ＳＴＤＴ機能
のこのような他の変形および単純化の詳細と応用分野
は、当業者であれば容易に識別できるであろう。
Ｔ目標」（Ｔ）が必ず列アドレス（Ｃ）と等しくなるよ
うにすることによって、２つに減らすことができる。こ
こでは、３パラメータを有するＳＴＤＴ機能の一般事例
を説明し、下で、２パラメータの事例（Ｃ＝Ｔ）を、Ｓ
ＴＤＴの有用な変形の例として説明する。ＳＴＤＴ機能
のこのような他の変形および単純化の詳細と応用分野
は、当業者であれば容易に識別できるであろう。
【００２２】ＲＡＳの立ち下がりエッジで、アドレス入
力から行アドレス（Ｒ）を取得し、行Ｒをアクティブに
する。さらに、ＲＡＳの立ち下がりエッジで、ＤＴ／Ｏ
Ｅがロー・レベルであれば、そのアクセスがデータ読取
り転送であることが示される（ＶＲＡＭでは通常こうな
っている）。ＣＡＳの立ち下がりエッジで、アドレス入
力から列アドレス（Ｃ）を取得する。ＤＴ／ＯＥの立ち
上がりエッジで、入力アドレスから目標アドレスを取得
し、ＳＴＤＴ目標を、目標アドレスと等しい値にセット
する。タップ・ポインタが、ＳＴＤＴ目標より１つ少な
い値に達し（ＴＡＰ＝Ｔ−１）、ＳＴＤＴ目標（Ｔ）へ
増分されようとしている時に、順次クロックの立ち上が
りエッジに応答してデータ転送が行われる。データ転送
時には、データが行ＲとＳＡＭの間で転送され、タップ
・ポインタに、列アドレス（Ｃ）がロードされる。
力から行アドレス（Ｒ）を取得し、行Ｒをアクティブに
する。さらに、ＲＡＳの立ち下がりエッジで、ＤＴ／Ｏ
Ｅがロー・レベルであれば、そのアクセスがデータ読取
り転送であることが示される（ＶＲＡＭでは通常こうな
っている）。ＣＡＳの立ち下がりエッジで、アドレス入
力から列アドレス（Ｃ）を取得する。ＤＴ／ＯＥの立ち
上がりエッジで、入力アドレスから目標アドレスを取得
し、ＳＴＤＴ目標を、目標アドレスと等しい値にセット
する。タップ・ポインタが、ＳＴＤＴ目標より１つ少な
い値に達し（ＴＡＰ＝Ｔ−１）、ＳＴＤＴ目標（Ｔ）へ
増分されようとしている時に、順次クロックの立ち上が
りエッジに応答してデータ転送が行われる。データ転送
時には、データが行ＲとＳＡＭの間で転送され、タップ
・ポインタに、列アドレス（Ｃ）がロードされる。
【００２３】データ転送後の最初の順次クロックの立ち
上がりエッジに応答して、ＳＡＭの新しい内容が、直列
ポートで使用可能になる。タップ・ポインタは、順次ク
ロックに応答して、データ転送中にシーケンスＴ−２、
Ｔ−１、Ｃ、Ｃ＋１、Ｃ＋２に従う。ＳＡＭポートでの
直列データの流れは、このデータ転送中に継ぎ目なしに
ステップし、シーケンス｛Ｑ；Ｔ−２｝、｛Ｑ；Ｔ−
１｝、｛Ｒ；Ｃ｝、｛Ｒ；Ｃ＋１｝、｛Ｒ；Ｃ＋２｝に
従う。おそらく、ほとんどの場合に、このシーケンス
は、Ｑ＝Ｒ−１かつＣ＝Ｔ＝０であって、メモリ・アド
レス空間内で連続したものになるはずである。しかし、
このＳＴＤＴ機能の３パラメータの事例では、非常に有
利な柔軟性と応用の有用性がもたらされる。
上がりエッジに応答して、ＳＡＭの新しい内容が、直列
ポートで使用可能になる。タップ・ポインタは、順次ク
ロックに応答して、データ転送中にシーケンスＴ−２、
Ｔ−１、Ｃ、Ｃ＋１、Ｃ＋２に従う。ＳＡＭポートでの
直列データの流れは、このデータ転送中に継ぎ目なしに
ステップし、シーケンス｛Ｑ；Ｔ−２｝、｛Ｑ；Ｔ−
１｝、｛Ｒ；Ｃ｝、｛Ｒ；Ｃ＋１｝、｛Ｒ；Ｃ＋２｝に
従う。おそらく、ほとんどの場合に、このシーケンス
は、Ｑ＝Ｒ−１かつＣ＝Ｔ＝０であって、メモリ・アド
レス空間内で連続したものになるはずである。しかし、
このＳＴＤＴ機能の３パラメータの事例では、非常に有
利な柔軟性と応用の有用性がもたらされる。
【００２４】ご存じのように、ＲＡＳ、ＣＡＳおよびＤ
Ｔ／ＯＥを含む、ビデオ表示システムの外部コントロー
ラからのクロック刺激は、粗い粒度でのデータ転送のタ
イミングを示す。ＶＲＡＭがこの刺激を受け取ったなら
ば、データ転送は、タップ・ポインタが目標アドレスよ
り１つ小さい値に達する際に、内部的に順次クロックと
同期化される。したがって、本発明のＶＲＡＭは、極度
に狭いタイミング「窓」の間に転送を行うのに必要であ
り、直列ポートから順次データをリアルタイムで継ぎ目
なしに転送するのに必要な微細タイミング粒度で、高精
度自己タイミング式データ転送を行う能力を有する。
Ｔ／ＯＥを含む、ビデオ表示システムの外部コントロー
ラからのクロック刺激は、粗い粒度でのデータ転送のタ
イミングを示す。ＶＲＡＭがこの刺激を受け取ったなら
ば、データ転送は、タップ・ポインタが目標アドレスよ
り１つ小さい値に達する際に、内部的に順次クロックと
同期化される。したがって、本発明のＶＲＡＭは、極度
に狭いタイミング「窓」の間に転送を行うのに必要であ
り、直列ポートから順次データをリアルタイムで継ぎ目
なしに転送するのに必要な微細タイミング粒度で、高精
度自己タイミング式データ転送を行う能力を有する。
【００２５】図５は、本発明の好ましい実施例の２パラ
メータ事例（Ｃ＝Ｔ）でのＳＴＤＴリアルタイム・デー
タ読取り転送サイクルのタイミング図である。この図
は、ＳＴＤＴ機能の変形の制御の有利な手段を示す図で
ある。前と同様に、制御入力の相対タイミング、シーケ
ンス、極性および動作機能を変更した、他の有利な制御
手段を考案することができる。２パラメータ事例（Ｃ＝
Ｔ）は、行アドレスと列アドレスだけを供給する必要が
あり、ＤＴ／ＯＥの立ち上がりエッジのタイミングは、
このＳＴＤＴの変形に本質的に無関係なので、同一のま
まにすることができるという点で、従来のデータ読取り
転送とある種の共同作用を有する。
メータ事例（Ｃ＝Ｔ）でのＳＴＤＴリアルタイム・デー
タ読取り転送サイクルのタイミング図である。この図
は、ＳＴＤＴ機能の変形の制御の有利な手段を示す図で
ある。前と同様に、制御入力の相対タイミング、シーケ
ンス、極性および動作機能を変更した、他の有利な制御
手段を考案することができる。２パラメータ事例（Ｃ＝
Ｔ）は、行アドレスと列アドレスだけを供給する必要が
あり、ＤＴ／ＯＥの立ち上がりエッジのタイミングは、
このＳＴＤＴの変形に本質的に無関係なので、同一のま
まにすることができるという点で、従来のデータ読取り
転送とある種の共同作用を有する。
【００２６】ＲＡＳの立ち下がりエッジで、アドレス入
力から行アドレス（Ｒ）を取得し、行Ｒをアクティブに
する。さらに、ＲＡＳの立ち下がりエッジで、ＤＴ／Ｏ
Ｅがロー・レベルであれば、そのアクセスがデータ読取
り転送であることが示される（ＶＲＡＭでは通常こうな
っている）。これは、ＳＴＤＴのＣ＝Ｔ変形でのＤＴ／
ＯＥの唯一の機能であり、唯一のタイミング必要条件で
ある。したがって、図５に示されているように、ＤＴ／
ＯＥの立ち上がりエッジのタイミングは無関係である。
ＣＡＳの立ち下がりエッジで、アドレス入力から列アド
レス（Ｃ）を取得する。この２パラメータ変形では、列
アドレス（Ｃ）がＳＴＤＴ目標でもある（Ｃ＝Ｔ）。タ
ップ・ポインタが、ＳＴＤＴ目標より１つ少ない値に達
し（ＴＡＰ＝Ｃ−１）、ＳＴＤＴ目標（Ｃ）へ増分され
ようとしている時に、順次クロックの立ち上がりエッジ
に応答してデータ転送が行われる。データ転送時には、
データが行ＲとＳＡＭの間で転送される。データ転送時
にタップ・ポインタに列アドレス（Ｃ）をロードしても
よいが、タップ・ポインタは、順次クロックによってそ
の値まで増分されるはずなので、この動作は不要であ
る。
力から行アドレス（Ｒ）を取得し、行Ｒをアクティブに
する。さらに、ＲＡＳの立ち下がりエッジで、ＤＴ／Ｏ
Ｅがロー・レベルであれば、そのアクセスがデータ読取
り転送であることが示される（ＶＲＡＭでは通常こうな
っている）。これは、ＳＴＤＴのＣ＝Ｔ変形でのＤＴ／
ＯＥの唯一の機能であり、唯一のタイミング必要条件で
ある。したがって、図５に示されているように、ＤＴ／
ＯＥの立ち上がりエッジのタイミングは無関係である。
ＣＡＳの立ち下がりエッジで、アドレス入力から列アド
レス（Ｃ）を取得する。この２パラメータ変形では、列
アドレス（Ｃ）がＳＴＤＴ目標でもある（Ｃ＝Ｔ）。タ
ップ・ポインタが、ＳＴＤＴ目標より１つ少ない値に達
し（ＴＡＰ＝Ｃ−１）、ＳＴＤＴ目標（Ｃ）へ増分され
ようとしている時に、順次クロックの立ち上がりエッジ
に応答してデータ転送が行われる。データ転送時には、
データが行ＲとＳＡＭの間で転送される。データ転送時
にタップ・ポインタに列アドレス（Ｃ）をロードしても
よいが、タップ・ポインタは、順次クロックによってそ
の値まで増分されるはずなので、この動作は不要であ
る。
【００２７】データ転送後の最初の順次クロックの立ち
上がりエッジに応答して、ＳＡＭの新しい内容が、直列
ポートで使用可能になる。タップ・ポインタは、順次ク
ロックに応答して、データ転送中にシーケンスＣ−２、
Ｃ−１、Ｃ、Ｃ＋１、Ｃ＋２に従う。ＳＡＭポートでの
直列データの流れは、このデータ転送中に継ぎ目なしに
ステップし、シーケンス｛Ｑ；Ｃ−２｝、｛Ｑ；Ｃ−
１｝、｛Ｒ；Ｃ｝、｛Ｒ；Ｃ＋１｝、｛Ｒ；Ｃ＋２｝に
従う。おそらく、ほとんどの場合に、このシーケンス
は、Ｑ＝Ｒ−１かつＣ＝Ｔ＝０であって、メモリ・アド
レス空間内で連続したものになるはずである。
上がりエッジに応答して、ＳＡＭの新しい内容が、直列
ポートで使用可能になる。タップ・ポインタは、順次ク
ロックに応答して、データ転送中にシーケンスＣ−２、
Ｃ−１、Ｃ、Ｃ＋１、Ｃ＋２に従う。ＳＡＭポートでの
直列データの流れは、このデータ転送中に継ぎ目なしに
ステップし、シーケンス｛Ｑ；Ｃ−２｝、｛Ｑ；Ｃ−
１｝、｛Ｒ；Ｃ｝、｛Ｒ；Ｃ＋１｝、｛Ｒ；Ｃ＋２｝に
従う。おそらく、ほとんどの場合に、このシーケンス
は、Ｑ＝Ｒ−１かつＣ＝Ｔ＝０であって、メモリ・アド
レス空間内で連続したものになるはずである。
【００２８】２パラメータ事例の代替事例が発生するの
は、行アドレスと目標アドレスだけが入力される時であ
る。列アドレスは、０になるか（Ｃ＝０）、ＶＲＡＭに
プログラムされた事前に選択された別の値になり、ＳＴ
ＤＴ目標（Ｔ）は、目標アドレスと同一にセットされ
る。タップ・ポインタが、ＳＴＤＴ目標より１つ少ない
値に達し（ＴＡＰ＝Ｔ−１）、ＳＴＤＴ目標（Ｔ）へ増
分されようとしている時に、順次クロックの立ち上がり
エッジに応答してデータ転送が行われる。データ転送時
には、データが行ＲとＳＡＭの間で転送され、タップ・
ポインタに、事前に選択された列アドレス（Ｃ）がロー
ドされる。
は、行アドレスと目標アドレスだけが入力される時であ
る。列アドレスは、０になるか（Ｃ＝０）、ＶＲＡＭに
プログラムされた事前に選択された別の値になり、ＳＴ
ＤＴ目標（Ｔ）は、目標アドレスと同一にセットされ
る。タップ・ポインタが、ＳＴＤＴ目標より１つ少ない
値に達し（ＴＡＰ＝Ｔ−１）、ＳＴＤＴ目標（Ｔ）へ増
分されようとしている時に、順次クロックの立ち上がり
エッジに応答してデータ転送が行われる。データ転送時
には、データが行ＲとＳＡＭの間で転送され、タップ・
ポインタに、事前に選択された列アドレス（Ｃ）がロー
ドされる。
【００２９】ＳＴＤＴの１パラメータ変形または無パラ
メータ変形を実施することも可能である。１パラメータ
事例では、行アドレスＲだけが供給され、列アドレスと
ＳＴＤＴ目標には、なんらかの事前に選択された値がセ
ットされる。たとえば、ビット長５１２のＳＡＭの場
合、ＳＴＤＴ目標を０にセットし、列アドレスを１２に
セットすることができる。タップ・ポインタがＳＴＤＴ
目標より１つ小さい値に達し、ＳＴＤＴ目標へ増分され
ようとしている時に、順次クロックの立ち上がりエッジ
に応答してデータ転送が行われる。この例では、タップ
・ポインタが最大カウント値（すなわち、９ビットＴＡ
Ｐの場合は５１１または２進数の「１１１１１１１１
１」）に達し、次の増分の際にラップアラウンドして０
に戻ろうとしている時に、順次クロックに応答してデー
タ転送が行われる。データ転送時には、データがＲＡＭ
の行ＲとＳＡＭの間で転送され、タップ・ポインタに、
列アドレス（Ｃ）、たとえば値１２がロードされる。
メータ変形を実施することも可能である。１パラメータ
事例では、行アドレスＲだけが供給され、列アドレスと
ＳＴＤＴ目標には、なんらかの事前に選択された値がセ
ットされる。たとえば、ビット長５１２のＳＡＭの場
合、ＳＴＤＴ目標を０にセットし、列アドレスを１２に
セットすることができる。タップ・ポインタがＳＴＤＴ
目標より１つ小さい値に達し、ＳＴＤＴ目標へ増分され
ようとしている時に、順次クロックの立ち上がりエッジ
に応答してデータ転送が行われる。この例では、タップ
・ポインタが最大カウント値（すなわち、９ビットＴＡ
Ｐの場合は５１１または２進数の「１１１１１１１１
１」）に達し、次の増分の際にラップアラウンドして０
に戻ろうとしている時に、順次クロックに応答してデー
タ転送が行われる。データ転送時には、データがＲＡＭ
の行ＲとＳＡＭの間で転送され、タップ・ポインタに、
列アドレス（Ｃ）、たとえば値１２がロードされる。
【００３０】無パラメータ事例では、列アドレスとＳＴ
ＤＴ目標が、０または事前に選択された何らかの値にな
り、ＳＡＭの新しい内容になるデータの行アドレスが、
ＳＡＭの前の内容をロードするのに使用された前の行ア
ドレスより１つ大きい値になる。この０パラメータ事例
では、行アドレス・シーケンスを起動し、再起動するた
めの何らかの手段を使用できるようにする必要がある。
それでも、外部コントローラからのタイミング刺激が、
データ転送の粗タイミング位置を供給するために必要で
ある。さらに、望むならば、３つを超えるパラメータを
有するＳＴＤＴの変形を設けることが可能である。
ＤＴ目標が、０または事前に選択された何らかの値にな
り、ＳＡＭの新しい内容になるデータの行アドレスが、
ＳＡＭの前の内容をロードするのに使用された前の行ア
ドレスより１つ大きい値になる。この０パラメータ事例
では、行アドレス・シーケンスを起動し、再起動するた
めの何らかの手段を使用できるようにする必要がある。
それでも、外部コントローラからのタイミング刺激が、
データ転送の粗タイミング位置を供給するために必要で
ある。さらに、望むならば、３つを超えるパラメータを
有するＳＴＤＴの変形を設けることが可能である。
【００３１】上で述べたどの事例でも、データ転送は、
ＶＲＡＭデバイスによって内部的にタイミングを取ら
れ、順次クロック・ストリームにデータ転送が同期化さ
れた。従来のリアルタイム・データ転送と異なり、ＳＴ
ＤＴデータ転送は、ＲＡＭポートに制御信号を印加する
外部回路によってタイミングを決定されるのではなく、
ＶＲＡＭデバイス自体によってタイミングを決定されて
いる。外部制御信号に対する唯一のタイミング必要条件
は、データ転送の前に、ＳＴＤＴアクセスが開始され、
必要なＳＴＤＴパラメータが供給されていることと、Ｓ
ＴＤＴアクセスがデータ転送の後に打ち切られることで
ある。これらの必要条件を満足するには、複雑な回路や
高速回路は必要ない。というのは、タイミング粒度を、
高速順次クロック・ストリームへの同期に必要なものよ
りはるかに粗くすることができるからである。
ＶＲＡＭデバイスによって内部的にタイミングを取ら
れ、順次クロック・ストリームにデータ転送が同期化さ
れた。従来のリアルタイム・データ転送と異なり、ＳＴ
ＤＴデータ転送は、ＲＡＭポートに制御信号を印加する
外部回路によってタイミングを決定されるのではなく、
ＶＲＡＭデバイス自体によってタイミングを決定されて
いる。外部制御信号に対する唯一のタイミング必要条件
は、データ転送の前に、ＳＴＤＴアクセスが開始され、
必要なＳＴＤＴパラメータが供給されていることと、Ｓ
ＴＤＴアクセスがデータ転送の後に打ち切られることで
ある。これらの必要条件を満足するには、複雑な回路や
高速回路は必要ない。というのは、タイミング粒度を、
高速順次クロック・ストリームへの同期に必要なものよ
りはるかに粗くすることができるからである。
【００３２】本発明を実施するのに必要な、従来のＶＲ
ＡＭに対する追加修正のサイズは、ＶＲＡＭの全サイズ
を大きく増加させるものではない。ＶＲＡＭ設計にＳＴ
ＤＴを実施するには、ＳＴＤＴ機能の検出と制御のため
にＶＲＡＭのアドレス／制御論理回路にわずかな追加修
正を行うことだけが必要である。また、ＴＡＰカウンタ
回路に取り付けられる比較器を追加する必要がある。こ
の比較器のビット数は、ＴＡＰカウンタのビット数（長
さ５１２のＳＡＭの場合９ビット）と同一である。ＳＴ
ＤＴ機能のうちの可能な変形の１つまたはすべてを、現
在のＶＲＡＭ内で使用可能な通常のデータ転送アクセス
の代わりに、またはそれに追加して提供することができ
る。さらに、本発明を、表示メモリ・サブシステムで使
用されるものとして、主にデータ読取り転送（ＲＡＭ→
ＳＡＭ）に関して説明してきたが、本発明は、現在のＶ
ＲＡＭの一部に見られるデータ書込み転送（ＳＡＭ→Ｒ
ＡＭ）に関連して応用することもできる。
ＡＭに対する追加修正のサイズは、ＶＲＡＭの全サイズ
を大きく増加させるものではない。ＶＲＡＭ設計にＳＴ
ＤＴを実施するには、ＳＴＤＴ機能の検出と制御のため
にＶＲＡＭのアドレス／制御論理回路にわずかな追加修
正を行うことだけが必要である。また、ＴＡＰカウンタ
回路に取り付けられる比較器を追加する必要がある。こ
の比較器のビット数は、ＴＡＰカウンタのビット数（長
さ５１２のＳＡＭの場合９ビット）と同一である。ＳＴ
ＤＴ機能のうちの可能な変形の１つまたはすべてを、現
在のＶＲＡＭ内で使用可能な通常のデータ転送アクセス
の代わりに、またはそれに追加して提供することができ
る。さらに、本発明を、表示メモリ・サブシステムで使
用されるものとして、主にデータ読取り転送（ＲＡＭ→
ＳＡＭ）に関して説明してきたが、本発明は、現在のＶ
ＲＡＭの一部に見られるデータ書込み転送（ＳＡＭ→Ｒ
ＡＭ）に関連して応用することもできる。
【００３３】好ましい実施例に関して本発明を具体的に
図示し、説明してきたが、当業者であれば、本発明の趣
旨と範囲から逸脱せずに形態と詳細にさまざまな変更を
加えられることを理解するであろう。
図示し、説明してきたが、当業者であれば、本発明の趣
旨と範囲から逸脱せずに形態と詳細にさまざまな変更を
加えられることを理解するであろう。
【００３４】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３５】（１）データ転送を指令する刺激を外部コ
ントローラから受け取るステップと、タップ・ポインタ
がプログラム可能な目標値と等しい期間の間にＲＡＭ内
の１行から順次アクセス・メモリへの、内部的に順次ク
ロックに同期化されたデータ転送を実行するステップと
を含む、ＲＡＭ、順次アクセス・メモリおよびタップ・
ポインタを有するビデオＲＡＭ半導体メモリ・デバイス
内での自己タイミング式データ転送の方法。 （２）刺激が、データ転送信号の状態遷移であることを
特徴とする、上記（１）に記載のビデオＲＡＭ半導体メ
モリ・デバイス内での自己タイミング式データ転送の方
法。 （３）転送されるデータが、前の順次アクセス・メモリ
内容より１つ大きい行アドレスを有するＲＡＭ行に含ま
れるデータであることを特徴とする、上記（１）に記載
のビデオＲＡＭ半導体メモリ・デバイス内での自己タイ
ミング式データ転送の方法。 （４）さらに、アドレス入力に存在する行アドレスを読
み取るステップを含む、上記（１）に記載のビデオＲＡ
Ｍ半導体メモリ・デバイス内での自己タイミング式デー
タ転送の方法。 （５）転送されるデータが、行アドレスに対応するＲＡ
Ｍ行に含まれるデータであることを特徴とする、上記
（４）に記載のビデオＲＡＭ半導体メモリ・デバイス内
での自己タイミング式データ転送の方法。 （６）刺激が、データ転送信号がイネーブル状態である
時のＲＡＳの状態遷移であることを特徴とする、上記
（４）に記載のビデオＲＡＭ半導体メモリ・デバイス内
での自己タイミング式データ転送の方法。 （７）プログラム可能な目標値が、事前に選択された値
にセットされることを特徴とする、上記（４）に記載の
ビデオＲＡＭ半導体メモリ・デバイス内での自己タイミ
ング式データ転送の方法。 （８）データ転送を実行するステップが、列アドレスを
事前に選択された値にセットするステップと、タップ・
ポインタに列アドレスをロードするステップとを含むこ
とを特徴とする、上記（４）に記載のビデオＲＡＭ半導
体メモリ・デバイス内での自己タイミング式データ転送
の方法。 （９）さらに、アドレス入力に存在する列アドレスを読
み取るステップを含む、上記（４）に記載のビデオＲＡ
Ｍ半導体メモリ・デバイス内での自己タイミング式デー
タ転送の方法。 （１０）プログラム可能な目標値が、事前に選択された
値にセットされることを特徴とする、上記（９）に記載
のビデオＲＡＭ半導体メモリ・デバイス内での自己タイ
ミング式データ転送の方法。 （１１）プログラム可能な目標値が、列アドレスより１
つ小さい値にセットされることを特徴とする、上記
（９）に記載のビデオＲＡＭ半導体メモリ・デバイス内
での自己タイミング式データ転送の方法。 （１２）列アドレスが、０であることを特徴とする、上
記（１１）に記載のビデオＲＡＭ半導体メモリ・デバイ
ス内での自己タイミング式データ転送の方法。 （１３）列アドレスを読み取るステップが、第１入力信
号の状態の変化に応答して発生することを特徴とする、
上記（９）に記載のビデオＲＡＭ半導体メモリ・デバイ
ス内での自己タイミング式データ転送の方法。 （１４）第１入力信号が、ＣＡＳであることを特徴とす
る、上記（１３）に記載のビデオＲＡＭ半導体メモリ・
デバイス内での自己タイミング式データ転送の方法。 （１５）データ転送を実行するステップが、タップ・ポ
インタに列アドレスをロードするステップを含むことを
特徴とする、上記（９）に記載のビデオＲＡＭ半導体メ
モリ・デバイス内での自己タイミング式データ転送の方
法。 （１６）さらに、アドレス入力に存在する目標アドレス
を読み取るステップを含む、上記（４）に記載のビデオ
ＲＡＭ半導体メモリ・デバイス内での自己タイミング式
データ転送の方法。 （１７）プログラム可能な目標値が、目標アドレスより
１つ小さい値にセットされることを特徴とする、上記
（１６）に記載のビデオＲＡＭ半導体メモリ・デバイス
内での自己タイミング式データ転送の方法。 （１８）データ転送を実行するステップが、列アドレス
を事前に選択された値にセットするステップと、タップ
・ポインタに列アドレスをロードするステップとを含む
ことを特徴とする、上記（１７）に記載のビデオＲＡＭ
半導体メモリ・デバイス内での自己タイミング式データ
転送の方法。 （１９）目標が、０に等しいことを特徴とする、上記
（１７）に記載のビデオＲＡＭ半導体メモリ・デバイス
内での自己タイミング式データ転送の方法。 （２０）さらに、アドレス入力に存在する列アドレスを
読み取るステップを含む、上記（１７）に記載のビデオ
ＲＡＭ半導体メモリ・デバイス内での自己タイミング式
データ転送の方法。 （２１）列アドレスを読み取るステップが、第１入力信
号の状態の変化に応答して発生することを特徴とする、
上記（２０）に記載のビデオＲＡＭ半導体メモリ・デバ
イス内での自己タイミング式データ転送の方法。 （２２）第１入力信号が、ＣＡＳであることを特徴とす
る、上記（２１）に記載のビデオＲＡＭ半導体メモリ・
デバイス内での自己タイミング式データ転送の方法。 （２３）データ転送を実行するステップが、タップ・ポ
インタに列アドレスをロードするステップを含むことを
特徴とする、上記（２０）に記載のビデオＲＡＭ半導体
メモリ・デバイス内での自己タイミング式データ転送の
方法。 （２４）目標アドレスを読み取るステップが、第２入力
信号の状態が変化する時に発生することを特徴とする、
上記（１６）に記載のビデオＲＡＭ半導体メモリ・デバ
イス内での自己タイミング式データ転送の方法。 （２５）第２入力信号が、データ転送信号であることを
特徴とする、上記（２４）に記載のビデオＲＡＭ半導体
メモリ・デバイス内での自己タイミング式データ転送の
方法。 （２６）行アドレスの読取りが、第３入力信号の状態が
変化する時に発生することを特徴とする、上記（４）に
記載のビデオＲＡＭ半導体メモリ・デバイス内での自己
タイミング式データ転送の方法。 （２７）第３入力信号が、ＲＡＳであることを特徴とす
る、上記（２６）に記載のビデオＲＡＭ半導体メモリ・
デバイス内での自己タイミング式データ転送の方法。 （２８）さらに、順次アクセス・メモリの内容を直列ポ
ートから出力するステップを含む、上記（４）に記載の
ビデオＲＡＭ半導体メモリ・デバイス内での自己タイミ
ング式データ転送の方法。 （２９）出力のステップが、データ転送を実行するステ
ップの後に発生する最初の順次クロック・サイクルの立
ち上がりエッジに応答して開始されることを特徴とす
る、上記（２８）に記載のビデオＲＡＭ半導体メモリ・
デバイス内での自己タイミング式データ転送の方法。 （３０）ＲＡＭアレイと、直列出力ポートを有する順次
アクセス・アレイと、アドレスを入力するためのアドレ
ス入力と、ＲＡＭアレイと順次アクセス・アレイとの間
でのデータ転送の粗いタイミング位置を示す、外部コン
トローラからの刺激を検出するための感知手段と、感知
手段が刺激を検出するのに応答して、ＲＡＭアレイと順
次アクセス・アレイとの間でのデータ転送を指令する制
御信号を出力することを特徴とし、順次クロックに同期
化され、タップ・ポインタがプログラム可能な目標値よ
り１つ小さい値に等しい期間の間発生する制御信号を供
給するための、制御論理回路と、制御論理回路によって
供給される制御信号に応答して、ＲＡＭアレイと順次ア
クセス・アレイとの間でデータを転送するための転送ゲ
ートとを含む、ビデオＲＡＭ半導体メモリ・デバイス。 （３１）刺激が、データ転送信号の状態遷移であること
を特徴とする、上記（３０）に記載のビデオＲＡＭ半導
体メモリ・デバイス。 （３２）転送されるデータが、前の順次アクセス・メモ
リ内容より１つ大きい行アドレスを有するＲＡＭ行に含
まれるデータであることを特徴とする、上記（３０）に
記載のビデオＲＡＭ半導体メモリ・デバイス。 （３３）転送されるデータが、アドレス入力で読み取ら
れる行アドレスに対応するＲＡＭ行に含まれることを特
徴とする、上記（３０）に記載のビデオＲＡＭ半導体メ
モリ・デバイス。 （３４）刺激が、データ転送信号がイネーブル状態であ
る時のＲＡＳの状態遷移であることを特徴とする、上記
（３０）に記載のビデオＲＡＭ半導体メモリ・デバイ
ス。 （３５）プログラム可能な目標値が、事前に選択された
値にセットされることを特徴とする、上記（３０）に記
載のビデオＲＡＭ半導体メモリ・デバイス。 （３６）プログラム可能な目標値が、アドレス入力で読
み取られた列アドレスより１つ小さい値にセットされる
ことを特徴とする、上記（３０）に記載のビデオＲＡＭ
半導体メモリ・デバイス。 （３７）列アドレスが０であることを特徴とする、上記
（３６）に記載のビデオＲＡＭ半導体メモリ・デバイ
ス。 （３８）列アドレスが、第１入力信号の状態の変化に応
答して読み取られることを特徴とする、上記（３６）に
記載のビデオＲＡＭ半導体メモリ・デバイス。 （３９）第１入力信号がＣＡＳであることを特徴とす
る、上記（３８）に記載のビデオＲＡＭ半導体メモリ・
デバイス。 （４０）データ転送を指令する制御信号が出力されるの
と同時に、制御論理回路が、列アドレスをタップ・ポイ
ンタにロードすることを特徴とする、上記（３６）に記
載のビデオＲＡＭ半導体メモリ・デバイス。 （４１）プログラム可能な目標値が、アドレス入力で読
み取られた目標アドレスより１つ小さい値にセットされ
ることを特徴とする、上記（３３）に記載のビデオＲＡ
Ｍ半導体メモリ・デバイス。 （４２）目標アドレスが、０に等しいことを特徴とす
る、上記（４１）に記載のビデオＲＡＭ半導体メモリ・
デバイス。 （４３）目標アドレスが、第２入力信号の状態の変化に
応答して読み取られることを特徴とする、上記（４１）
に記載のビデオＲＡＭ半導体メモリ・デバイス。 （４４）第２入力信号が、データ転送信号であることを
特徴とする、上記（４３）に記載のビデオＲＡＭ半導体
メモリ・デバイス。 （４５）列アドレスが、アドレス入力で読み取られるこ
とを特徴とする、上記（４１）に記載のビデオＲＡＭ半
導体メモリ・デバイス。 （４６）データ転送を指令する制御信号が出力されるの
と同時に、制御論理回路が、タップ・ポインタに列アド
レスをロードすることを特徴とする、上記（４５）に記
載のビデオＲＡＭ半導体メモリ・デバイス。 （４７）列アドレスが、第１入力信号の状態の変化に応
答して読み取られることを特徴とする、上記（４５）に
記載のビデオＲＡＭ半導体メモリ・デバイス。 （４８）第１入力信号が、ＣＡＳであることを特徴とす
る、上記（４７）に記載のビデオＲＡＭ半導体メモリ・
デバイス。 （４９）行アドレスが、第３入力信号の状態の変化に応
答して読み取られることを特徴とする、上記（３３）に
記載のビデオＲＡＭ半導体メモリ・デバイス。 （５０）第３入力信号が、ＲＡＳであることを特徴とす
る、上記（４９）に記載のビデオＲＡＭ半導体メモリ・
デバイス。 （５１）直列ポートが、データ転送の後の最初に発生す
る順次クロック・サイクルの立ち上がりエッジに応答し
て、順次アクセス・アレイの内容を出力し始めることを
特徴とする、上記（３０）に記載のビデオＲＡＭ半導体
メモリ・デバイス。 （５２）アドレス入力に存在する行アドレスを読み取る
ステップと、アドレス入力に存在する列アドレスを読み
取るステップと、データ転送信号がイネーブル状態であ
る時にＲＡＳの状態遷移を検出するステップと、タップ
・ポインタが列アドレスより１つ小さい値に等しい期間
の間に、行アドレスに対応するＲＡＭ内の行から順次ア
クセス・メモリへ、内部的に順次クロックに同期化され
た状態で、行アドレスに対応するＲＡＭ行に含まれるデ
ータを転送するステップとを含む、ＲＡＭ、順次アクセ
ス・メモリおよびタップ・ポインタを有するビデオＲＡ
Ｍ半導体メモリ・デバイス内での自己タイミング式リア
ルタイム・データ転送の方法。 （５３）列アドレスが０であることを特徴とする、上記
（５２）に記載のビデオＲＡＭ半導体メモリ・デバイス
内での自己タイミング式リアルタイム・データ転送の方
法。 （５４）列アドレスを読み取るステップが、ＣＡＳの状
態の変化に応答して発生することを特徴とする、上記
（５２）に記載のビデオＲＡＭ半導体メモリ・デバイス
内での自己タイミング式リアルタイム・データ転送の方
法。 （５５）行アドレスを読み取るステップが、ＲＡＳの状
態の変化に応答して発生することを特徴とする、上記
（５２）に記載のビデオＲＡＭ半導体メモリ・デバイス
内での自己タイミング式リアルタイム・データ転送の方
法。
ントローラから受け取るステップと、タップ・ポインタ
がプログラム可能な目標値と等しい期間の間にＲＡＭ内
の１行から順次アクセス・メモリへの、内部的に順次ク
ロックに同期化されたデータ転送を実行するステップと
を含む、ＲＡＭ、順次アクセス・メモリおよびタップ・
ポインタを有するビデオＲＡＭ半導体メモリ・デバイス
内での自己タイミング式データ転送の方法。 （２）刺激が、データ転送信号の状態遷移であることを
特徴とする、上記（１）に記載のビデオＲＡＭ半導体メ
モリ・デバイス内での自己タイミング式データ転送の方
法。 （３）転送されるデータが、前の順次アクセス・メモリ
内容より１つ大きい行アドレスを有するＲＡＭ行に含ま
れるデータであることを特徴とする、上記（１）に記載
のビデオＲＡＭ半導体メモリ・デバイス内での自己タイ
ミング式データ転送の方法。 （４）さらに、アドレス入力に存在する行アドレスを読
み取るステップを含む、上記（１）に記載のビデオＲＡ
Ｍ半導体メモリ・デバイス内での自己タイミング式デー
タ転送の方法。 （５）転送されるデータが、行アドレスに対応するＲＡ
Ｍ行に含まれるデータであることを特徴とする、上記
（４）に記載のビデオＲＡＭ半導体メモリ・デバイス内
での自己タイミング式データ転送の方法。 （６）刺激が、データ転送信号がイネーブル状態である
時のＲＡＳの状態遷移であることを特徴とする、上記
（４）に記載のビデオＲＡＭ半導体メモリ・デバイス内
での自己タイミング式データ転送の方法。 （７）プログラム可能な目標値が、事前に選択された値
にセットされることを特徴とする、上記（４）に記載の
ビデオＲＡＭ半導体メモリ・デバイス内での自己タイミ
ング式データ転送の方法。 （８）データ転送を実行するステップが、列アドレスを
事前に選択された値にセットするステップと、タップ・
ポインタに列アドレスをロードするステップとを含むこ
とを特徴とする、上記（４）に記載のビデオＲＡＭ半導
体メモリ・デバイス内での自己タイミング式データ転送
の方法。 （９）さらに、アドレス入力に存在する列アドレスを読
み取るステップを含む、上記（４）に記載のビデオＲＡ
Ｍ半導体メモリ・デバイス内での自己タイミング式デー
タ転送の方法。 （１０）プログラム可能な目標値が、事前に選択された
値にセットされることを特徴とする、上記（９）に記載
のビデオＲＡＭ半導体メモリ・デバイス内での自己タイ
ミング式データ転送の方法。 （１１）プログラム可能な目標値が、列アドレスより１
つ小さい値にセットされることを特徴とする、上記
（９）に記載のビデオＲＡＭ半導体メモリ・デバイス内
での自己タイミング式データ転送の方法。 （１２）列アドレスが、０であることを特徴とする、上
記（１１）に記載のビデオＲＡＭ半導体メモリ・デバイ
ス内での自己タイミング式データ転送の方法。 （１３）列アドレスを読み取るステップが、第１入力信
号の状態の変化に応答して発生することを特徴とする、
上記（９）に記載のビデオＲＡＭ半導体メモリ・デバイ
ス内での自己タイミング式データ転送の方法。 （１４）第１入力信号が、ＣＡＳであることを特徴とす
る、上記（１３）に記載のビデオＲＡＭ半導体メモリ・
デバイス内での自己タイミング式データ転送の方法。 （１５）データ転送を実行するステップが、タップ・ポ
インタに列アドレスをロードするステップを含むことを
特徴とする、上記（９）に記載のビデオＲＡＭ半導体メ
モリ・デバイス内での自己タイミング式データ転送の方
法。 （１６）さらに、アドレス入力に存在する目標アドレス
を読み取るステップを含む、上記（４）に記載のビデオ
ＲＡＭ半導体メモリ・デバイス内での自己タイミング式
データ転送の方法。 （１７）プログラム可能な目標値が、目標アドレスより
１つ小さい値にセットされることを特徴とする、上記
（１６）に記載のビデオＲＡＭ半導体メモリ・デバイス
内での自己タイミング式データ転送の方法。 （１８）データ転送を実行するステップが、列アドレス
を事前に選択された値にセットするステップと、タップ
・ポインタに列アドレスをロードするステップとを含む
ことを特徴とする、上記（１７）に記載のビデオＲＡＭ
半導体メモリ・デバイス内での自己タイミング式データ
転送の方法。 （１９）目標が、０に等しいことを特徴とする、上記
（１７）に記載のビデオＲＡＭ半導体メモリ・デバイス
内での自己タイミング式データ転送の方法。 （２０）さらに、アドレス入力に存在する列アドレスを
読み取るステップを含む、上記（１７）に記載のビデオ
ＲＡＭ半導体メモリ・デバイス内での自己タイミング式
データ転送の方法。 （２１）列アドレスを読み取るステップが、第１入力信
号の状態の変化に応答して発生することを特徴とする、
上記（２０）に記載のビデオＲＡＭ半導体メモリ・デバ
イス内での自己タイミング式データ転送の方法。 （２２）第１入力信号が、ＣＡＳであることを特徴とす
る、上記（２１）に記載のビデオＲＡＭ半導体メモリ・
デバイス内での自己タイミング式データ転送の方法。 （２３）データ転送を実行するステップが、タップ・ポ
インタに列アドレスをロードするステップを含むことを
特徴とする、上記（２０）に記載のビデオＲＡＭ半導体
メモリ・デバイス内での自己タイミング式データ転送の
方法。 （２４）目標アドレスを読み取るステップが、第２入力
信号の状態が変化する時に発生することを特徴とする、
上記（１６）に記載のビデオＲＡＭ半導体メモリ・デバ
イス内での自己タイミング式データ転送の方法。 （２５）第２入力信号が、データ転送信号であることを
特徴とする、上記（２４）に記載のビデオＲＡＭ半導体
メモリ・デバイス内での自己タイミング式データ転送の
方法。 （２６）行アドレスの読取りが、第３入力信号の状態が
変化する時に発生することを特徴とする、上記（４）に
記載のビデオＲＡＭ半導体メモリ・デバイス内での自己
タイミング式データ転送の方法。 （２７）第３入力信号が、ＲＡＳであることを特徴とす
る、上記（２６）に記載のビデオＲＡＭ半導体メモリ・
デバイス内での自己タイミング式データ転送の方法。 （２８）さらに、順次アクセス・メモリの内容を直列ポ
ートから出力するステップを含む、上記（４）に記載の
ビデオＲＡＭ半導体メモリ・デバイス内での自己タイミ
ング式データ転送の方法。 （２９）出力のステップが、データ転送を実行するステ
ップの後に発生する最初の順次クロック・サイクルの立
ち上がりエッジに応答して開始されることを特徴とす
る、上記（２８）に記載のビデオＲＡＭ半導体メモリ・
デバイス内での自己タイミング式データ転送の方法。 （３０）ＲＡＭアレイと、直列出力ポートを有する順次
アクセス・アレイと、アドレスを入力するためのアドレ
ス入力と、ＲＡＭアレイと順次アクセス・アレイとの間
でのデータ転送の粗いタイミング位置を示す、外部コン
トローラからの刺激を検出するための感知手段と、感知
手段が刺激を検出するのに応答して、ＲＡＭアレイと順
次アクセス・アレイとの間でのデータ転送を指令する制
御信号を出力することを特徴とし、順次クロックに同期
化され、タップ・ポインタがプログラム可能な目標値よ
り１つ小さい値に等しい期間の間発生する制御信号を供
給するための、制御論理回路と、制御論理回路によって
供給される制御信号に応答して、ＲＡＭアレイと順次ア
クセス・アレイとの間でデータを転送するための転送ゲ
ートとを含む、ビデオＲＡＭ半導体メモリ・デバイス。 （３１）刺激が、データ転送信号の状態遷移であること
を特徴とする、上記（３０）に記載のビデオＲＡＭ半導
体メモリ・デバイス。 （３２）転送されるデータが、前の順次アクセス・メモ
リ内容より１つ大きい行アドレスを有するＲＡＭ行に含
まれるデータであることを特徴とする、上記（３０）に
記載のビデオＲＡＭ半導体メモリ・デバイス。 （３３）転送されるデータが、アドレス入力で読み取ら
れる行アドレスに対応するＲＡＭ行に含まれることを特
徴とする、上記（３０）に記載のビデオＲＡＭ半導体メ
モリ・デバイス。 （３４）刺激が、データ転送信号がイネーブル状態であ
る時のＲＡＳの状態遷移であることを特徴とする、上記
（３０）に記載のビデオＲＡＭ半導体メモリ・デバイ
ス。 （３５）プログラム可能な目標値が、事前に選択された
値にセットされることを特徴とする、上記（３０）に記
載のビデオＲＡＭ半導体メモリ・デバイス。 （３６）プログラム可能な目標値が、アドレス入力で読
み取られた列アドレスより１つ小さい値にセットされる
ことを特徴とする、上記（３０）に記載のビデオＲＡＭ
半導体メモリ・デバイス。 （３７）列アドレスが０であることを特徴とする、上記
（３６）に記載のビデオＲＡＭ半導体メモリ・デバイ
ス。 （３８）列アドレスが、第１入力信号の状態の変化に応
答して読み取られることを特徴とする、上記（３６）に
記載のビデオＲＡＭ半導体メモリ・デバイス。 （３９）第１入力信号がＣＡＳであることを特徴とす
る、上記（３８）に記載のビデオＲＡＭ半導体メモリ・
デバイス。 （４０）データ転送を指令する制御信号が出力されるの
と同時に、制御論理回路が、列アドレスをタップ・ポイ
ンタにロードすることを特徴とする、上記（３６）に記
載のビデオＲＡＭ半導体メモリ・デバイス。 （４１）プログラム可能な目標値が、アドレス入力で読
み取られた目標アドレスより１つ小さい値にセットされ
ることを特徴とする、上記（３３）に記載のビデオＲＡ
Ｍ半導体メモリ・デバイス。 （４２）目標アドレスが、０に等しいことを特徴とす
る、上記（４１）に記載のビデオＲＡＭ半導体メモリ・
デバイス。 （４３）目標アドレスが、第２入力信号の状態の変化に
応答して読み取られることを特徴とする、上記（４１）
に記載のビデオＲＡＭ半導体メモリ・デバイス。 （４４）第２入力信号が、データ転送信号であることを
特徴とする、上記（４３）に記載のビデオＲＡＭ半導体
メモリ・デバイス。 （４５）列アドレスが、アドレス入力で読み取られるこ
とを特徴とする、上記（４１）に記載のビデオＲＡＭ半
導体メモリ・デバイス。 （４６）データ転送を指令する制御信号が出力されるの
と同時に、制御論理回路が、タップ・ポインタに列アド
レスをロードすることを特徴とする、上記（４５）に記
載のビデオＲＡＭ半導体メモリ・デバイス。 （４７）列アドレスが、第１入力信号の状態の変化に応
答して読み取られることを特徴とする、上記（４５）に
記載のビデオＲＡＭ半導体メモリ・デバイス。 （４８）第１入力信号が、ＣＡＳであることを特徴とす
る、上記（４７）に記載のビデオＲＡＭ半導体メモリ・
デバイス。 （４９）行アドレスが、第３入力信号の状態の変化に応
答して読み取られることを特徴とする、上記（３３）に
記載のビデオＲＡＭ半導体メモリ・デバイス。 （５０）第３入力信号が、ＲＡＳであることを特徴とす
る、上記（４９）に記載のビデオＲＡＭ半導体メモリ・
デバイス。 （５１）直列ポートが、データ転送の後の最初に発生す
る順次クロック・サイクルの立ち上がりエッジに応答し
て、順次アクセス・アレイの内容を出力し始めることを
特徴とする、上記（３０）に記載のビデオＲＡＭ半導体
メモリ・デバイス。 （５２）アドレス入力に存在する行アドレスを読み取る
ステップと、アドレス入力に存在する列アドレスを読み
取るステップと、データ転送信号がイネーブル状態であ
る時にＲＡＳの状態遷移を検出するステップと、タップ
・ポインタが列アドレスより１つ小さい値に等しい期間
の間に、行アドレスに対応するＲＡＭ内の行から順次ア
クセス・メモリへ、内部的に順次クロックに同期化され
た状態で、行アドレスに対応するＲＡＭ行に含まれるデ
ータを転送するステップとを含む、ＲＡＭ、順次アクセ
ス・メモリおよびタップ・ポインタを有するビデオＲＡ
Ｍ半導体メモリ・デバイス内での自己タイミング式リア
ルタイム・データ転送の方法。 （５３）列アドレスが０であることを特徴とする、上記
（５２）に記載のビデオＲＡＭ半導体メモリ・デバイス
内での自己タイミング式リアルタイム・データ転送の方
法。 （５４）列アドレスを読み取るステップが、ＣＡＳの状
態の変化に応答して発生することを特徴とする、上記
（５２）に記載のビデオＲＡＭ半導体メモリ・デバイス
内での自己タイミング式リアルタイム・データ転送の方
法。 （５５）行アドレスを読み取るステップが、ＲＡＳの状
態の変化に応答して発生することを特徴とする、上記
（５２）に記載のビデオＲＡＭ半導体メモリ・デバイス
内での自己タイミング式リアルタイム・データ転送の方
法。
【図１】本発明の好ましい実施例によるＶＲＡＭのブロ
ック図である。
ック図である。
【図２】順次クロックがインアクティブの状態での通常
のデータ読取り転送サイクルのタイミング図である。
のデータ読取り転送サイクルのタイミング図である。
【図３】順次クロックがアクティブの状態での、いわゆ
る「リアルタイム・データ転送」の通常のデータ読取り
転送サイクルのタイミング図である。
る「リアルタイム・データ転送」の通常のデータ読取り
転送サイクルのタイミング図である。
【図４】本発明の好ましい実施例による３パラメータの
一般事例での自己タイミング式データ転送（ＳＴＤＴ）
リアルタイム・データ読取り転送サイクルのタイミング
図である。
一般事例での自己タイミング式データ転送（ＳＴＤＴ）
リアルタイム・データ読取り転送サイクルのタイミング
図である。
【図５】本発明の好ましい実施例による２パラメータの
事例でのＳＴＤＴリアルタイム・データ読取り転送サイ
クルのタイミング図である。
事例でのＳＴＤＴリアルタイム・データ読取り転送サイ
クルのタイミング図である。
１０ ＲＡＭアレイ ２０ ＳＡＭアレイ ３０ アドレス／制御論理回路 ４０ 転送ゲート ５０ タップ・ポインタ（ＴＡＰ）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マシュー・ディー・ベイツ アメリカ合衆国78759 テキサス州オース チン スパイスウッド・スプリングズ・ロ ード 4711 アパートメント・ナンバー 218 (72)発明者 ロデリック・ミカエル・ウェスト アメリカ合衆国05446 バーモント州コル チェスタ キャリッジ・ヒル 10
Claims (55)
- 【請求項１】データ転送を指令する刺激を外部コントロ
ーラから受け取るステップと、 タップ・ポインタがプログラム可能な目標値と等しい期
間の間にＲＡＭ内の１行から順次アクセス・メモリへ
の、内部的に順次クロックに同期化されたデータ転送を
実行するステップとを含む、ＲＡＭ、順次アクセス・メ
モリおよびタップ・ポインタを有するビデオＲＡＭ半導
体メモリ・デバイス内での自己タイミング式データ転送
の方法。 - 【請求項２】刺激が、データ転送信号の状態遷移である
ことを特徴とする、請求項１に記載のビデオＲＡＭ半導
体メモリ・デバイス内での自己タイミング式データ転送
の方法。 - 【請求項３】転送されるデータが、前の順次アクセス・
メモリ内容より１つ大きい行アドレスを有するＲＡＭ行
に含まれるデータであることを特徴とする、請求項１に
記載のビデオＲＡＭ半導体メモリ・デバイス内での自己
タイミング式データ転送の方法。 - 【請求項４】さらに、アドレス入力に存在する行アドレ
スを読み取るステップを含む、請求項１に記載のビデオ
ＲＡＭ半導体メモリ・デバイス内での自己タイミング式
データ転送の方法。 - 【請求項５】転送されるデータが、行アドレスに対応す
るＲＡＭ行に含まれるデータであることを特徴とする、
請求項４に記載のビデオＲＡＭ半導体メモリ・デバイス
内での自己タイミング式データ転送の方法。 - 【請求項６】刺激が、データ転送信号がイネーブル状態
である時のＲＡＳの状態遷移であることを特徴とする、
請求項４に記載のビデオＲＡＭ半導体メモリ・デバイス
内での自己タイミング式データ転送の方法。 - 【請求項７】プログラム可能な目標値が、事前に選択さ
れた値にセットされることを特徴とする、請求項４に記
載のビデオＲＡＭ半導体メモリ・デバイス内での自己タ
イミング式データ転送の方法。 - 【請求項８】データ転送を実行するステップが、列アド
レスを事前に選択された値にセットするステップと、タ
ップ・ポインタに列アドレスをロードするステップとを
含むことを特徴とする、請求項４に記載のビデオＲＡＭ
半導体メモリ・デバイス内での自己タイミング式データ
転送の方法。 - 【請求項９】さらに、アドレス入力に存在する列アドレ
スを読み取るステップを含む、請求項４に記載のビデオ
ＲＡＭ半導体メモリ・デバイス内での自己タイミング式
データ転送の方法。 - 【請求項１０】プログラム可能な目標値が、事前に選択
された値にセットされることを特徴とする、請求項９に
記載のビデオＲＡＭ半導体メモリ・デバイス内での自己
タイミング式データ転送の方法。 - 【請求項１１】プログラム可能な目標値が、列アドレス
より１つ小さい値にセットされることを特徴とする、請
求項９に記載のビデオＲＡＭ半導体メモリ・デバイス内
での自己タイミング式データ転送の方法。 - 【請求項１２】列アドレスが、０であることを特徴とす
る、請求項１１に記載のビデオＲＡＭ半導体メモリ・デ
バイス内での自己タイミング式データ転送の方法。 - 【請求項１３】列アドレスを読み取るステップが、第１
入力信号の状態の変化に応答して発生することを特徴と
する、請求項９に記載のビデオＲＡＭ半導体メモリ・デ
バイス内での自己タイミング式データ転送の方法。 - 【請求項１４】第１入力信号が、ＣＡＳであることを特
徴とする、請求項１３に記載のビデオＲＡＭ半導体メモ
リ・デバイス内での自己タイミング式データ転送の方
法。 - 【請求項１５】データ転送を実行するステップが、タッ
プ・ポインタに列アドレスをロードするステップを含む
ことを特徴とする、請求項９に記載のビデオＲＡＭ半導
体メモリ・デバイス内での自己タイミング式データ転送
の方法。 - 【請求項１６】さらに、アドレス入力に存在する目標ア
ドレスを読み取るステップを含む、請求項４に記載のビ
デオＲＡＭ半導体メモリ・デバイス内での自己タイミン
グ式データ転送の方法。 - 【請求項１７】プログラム可能な目標値が、目標アドレ
スより１つ小さい値にセットされることを特徴とする、
請求項１６に記載のビデオＲＡＭ半導体メモリ・デバイ
ス内での自己タイミング式データ転送の方法。 - 【請求項１８】データ転送を実行するステップが、列ア
ドレスを事前に選択された値にセットするステップと、
タップ・ポインタに列アドレスをロードするステップと
を含むことを特徴とする、請求項１７に記載のビデオＲ
ＡＭ半導体メモリ・デバイス内での自己タイミング式デ
ータ転送の方法。 - 【請求項１９】目標が、０に等しいことを特徴とする、
請求項１７に記載のビデオＲＡＭ半導体メモリ・デバイ
ス内での自己タイミング式データ転送の方法。 - 【請求項２０】さらに、アドレス入力に存在する列アド
レスを読み取るステップを含む、請求項１７に記載のビ
デオＲＡＭ半導体メモリ・デバイス内での自己タイミン
グ式データ転送の方法。 - 【請求項２１】列アドレスを読み取るステップが、第１
入力信号の状態の変化に応答して発生することを特徴と
する、請求項２０に記載のビデオＲＡＭ半導体メモリ・
デバイス内での自己タイミング式データ転送の方法。 - 【請求項２２】第１入力信号が、ＣＡＳであることを特
徴とする、請求項２１に記載のビデオＲＡＭ半導体メモ
リ・デバイス内での自己タイミング式データ転送の方
法。 - 【請求項２３】データ転送を実行するステップが、タッ
プ・ポインタに列アドレスをロードするステップを含む
ことを特徴とする、請求項２０に記載のビデオＲＡＭ半
導体メモリ・デバイス内での自己タイミング式データ転
送の方法。 - 【請求項２４】目標アドレスを読み取るステップが、第
２入力信号の状態が変化する時に発生することを特徴と
する、請求項１６に記載のビデオＲＡＭ半導体メモリ・
デバイス内での自己タイミング式データ転送の方法。 - 【請求項２５】第２入力信号が、データ転送信号である
ことを特徴とする、請求項２４に記載のビデオＲＡＭ半
導体メモリ・デバイス内での自己タイミング式データ転
送の方法。 - 【請求項２６】行アドレスの読取りが、第３入力信号の
状態が変化する時に発生することを特徴とする、請求項
４に記載のビデオＲＡＭ半導体メモリ・デバイス内での
自己タイミング式データ転送の方法。 - 【請求項２７】第３入力信号が、ＲＡＳであることを特
徴とする、請求項２６に記載のビデオＲＡＭ半導体メモ
リ・デバイス内での自己タイミング式データ転送の方
法。 - 【請求項２８】さらに、順次アクセス・メモリの内容を
直列ポートから出力するステップを含む、請求項４に記
載のビデオＲＡＭ半導体メモリ・デバイス内での自己タ
イミング式データ転送の方法。 - 【請求項２９】出力のステップが、データ転送を実行す
るステップの後に発生する最初の順次クロック・サイク
ルの立ち上がりエッジに応答して開始されることを特徴
とする、請求項２８に記載のビデオＲＡＭ半導体メモリ
・デバイス内での自己タイミング式データ転送の方法。 - 【請求項３０】ＲＡＭアレイと、 直列出力ポートを有する順次アクセス・アレイと、 アドレスを入力するためのアドレス入力と、 ＲＡＭアレイと順次アクセス・アレイとの間でのデータ
転送の粗いタイミング位置を示す、外部コントローラか
らの刺激を検出するための感知手段と、 感知手段が刺激を検出するのに応答して、ＲＡＭアレイ
と順次アクセス・アレイとの間でのデータ転送を指令す
る制御信号を出力することを特徴とし、順次クロックに
同期化され、タップ・ポインタがプログラム可能な目標
値より１つ小さい値に等しい期間の間発生する制御信号
を供給するための、制御論理回路と、 制御論理回路によって供給される制御信号に応答して、
ＲＡＭアレイと順次アクセス・アレイとの間でデータを
転送するための転送ゲートとを含む、ビデオＲＡＭ半導
体メモリ・デバイス。 - 【請求項３１】刺激が、データ転送信号の状態遷移であ
ることを特徴とする、請求項３０に記載のビデオＲＡＭ
半導体メモリ・デバイス。 - 【請求項３２】転送されるデータが、前の順次アクセス
・メモリ内容より１つ大きい行アドレスを有するＲＡＭ
行に含まれるデータであることを特徴とする、請求項３
０に記載のビデオＲＡＭ半導体メモリ・デバイス。 - 【請求項３３】転送されるデータが、アドレス入力で読
み取られる行アドレスに対応するＲＡＭ行に含まれるこ
とを特徴とする、請求項３０に記載のビデオＲＡＭ半導
体メモリ・デバイス。 - 【請求項３４】刺激が、データ転送信号がイネーブル状
態である時のＲＡＳの状態遷移であることを特徴とす
る、請求項３０に記載のビデオＲＡＭ半導体メモリ・デ
バイス。 - 【請求項３５】プログラム可能な目標値が、事前に選択
された値にセットされることを特徴とする、請求項３０
に記載のビデオＲＡＭ半導体メモリ・デバイス。 - 【請求項３６】プログラム可能な目標値が、アドレス入
力で読み取られた列アドレスより１つ小さい値にセット
されることを特徴とする、請求項３０に記載のビデオＲ
ＡＭ半導体メモリ・デバイス。 - 【請求項３７】列アドレスが０であることを特徴とす
る、請求項３６に記載のビデオＲＡＭ半導体メモリ・デ
バイス。 - 【請求項３８】列アドレスが、第１入力信号の状態の変
化に応答して読み取られることを特徴とする、請求項３
６に記載のビデオＲＡＭ半導体メモリ・デバイス。 - 【請求項３９】第１入力信号がＣＡＳであることを特徴
とする、請求項３８に記載のビデオＲＡＭ半導体メモリ
・デバイス。 - 【請求項４０】データ転送を指令する制御信号が出力さ
れるのと同時に、制御論理回路が、列アドレスをタップ
・ポインタにロードすることを特徴とする、請求項３６
に記載のビデオＲＡＭ半導体メモリ・デバイス。 - 【請求項４１】プログラム可能な目標値が、アドレス入
力で読み取られた目標アドレスより１つ小さい値にセッ
トされることを特徴とする、請求項３３に記載のビデオ
ＲＡＭ半導体メモリ・デバイス。 - 【請求項４２】目標アドレスが、０に等しいことを特徴
とする、請求項４１に記載のビデオＲＡＭ半導体メモリ
・デバイス。 - 【請求項４３】目標アドレスが、第２入力信号の状態の
変化に応答して読み取られることを特徴とする、請求項
４１に記載のビデオＲＡＭ半導体メモリ・デバイス。 - 【請求項４４】第２入力信号が、データ転送信号である
ことを特徴とする、請求項４３に記載のビデオＲＡＭ半
導体メモリ・デバイス。 - 【請求項４５】列アドレスが、アドレス入力で読み取ら
れることを特徴とする、請求項４１に記載のビデオＲＡ
Ｍ半導体メモリ・デバイス。 - 【請求項４６】データ転送を指令する制御信号が出力さ
れるのと同時に、制御論理回路が、タップ・ポインタに
列アドレスをロードすることを特徴とする、請求項４５
に記載のビデオＲＡＭ半導体メモリ・デバイス。 - 【請求項４７】列アドレスが、第１入力信号の状態の変
化に応答して読み取られることを特徴とする、請求項４
５に記載のビデオＲＡＭ半導体メモリ・デバイス。 - 【請求項４８】第１入力信号が、ＣＡＳであることを特
徴とする、請求項４７に記載のビデオＲＡＭ半導体メモ
リ・デバイス。 - 【請求項４９】行アドレスが、第３入力信号の状態の変
化に応答して読み取られることを特徴とする、請求項３
３に記載のビデオＲＡＭ半導体メモリ・デバイス。 - 【請求項５０】第３入力信号が、ＲＡＳであることを特
徴とする、請求項４９に記載のビデオＲＡＭ半導体メモ
リ・デバイス。 - 【請求項５１】直列ポートが、データ転送の後の最初に
発生する順次クロック・サイクルの立ち上がりエッジに
応答して、順次アクセス・アレイの内容を出力し始める
ことを特徴とする、請求項３０に記載のビデオＲＡＭ半
導体メモリ・デバイス。 - 【請求項５２】アドレス入力に存在する行アドレスを読
み取るステップと、 アドレス入力に存在する列アドレスを読み取るステップ
と、 データ転送信号がイネーブル状態である時にＲＡＳの状
態遷移を検出するステップと、 タップ・ポインタが列アドレスより１つ小さい値に等し
い期間の間に、行アドレスに対応するＲＡＭ内の行から
順次アクセス・メモリへ、内部的に順次クロックに同期
化された状態で、行アドレスに対応するＲＡＭ行に含ま
れるデータを転送するステップとを含む、ＲＡＭ、順次
アクセス・メモリおよびタップ・ポインタを有するビデ
オＲＡＭ半導体メモリ・デバイス内での自己タイミング
式リアルタイム・データ転送の方法。 - 【請求項５３】列アドレスが０であることを特徴とす
る、請求項５２に記載のビデオＲＡＭ半導体メモリ・デ
バイス内での自己タイミング式リアルタイム・データ転
送の方法。 - 【請求項５４】列アドレスを読み取るステップが、ＣＡ
Ｓの状態の変化に応答して発生することを特徴とする、
請求項５２に記載のビデオＲＡＭ半導体メモリ・デバイ
ス内での自己タイミング式リアルタイム・データ転送の
方法。 - 【請求項５５】行アドレスを読み取るステップが、ＲＡ
Ｓの状態の変化に応答して発生することを特徴とする、
請求項５２に記載のビデオＲＡＭ半導体メモリ・デバイ
ス内での自己タイミング式リアルタイム・データ転送の
方法。
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