KR0160802B1 - 비디오 램 내에서의 자기-타이밍 조절되는 실시간 데이터 전송방법 및 장치 - Google Patents

Abstract

본 명세서에 개시된 비디오-램 메모리 장치는 행, 열 및 목표 어드레스를 입력하기 위한 어드레스 입력부를 갖는 RAM 어레이와, 직렬 출력 포트를 갖는 직렬 액세스 어레이를 포함한다. 상기 비디오-램은 상기 RAM과 상기 직렬 액세스 어레이 사이의 데이터 전송을 위한 대략적인 타이밍 위치를 나타내는 외부 제어기로부터의 RAS 클럭과 같은 자극 신호를 감지하는 어드레스/제어 논리 회로를 갖는다. 한편, 상기 제어 논리 회로는, 직렬 클럭에 내부적으로 동기되고, 탭 포인터가 프로그래밍 가능한 목표값 또는 입력 목표 어드레스보다 1만큼 작은 값과 동일하게 되는 기간 동안 발생되는 제어 신호를 제공한다. 이는 입력 행 어드레스에 대응하는 상기 RAM 어레이의 행을 상기 RAM 어레이와 상기 직렬 액세스 어레이 사이에 전송할 수 있도록 한다.

Description

비디오 램 내에서의 자기-타이밍 조절되는(self-timed) 실시간 데이터 전송 방법 및 장치

제1도는 본 발명의 양호한 실시예에 따른 VRAM의 블럭도.

제2도는 직렬 클럭이 액티브 상태가 아닌(serial clock inactive) 때의 종래의 판독 데이터 전송 주기(Read Data Transfer Cycle)에 대한 타이밍도(timing diagram).

제3도는 직렬 클럭이 액티브 상태일(serial clock active) 때의 종래의 판독 데이터 전송 주기 - 실시간 데이터 전송(Real-Time Data Transfer)이라 지칭됨 - 에 대한 타이밍도.

제4도는 본 발명의 양호한 실시예에 따라, 3개의 파라미터(parameter)를 갖는 일반적인 경우의 자기-타이밍 조절되는 데이터 전송 (Self-Timed Data Transfer, STDT)의 실시간 판독 데이터 전송 주기에 대한 타이밍도.

제5도는 본 발명의 양호한 실시예에 따라, 파라미터가 2개인 경우의 STDT 실시간 판독 데이터 전송 주기에 대한 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

10 : RAM 어레이 20 : SAM 어레이

30 : 어드레스/제어 로직 40 : 전송 게이트

50 : 탭(TAP)

본 발명은 일반적으로 디스플레이 메모리 서브시스템, 그래픽 및 디스플레이 어댑터 시스템 및 서브시스템에 관한 것이며, 구체적으로는 반도체 메모리 장치에 관한 것이다. 좀더 구체적으로, 본 발명은 비디오-RAM 및 이와 유사한 다른 메모리 장치에 관한 것이다.

비디오-램(Video-RAM, VRAM)은 2 포트 램(2 port RAM)으로서, 기본적으로 메모리 데이터를 직렬로 액세스할 수 있는 부가적인 제2의 포트를 구비하고 있는 전형적인 DRAM이다. VRAM은, RAM 어레이, 직렬 액세스 메모리 어레이(Serial Access Memory array: SAM array), 어드레스/제어 로직, 및 전송 게이트를 포함한다. RAM 어레이는 VRAM의 주 (RAM) 포트에 연결되며, DRAM이나 SRAM과 동일한 방법으로 작동된다. 쉬프트 레지스터(Shift Register)라고도 불리우는 SAM 어레이가 VRAM의 제2 (SAM 또는 직렬) 포트에 연결되고, 직렬 클럭과 같은 외부 비동기 클럭(external asynchronous clock)의 제어에 따라 직렬 액세스될 수 있다. 어드레스/제어 로직은 RAM 포트 상의 어드레스 멀티플렉싱(address multiplexing)을 감독하고 VRAM의 모든 제어 기능과 전체적인 타이밍 기능을 제공한다. 전송 게이트는, 어드레스/제어 로직의 제어에 따라, RAM 어레이와 SAM 어레이 사이에서 메모리 데이터가 전송될 수 있도록 한다.

VRAM의 장점은, 데이터가 RAM과 SAM 어레이 사이에서 전송되어야만 하는 경우를 제외하고는, 2개의 포트가 독립적이고 비동기적으로 작동될 수 있다는 점이다. SAM 어레이는 일반적으로 RAM 어레이의 하나의 행(row)에 해당하는 메모리 용량을 갖고 있으며, 메모리 데이터의 하나의 완전한 행이 단일 데이터 전송 액세스(data transfer access)로 RAM과 SAM 사이에서 전송된다. 2개의 포트의 독립적이고 비동기적인 동작은 디스플레이 메모리 서브시스템에서 탁월하게 응용될 수 있는데, 디스플레이 메모리 서브시스템에서는 RAM 포트를 이용하여 디스플레이 메모리의 내용을 갱신하고 SAM 포트를 이용하여 CRT와 같은 디스플레이 상에 래스터될(rastered) 디스플레이 데이터를 제공한다. RAM 포트는 일반적으로 갱신 하드웨어 (예를 들면, 그래픽 프로세서)의 주파수로 작동된다. SAM 포트는 일반적으로 디스플레이의 요구에 의해 지시되는 주파수로 작동된다. 디스플레이상으로 래스터될 디스플레이 데이터는 SAM 포트로부터 얻어지기 때문에, 거의 모든 RAM 포트 대역폭(RAM port bandwidth)이 디스플레이 메모리의 내용을 갱신하기 위하여 이용될 수 있다.

디스플레이 메모리 서브시스템에서, VRAM이 SAM 포트에 디스플레이 데이터를 제공한다. SAM 어레이는 디스플레이 데이터의 하나의 행에 해당하는 용량만을 갖고 있기 때문에, SAM 어레이는 디스플레이 프레임 시간 동안 디스플레이 데이터의 새로운 행을 계속적으로 재로드(reload)하여야 한다. 일반적으로, 디스플레이 데이터의 새로운 행 각각은 이전 행의 주소보다 1만큼 큰 주소에 있는 행으로부터 얻어진다. RAM 어레이로부터 디스플레이 데이터의 새로운 하나의 행을 SAM 어레이에 재로드시키는 것은 RAM 포트에서의 데이터 전송 주기(data transfer cycle)를 수행함으로써 이루어진다. RAM 어레이와 SAM 어레이간의 데이터 전송은 RAM 포트에서의 정상적인 DRAM 액세스 주기에 대한 유일한 인터럽션(interruption)이 된다. 이러한 데이터 전송은 다음과 같은 2개의 구별되는 형태로 나뉠 수 있다.

1. SAM 포트가 액티브 상태가 아니고, 직렬 클럭이 멈춘 때,

2. SAM 포트가 액티브 상태이고, 직렬 클럭이 작동되고 있을 때,

전자는 일반적으로 디스플레이 프레임의 블랭킹(blanking) 기간동안, 다음의 수평 주사-라인(horizontal scan-line)용 디스플레이 데이터를 SAM에 로드하는 것과 연관된 것으로서, 직렬 클럭이 멈춘 상태이기 때문에 RAM 포트에서의 데이터 전송 주기는 직렬 클럭과의 동기를 요구하지 않는다. 후자는 일반적으로 디스플레이 프레임의 수평 주사-라인용 액티브 비디오 기간과 연관된 것으로서, 직렬 클럭이 작동중이기 때문에, 요구되는 데이터의 끊임없는(seamless) 흐름을 SAM 포트에서 유지하기 위해서는 RAM 포트에서의 데이터 전송 주기가 직렬 클럭에 정확하게 동기될 필요가 있다. 후자는 종종 VRAM에 관한 학술 명칭으로서 실시간 데이터 전송(Real-Time Data Transfer) 로 지칭되거나 VRAM 방식 디스플레이 서브시스템에 관한 학술 명칭으로서 중간-라인 재로드(Mid-Line Reload)로 지칭된다.

디스플레이 메모리 서브시스템의 설계에 있어서, 실시간 데이터 전송의 제어와 타이밍(timing)이 중요한 문제로 대두된다. 실시간 데이터 전송은 엄격하게 타이밍된 실시간 액세스로서, RAM과 SAM 포트 사이의 정확한 동기를 필요로 한다. 이렇게 엄격히 타이밍된 실시간 액세스는 액세스의 동기 및 제어를 위해 복잡한 고속의 회로를 필요로 할 가능성이 있다. 이때문에, 디스플레이 데이터에서의 중간-라인 재로드 및 이에 관련한 VRAM에 대한 실시간 데이터 전송을 회피하기 위해, VRAM 방식 디스플레이 메모리 서브시스템의 설계자들은 종종 융통성을 포기하거나 디스플레이 메모리를 충분히 이용하지 못하는 쪽을 선택하게 된다.

중간-라인 재로드를 회피하기 위한 방법으로서, VRAM 방식의 수많은 디스플레이 메모리 서브시스템에서 이용되는 전형적인 방법은 디스플레이 메모리의 내용을 비디오 디스플레이 화면 상에 맵핑(mapping)하는 방식에 대한 많은 제한을 포함하고 있다. 일반적으로, 이러한 제한에는

ㆍ 디스플레이 프레임의 제1수평 주사 라인상의 디스플레이 데이터에 대한 고정된 시작 어드레스,

ㆍ 각각의 후속(subsequent) 수평 주사-라인의 시작 어드레스를 생성하기 위하여, 디스플레이 메모리 서브시스템 내의 VRAM의 SAM 어레이 용량과 일치하거나 그 이진부(binary fraction)이도록 고정되는 어드레스 증가분, 및

ㆍ 디스플레이 메모리 서브시스템 내의 VRAM의 SAM 어레이 용량보다 크지 않은 디스플레이 데이터량을 요구하는 수평 주사-라인 길이가 포함된다.

중간-라인 재로드를 피하고 또 결국 실시간 데이터 전송을 피하기 위해서는 상기와 같은 제한을 모두 만족시켜야 한다. 범용의 그래픽 어뎁터(graphics adapter) 또는 디스플레이 제어기(display controller)의 경우에는 이러한 제한에 적합해질 수 없다.

실시간 데이터 전송을 피하기 위한 또다른 수단을 분할-레지스터(Split-Register)라는 특징을 포함하는 몇몇의 최신 1Mb VRAM에서 찾을 수 있다. 이러한 VRAM은 SAM 어레이를 절반씩 2개로 나누는데, SAM의 1/2이 액티브 상태인 동안 다른 1/2이 로드되는 분할-레지스터 데이터 전송이라 불리우는 방식에 의해 독립적으로 로드될 수 있다. 이러한 특징은 문제점을 경감시키는 효과는 있으나, 이는 SAM 어레이 용량을 전부 효과적으로 이용할 수 없으며, 분할-레지스터 특징을 이용하지 않을 때 요구되는 데이터 전송 액세스보다 2배의 액세스를 필요로 할 수 있다.

엄격히 타이밍이 조절되는 데이터 전송에 필요한 고정밀도(high accuracy)를 그대로 유지하면서 실시간 데이터 전송을 가능하게 할 수 있도록 제안된 또 다른 접근 방식은 전송을 위한 모든 타이밍을 제어기를 통해 외부적으로 조절하는 대신에 VRAM의 내부적으로 조절되는 것이다. 이러한 경우, VRAM 내에 미리 프로그램되어 직렬 클럭과 동기를 이루는 파라미터에 따라 모든 전송이 VRAM에 의해 내부적으로 자동 개시되기 때문에, 전송은 직렬 출력 스트림(stream)과 쉽게 동기된다. 이러한 접근방식의 경우, 어떠한 외부적인 제어도 타이밍에 개입되지 않으므로 실시간 데이터 전송에 필요한 고정밀도의 타이밍이 달성된다.

그러나, 이러한 접근방식은 여러 단점을 갖는다. 첫번째로, 내부적으로 타이밍 조절되는 전송을 제공하기 위해서는 VRAM 설계가 매우 복잡해지며, 종래의 VRAM과 호환성이 없게 된다. 두번째로, 파라미터의 정적(static) 특성으로 인해 정상 동작이 어려운 동안에는 데이터 출력이 재정렬(reordering)되어야 하기 때문에 설계에 융통성이 없다. 세번째로, 내부 데이터 전송을 할 때 RAM 포트에서의 동시 액세스를 피하기 위해, VRAM은 VRAM 메모리 제어기에 사용중(busy) 신호 또는 대기-상태(wait-state)를 제공해야 한다. 네번째로, 이러한 사용중 프로토콜(busy protocol)에 관한 처리로 인해 비디오 제어기 회로의 복잡도가 증가하며, 다수의 VRAM 사용중 신호가 처리되어야 하는 경우에는 더욱 심하게 증가한다. 또한, 이러한 사용중 핸드쉐이킹 프로토콜(busy handshaking protocol)로 인해 기존의 어떠한 제어기도 VRAM과 함께 사용하기에 부적당하게 된다.

본 발명은, 일반적인 비디오 랜덤 액세스 메모리(VRAM) 장치를 새롭게 개선함으로써, VRAM 방식의 메모리 서브시스템에 이용되는 실시간 데이터 전송에 관련되어 종래에 요구되었던 복잡한 고속 회로의 필요성을 간단하고 효과적으로 없앤다. 또한, 상기 시스템에서는 엄격한 맵핑 제한도 필요하지 않으며, SAM의 효율성도 감소시키지 않는다. 그 밖에도, VRAM 회로 설계가 지나치게 복잡하지 않으며, 매우 융통적이고 동적이며, 대기-상태(wait-state) 핸드쉐이킹 프로토콜을 이용하지 않으므로, 설계가 기존의 비디오 제어기와 완전한 호환성을 갖추며, 종래의 VRAM 데이터 전송을 자연스럽게 확장시킬 수 있다.

본 발명에 따르면, 비디오-램 반도체 메모리 장치는, 입력 행, 열, 및 목표(target) 어드레스를 위한 어드레스 입력부를 갖는 RAM 어레이와 직렬 출력 포트를 갖는 직렬 액세스 어레이를 포함한다. 상기 비디오-램은, RAM 어레이와, 직렬 액세스 어레이 사이의 데이터 전송을 위해, 외부 제어기로부터 입력되어 대략적인(coarse) 타이밍 위치를 표시하는, RAS 클럭과 같은 자극 신호(stimulus)를 감지하는 어드레스/제어 논리 회로를 포함한다. 게다가, 제어 논리 회로는 직렬 클럭에 내부적으로 동기되는 제어 신호를 제공하는데, 상기 제어 신호는 탭 포인터(tap pointer)가 프로그래밍 가능한 목표값 또는 입력된 목표 어드레스보다 1만큼 작은 값과 동일해지는 기간 내에서 발생한다. 이는 입력 행 어드레스에 대응하는 RAM의 행이 RAM 어레이와 직렬 액세스 어레이 사이에서 전송되도록 한다.

본 발명의 부가적인 목적, 특징 및 장점뿐만 아니라 상기에 설명된 사항들은 이하의 상세한 설명으로부터 명백해질 것이다.

신규한 특성이라고 여겨지는 본 발명의 특징은 첨부된 청구항에 개시되어 있다. 그러나, 첨부된 도면과 관련하여 참조할 때 도시된 실시예에 대한 이하의 상세한 설명을 참조하여 본 발명의 양호한 사용 모드, 또 다른 목적 및 장점뿐만 아니라 본 발명 자체도 매우 잘 이해될 수 있게 될 것이다.

이제, 제1도를 구체적으로 참조하면, 제1도는 본 발명의 양호한 실시예에 따른 VRAM의 블럭도를 도시한 것이다. VRAM은, RAM 어레이(10), SAM 어레이(20), 어드레스/제어 논리 회로(30), 전송 게이트(40), 및 탭 포인터(TAP, 50)을 포함한다. RAM 어레이(10)은 VRAM의 주 (RAM) 포트에 연결되어 어드레스/제어 논리 회로(30)의 제어에 따라 DRAM 또는 SRAM와 동일한 방식으로 작동된다. 쉬프트 레지스터라 종종 불리우는 SAM 어레이(20)은 VRAM의 제2 (SAM 또는 직렬) 포트에 연결되어, 직렬 클럭과 같은 외부 비동기 클럭의 제어에 따라 직렬 액세스될 수 있다. SAM(20)에 대한 직렬 액세스는 탭 포인터(TAP, 50)에 의해 제어되는데, 탭 포인터(50)은 직렬 클럭의 매 주기마다 증가하는 계수기(counter)로부터 SAM(20)에 어드레스를 발생시킨다. 탭 포인터(TAP, 50)은 어드레스/제어 논리 회로(30)의 제어에 따라 초기 어드레스가 로드되고, 그의 계수기가 최종 계수에 도달할 때까지 직렬 클럭의 매 주기마다 그의 계수기를 증가시키며, 그 다음에는 자신의 처음 값으로 초기화된다(wraps back). 어드레스/제어 논리 회로(30)은 RAM 포트상의 어드레스 멀티플렉싱과 데이터 흐름을 통제하고 VRAM의 모든 제어 및 전체 타이밍 기능을 제공한다. 전송 게이트(40)은 어드레스/제어 논리 회로(30)의 제어에 따라, RAM 어레이(10)과 SAM 어레이(20) 사이에서 메모리 데이터를 전송할 수 있도록 해준다.

제2도에는 직렬 클럭이 액티브 상태가 아닌 경우의 종래의 판독 데이터 전송 주기에 대한 타이밍도를 도시한 것이다. 종래의 VRAM에서, 판독 데이터 전송 주기(read data transfer cycle)는 로우(low) 레벨로 된 데이터 전송/출력 인에이블(Data Transfer/Output Enable, DT/OE)에 의해 행 어드레스 스트로브(Row Address Strobe, RAS)의 하강 에지(falling edge)에서 지시된다. RAS의 하강 에지에서, 행 어드레스(R)은 어드레스 입력부로부터 얻어지며 행 R이 활성화된다. 열 어드레스 스트로브(Column Address Strobe, CAS)의 하강 에지에서, 열 어드레스(C)가 어드레스 입력부로부터 얻어진다. 이후에 순차적으로, RAM에서 SAM으로의 실제 데이터 전송이 DT/OE의 상승 에지(rising edge)에서 일어난다. 데이터 전송시에, RAM 어레이(10)의 행 R의 내용이 SAM(20)에 로드되고, 열 어드레스(C)가 탭 포인터(TAP, 50)에 로드된다. 실제 데이터가 전송된 후의 직렬 클럭의 첫번째 상승 에지상에서, 상기 첫번째 상승 에지 시점에서의 탭 포인터값에 의해 주어진 SAM 위치에서 시작하는 SAM(20)의 새로운 내용이 SAM 포트에서 이용가능하다. 직렬 데이터의 첫번째 아이템(item)은 행이 R이고, 열이 C인 어드레스의 데이터이다(이러한 데이터 아이템에 대한 간략한 표시는 {R;C}이며, 모든 데이터 참조를 간단하게 하기 위해 본 명세서 전체에 걸쳐 이러한 표시법을 이용하기로 한다). 직렬 클럭의 후속되는 각각의 상승 에지는 탭 포인터(50)를 증가시켜 SAM 포트에서 SAM(20)의 내용을 직렬로, 예를 들면 {R;C} 다음에 {R;C+1}, {R;C+2} 등을 제공하도록 한다.

제3도는 실시간 데이터 전송이라 불리는, 직렬 클럭이 액티브 상태에서의 종래의 판독 데이터 전송 주기에 대한 타이밍도를 도시한 것이다. 제3도에 도시된 바와 같이, 직렬 클럭이 작동됨과 동시에 판독 데이터 전송이 수행되는 경우, SAM 포트에서 데이터의 올바른 시퀀스(sequence)를 유지하기 위해서는, DT/OE의 상승 에지에 의하여 신호받은 데이터 전송이 올바른 직렬 클럭 주기 동안 발생할 수 있도록 정확히 타이밍되어야 한다. 현재 VRAM은 최소 15㎱의 직렬 클럭 주기 시간을 갖으며, 일반적으로 DT/OE의 상승 에지는 전단계의 직렬 클럭 상승 에지보다 5㎱ 늦게 발생하고 다음 직렬 클럭 상승 에지보다 5㎱ 빨리 발생할 것이 요구된다. 이는 5㎱ 정도로 좁은 윈도우(window) 내에서 전송이 타이밍되어야 함을 의미하며, 이에 따라 매우 빠른 처리 속도를 갖는 회로가 필요하게 된다. 장래의 VRAM은 좀더 빠른 직렬 클럭을 구비할 수 있으며 이에 따라 윈도우는 더욱 좁아질 수 있을 것이다.

자기-타이밍 조절되는 실시간 데이터 전송용 VRAM에 대한 본원 발명은 고속 처리 외부 제어 회로를 필요로 하지 않고 매우 좁은 타이밍 윈도우 내에서 실시간 데이터 전송을 정확히 타이밍시킬 수 있다. 이러한 VRAM은, 전송 타이밍을 제공하기 위한 외부 제어기를 필요로 하기보다는, 엄격하게 타이밍되는 실시간 액세스를 용이하고 효율적으로 동기시킬 수 있도록 내부적으로 타이밍되는 데이터 전송을 통해 고정밀도를 달성한다.

제4도를 참조하면, 본 발명의 양호한 실시예에서 설명된 바와 같이 3개의 파라미터를 갖는 일반적인 경우의, 자기-타이밍 조절되는 데이터 전송(Self-Timed Data Transfer, STDT)의 실시간 판독 데이터 전송 주기에 대한 타이밍도가 도시되어 있다. 제4도는 STDT 기능에 대한 바람직한 제어 수단을 설명하고 있다. 본 기술분야의 통상의 지식을 가진 자에게 명확히 이해될 수 있는 바와 같이, 상대적 타이밍(relative timing), 시퀀스, 극성(polarity) 및 제어 입력의 동작 기능이 다양한 또다른 바람직한 제어 수단이 고안될 수 있다. STDT 액세스의 실제 동작은 STDT 특성이 종래의 실시간 데이터 전송 액세스의 대안으로서 제공되는지 또는 그에 부가하여 제공되는지를 포함하는, 수많은 요소에 따라 달라진다.

STDT 기능에 대한 대부분의 일반적인 경우에 있어서, 3가지 파라미터가 요구된다. 요구되는 파라미터로는

ㆍ R - 행 어드레스

ㆍ C - 셀(cell) 어드레스

ㆍ T - STDT의 목표(target)

가 있다.

STDT의 목표(T)를 열 어드레스(C)와 항상 동일하도록 제한함으로써 3개의 요구되는 파라미터들을 2개로 줄일 수 있다. 여기서는, 3개의 파라미터를 갖는 일반적인 경우의 STDT 기능을 검토하기로 하며, 이하에서는, STDT의 유용한 변형의 한 예로서 2개의 파라미터를 갖는 경우 (C=T)를 검토하겠다. 본 기술 분야에 숙련된 자들에게 이와 같은 다른 변형의 상세한 사항과 응용 및 STDT 기능에 대한 단순화는 쉽게 이해될 수 있을 것이다.

RAS의 하강 에지에서, 행 어드레스(R)이 어드레스 입력부로부터 얻어지고 행 R이 활성화된다. 또한, RAS의 하강 에지에서, DT/OE의 로우 레벨은 액세스가 (종래의 VRAM에서와 같이) 판독 데이터 전송임을 표시하는 것이다. CAS의 하강 에지에서, 열 어드레스(C)가 어드레스 입력부로부터 얻어진다. DT/OE의 상승 에지에서, 목표 어드레스가 입력 어드레스로부터 얻어지며, STDT 목표는 목표 어드레스와 같게 설정된다. 탭 포인터가 STDT 목표보다 1만큼 작은 값 (TAP=T-1)에 도달하고 STDT 목표(T)로 막 증가되려고 할 때, 직렬 클럭의 상승 에지에 응답하여 데이터 전송이 발생한다. 데이터 전송시에, 데이터는 행 R과 SAM 사이에서 전송되고, 열 어드레스(C)가 탭 포인터에 로드된다.

데이터 전송 후 직렬 클럭의 첫번째 상승 에지에 응답하여, SAM의 새로운 내용이 직렬 포트에서 이용가능해진다. 직렬 클럭에 응답하여 탭 포인터는 데이터 전송 동안 T-2, T-1, C, C+1, C+2의 순서를 따른다. SAM 포트에서의 직렬 데이터의 흐름은 데이터 전송 동안 {Q;T-2}, {Q;T-1}, {R;C}, {R;C+1}, {R;C+2}의 순서를 따라 끊임없이 진행한다. 아마도 대부분의 경우에, 이러한 순서는 Q=R-1 및 C=T=O인 메모리 어드레스 공간에서 계속될 것이다. 그러나, 이러한 3개의 파라미터를 갖는 STDT 기능은 매우 유리한 융통성 및 큰 활용도를 제공한다.

이해되는 바와 같이, RAS, CAS, 및 DT/OE를 포함하는, 비디오 디스플레이 시스템의 외부 제어기로부터의 클럭 자극 신호는 대략적인 세분성을 갖는(coarse granularity)를 갖는 데이터 전송의 타이밍을 표시한 것이다. VRAM이 일단 이러한 자극 신호를 수신하면, 탭 포인터가 목표 어드레스보다 1만큼 작은 값에 도달함에 따라 데이터 전송이 직렬 클럭과 내부적으로 동기된다. 따라서, 본 발명의 VRAM을 이용하면, 매우 좁은 타이밍 윈도우 동안 전송하기 위해, 그리고 실시간으로 직렬 포트로부터 직렬 데이터를 끊임없이 전송하기 위해 요구되는 미세한 타이밍 세분성으로 매우 정밀하게 자기-타이밍 조절되는 데이터 전송이 가능하다.

제5도는 본 발명의 양호한 실시예인 2개의 파라미터를 갖는 경우 (C=T)의 STDT 실시간 판독 데이터 전송 주기에 대한 타이밍도를 도시한 것이다. 도면은 변형된 STDT 기능에 대한 유익한 제어 수단을 설명한 것이다. 이전과 마찬가지로, 상대적 타이밍, 시퀀스, 극성 및 제어 입력의 작동 기능을 변경한 또다른 바람직한 제어 수단도 고안될 수 있다. 2개 파라미터 (C=T) 경우에는 행 어드레스와 열 어드레스만 공급할 필요가 있다는 점에서 종래의 판독 데이터 전송과 일정한 공통상승작용(synergy)을 갖으며, DT/OE의 상승 에지에서의 타이밍은 본질적으로 이러한 변형된 STDT와 무관하기 때문에 여전히 동일하게 유지될 수 있다.

RAS의 하강 에지에서, 행 어드레스(R)이 어드레스 입력부로부터 얻어지고, 로우 R이 활성화된다. 또한, RAS의 하강 에지에서, DT/OE의 로우 레벨에 의해, (일반적 VRAM에서와 같이) 액세스가 판독 데이터 전송임이 표시된다. 이것이 C=T인 변형된 STDT에서 요구되는 DT/OE에 대해 요구되는 타이밍의 유일한 기능이다. 따라서, 제5도에 도시된 바와 같이, DT/OE의 상승 에지의 타이밍은 무관하다. CAS의 하강 에지에서, 어드레스 입력부로부터 열 어드레스가 얻어진다. 2개 파라미터를 갖는 이러한 변형에서는, 열 어드레스(C)가 또한 STDT 목표가 된다(C=T). 탭 포인터가 STDT 목표보다 1만큼 작은 값에 도달하고 (TAP=C-1), STDT 목표(C)로 막 증가되려고 할 때, 직렬 클럭의 상승 에지에 응답하여 데이터 전송이 발생한다. 데이터 전송시에, 행 R과 SAM 사이에서 데이터가 전송된다. 데이터 전송시에, 열 어드레스(C)가 탭 포인터에 로드될 수 있으나, 탭 포인터가 직렬 클럭에 의하여 그와 같은 값으로 증가되기 때문에 이러한 동작은 불필요하다.

데이터 전송 후의 직렬 클럭의 첫번째 상승 에지에 응답하여, SAM의 새로운 내용이 직렬 포트에서 이용가능하다. 직렬 클럭에 응답하여, 탭 포인터는 데이터 전송동안 C-2, C-1, C, C+1, C+2의 순서를 따른다. SAM 포트에서의 직렬 데이터의 흐름은 데이터 전송동안 {Q;C-2}, {Q;C-1}, {R;C}, {R;C+1}, {R;C+2}의 순서를 따라 끊임없이 진행한다. 대부분의 경우에 있어서, 이러한 순서는 Q=R-1 및 C=T=O인 메모리 어드레스 공간에서 계속될 것이다.

행 어드레스와 목표 어드레스만이 입력될 때 2개의 파라미터 경우에 대한 또다른 방법이 있다. 열 어드레스는 0 (C=O) 또는 VRAM에 프로그램되어 미리 설정된 다른 값을 갖는 것으로 가정하고, STDT 목표(T)는 목표 어드레스와 같은 값으로 설정한다. 탭 포인터가 STDT 목표보다 1만큼 작은 값 (TAP=T-1)에 도달하고, STDT 목표(T)로 막 증가되려고 할 때, 직렬 클럭의 상승 에지에 응답하여 데이터 전송이 발생한다. 데이터 전송시에, 행 R과 SAM 사이에서 데이터가 전송되고, 미리 선택된 열 어드레스(C)가 탭 포인터에 로드된다.

파라미터가 1개이거나 없는 변형된 STDT도 또한 구현할 수 있다. 파라미터가 1개인 경우에, 행 어드레스 R만이 제공되며, 열 어드레스와 STDT 목표는 어떤 미리 선택된 값으로 설정된다. 예를 들면, STDT 목표값은 0으로 설정될 수 있고, 열 어드레스는 비트 길이가 512인 SAM의 경우에 12로 설정될 수 있다. 탭 포인터가 STDT 목표보다 1만큼 작은 값에 도달하여, STDT 목표로 막 증가되려고 할 때, 직렬 클럭의 상승 에지에 응답하여 데이터 전송이 발생한다. 예에서는, 탭 포인터가 자신의 계수 끝에 도달하고 (즉, 9비트 탭인 경우 511 또는 이진수 111111111), 다음 증가 상태인 0으로 막 복귀하려고 할 때, 직렬 클럭에 응답하여 데이터 전송이 발생한다. 데이터 전송시에, RAM의 행 R과 SAM 사이에서 데이터가 전송되며, 본 예에서는 12인 열 어드레스(C)가 탭 포인터에 로드된다.

파라미터가 없는 경우에는, 열 어드레스와 STDT 목표가 0 또는 다른 미리 선택된 값으로 가정되고, SAM의 새로운 내용이 될 데이터의 행 어드레스는 SAM의 전단계 내용을 로드하기 위하여 이용된 이전 단계의 행 어드레스보다 1만큼 큰 값으로 가정된다. 이와 같이 파라미터가 없는 경우에는, 행 어드레스 순서를 진행시키고 재진행시키기 위한 몇몇 수단들이 이용 가능해져야만 한다. 외부 제어기로부터의 타이밍 자극 신호는 데이터 전송의 대략적인 타이밍 위치를 제공하기 위해 여전히 요구된다. 또한, 원한다면, 3개 이상의 파라미터를 갖는 변형된 STDT를 제공하는 것이 가능하다.

상기 설명된 각각의 경우에서, 직렬 클럭 스트림에 데이터 전송을 동기시키며, 데이터 전송은 VRAM 장치에 의해 내부적으로 타이밍된다. 종래의 실시간 데이터 전송과는 달리, STDT 데이터 전송은 RAM 포트에 제어 신호를 인가하는 외부 회로에 의하여 타이밍되지 않고, 오히려 VRAM 장치 자신에 의하여 타이밍된다. 외부 제어 신호에 대해 유일하게 요구되는 타이밍은 데이터 전송 전에 STDT 액세스가 개시되어 요구되는 STDT 파라미터가 공급될 때와, 데이터 전송 후에 STDT 액세스가 종료될 때 뿐이다. 타이밍 세분성은 고속 직렬 클럭 스트림으로 동기시킬 때 요구되는 세분성보다 매우 대략적이기 때문에, 상기 요구들을 충족시키기 위해 복잡하거나 고속 처리 가능한 회로를 필요로 하지 않는다.

본 발명을 구현하기 위해 요구되는 종래의 VRAM 설계에 대한 부가/변형 부분의 크기는 VRAM의 전체 크기에 대해 대수롭지 않은 크기를 추가시키게 된다. VRAM 설계에서 STDT를 구현하는 것은 STDT 기능을 탐지하고 제어하기 위하여 VRAM 어드레스/제어 논리 회로에 작은 부가/변형을 요구할 뿐이다. 또한, 탭 카운터 회로에 부착하기 위해 비교기를 추가하는 것이 필요하며, 상기 비교기의 비트 수는 탭 카운터의 비트 수와 동일하게 한다 (길이 512의 SAM인 경우에 9 비트). STDT 기능에 대한 하나, 얼마간의, 또는 모든 가능한 변형은 현재의 VRAM에서 이용가능한 종래의 데이터 전송 액세스에 대한 대안으로서 또는 이에 부가하여 제공될 수 있다. 또한, 비록 본 발명을 주로 (RAM에서 SAM으로) 판독 데이터 전송에 관련하여 검토하였지만, 디스플레이 메모리 서브시스템에서 이용되는 바와 같이, 본 발명은 현재의 몇몇 VRAM에서 사용되는 기록 데이터 전송 (SAM에서 RAM으로의 기록 데이터 전송)에 관련되어 응용될 수도 있다.

본 발명을 양호한 실시예와 관련하여 특별히 도시하고 설명하였지만, 본 기술에 숙련된 자들은 본 발명의 정신 및 범주로부터 벗어나지 않고 본 발명 내에서 형식과 내용면에서의 다양한 변형이 가능함을 이해할 수 있을 것이다.

Claims (21)

1. RAM, 직렬 액세스 메모리(serial access memory), 및 탭 포인터(tap pointer)를 갖는 비디오-램(Video-RAM) 메모리 장치 내에서의 자기-타이밍 조절되는(self-timed) 실시간 데이터 전송 방법에 있어서, 상기 탭 포인터 값이 프로그래밍 가능한 목표값(target value)과 동일하게 되는 기간 중에, 직렬 클럭에 내부적으로 동기되어, 상기 RAM의 행으로부터 상기 직렬 액세스 메모리로 데이터 전송 - 상기 데이터 전송은 상기 비디오-램 메모리 장치에 의해 내부적으로 타이밍이 조절되므로 외부 제어기로부터의 외부 타이밍 신호를 필요로 하지 않음 - 을 수행하는 단계, 어드레스 입력부에 존재하는 행(row) 어드레스를 판독하는 단계, 및 어드레스 입력부에 존재하는 열(column) 어드레스를 판독하는 단계를 포함하며, 상기 프로그래밍 가능한 목표값은 상기 열 어드레스보다 1만큼 작은 값으로 설정되는 방법.
2. 제1항에 있어서, 상기 열 어드레스는 0인 방법.
3. 자기-타이밍 조절되는 실시간 데이터 전송을 수행하는 비디오-램 메모리 장치에 있어서, RAM 어레이, 직렬 출력 포트(serial output port)를 갖는 직렬 액세스 어레이, 어드레스를 입력하기 위한 어드레스 입력부, 상기 RAM 어레이와 상기 직렬 액세스 어레이 사이의 데이터 전송을 위한 선택된 대략적인 타이밍 간격(selected coarse timing interval)을 표시하는 외부 제어기로부터의 자극 신호(stimulus)를 검출하기 위한 감지 수단, 상기 직렬 출력 포트로부터 출력되는 화소들을 계수하기 위한 탭 포인터, 상기 대략적인 타이밍 간격 동안의 상기 탭 포인터가 프로그래밍 가능한 목표값과 동일하게 되는 시점에서 발생하며 직렬 클럭에 동기되는 제어 신호를 제공하기 위한 제어 논리 회로 - 상기 제어 논리 회로는, 상기 감지 수단이 상기 자극 신호를 검출하는 것에 응해서, 상기 선택된 대략적인 타이밍 간격 내에서 상기 RAM 어레이와 상기 직렬 액세스 어레이 간의 데이터 전송이 이루어지도록 명령하는 하나 이상의 제어 신호를 출력하지만, 상기 데이터 전송은 상기 자극 신호가 아니라 상기 제어 신호에 의해 내부적으로 정확히 타이밍 조절되는 것임 -, 및 상기 제어 논리 회로에 의하여 제공된 상기 제어 신호에 응해서 상기 RAM과 상기 직렬 액세스 어레이 사이에서 데이터를 전송하기 위한 전송 게이트(transfer gates)를 포함하는 비디오-램 메모리 장치.
4. 제3항에 있어서, 상기 자극 신호는 데이터 전송 신호의 상태 전이(state transition)인 비디오-램 메모리 장치.
5. 제3항에 있어서, 상기 전송되는 데이터는 상기 어드레스 입력부에서 판독된 행 어드레스에 대응하는 RAM 행에 들어 있는 비디오-램 메모리 장치.
6. 제3항에 있어서, 상기 자극 신호는 데이터 전송 신호가 인에이블링 상태(enabling state)인 시점에서의 RAS의 상태 전이인 비디오-램 메모리 장치.
7. 제3항에 있어서, 상기 프로그래밍 가능한 목표값은 상기 어드레스 입력부에서 판독된 열 어드레스보다 1만큼 작은 값으로 설정되는 비디오-램 메모리 장치.
8. 제5항에 있어서, 상기 프로그래밍 가능한 목표값은 상기 어드레스 입력부에서 판독된 목표 어드레스보다 1만큼 작은 값으로 설정되는 비디오-램 메모리 장치.
9. 제8항에 있어서, 상기 목표 어드레스는 첫번째 입력 신호의 상태 변화에 응해서 판독되는 비디오-램 장치.
10. 제9항에 있어서, 상기 첫번째 입력 신호는 데이터 전송 신호인 비디오-램 메모리 장치.
11. 제8항에 있어서, 상기 어드레스 입력부에서 열 어드레스가 판독되는 비디오-램 메모리 장치.
12. 제11항에 있어서, 상기 제어 논리 회로는 상기 데이터 전송을 명령하는 상기 제어 신호가 출력되는 시점과 동시에 상기 탭 포인터에 상기 열 어드레스를 로드하는 비디오-램 메모리 장치.
13. 제11항에 있어서, 상기 열 어드레스는 첫번째 입력 신호의 상태 변화에 응해서 판독되는 비디오-램 메모리 장치.
14. 제13항에 있어서, 상기 첫번째 입력 신호는 CAS인 비디오-램 메모리 장치.
15. 제5항에 있어서, 상기 행 어드레스는 두번째 입력 신호의 상태 변화에 응해서 판독되는 비디오-램 메모리 장치.
16. 제15항에 있어서, 상기 두번째 입력 신호는 RAS인 비디오-램 메모리 장치.
17. 제3항에 있어서, 상기 직렬 포트는 상기 데이터 전송 후에 발생하는 상기 첫번째 직렬 클럭 주기(clock cycle)의 상승 에지에 응해서 상기 직렬 액세스 어레이 내용을 출력하기 시작하는 비디오-램 메모리 장치.
18. RAM, 직렬 액세스 메모리 및 탭 포인터를 갖는 비디오-램 메모리 장치 내에서의 자기-타이밍 조절되는 실시간 데이터 전송 방법에 있어서, 상기 탭 포인터 값이 프로그래밍 가능한 목표값과 동일하게 되는 기간 중에, 직렬 클럭에 내부적으로 동기되어, 상기 RAM의 행으로부터 상기 직렬 액세스 메모리로 데이터 전송 - 상기 데이터 전송은 상기 비디오-램 메모리 장치에 의해 내부적으로 타이밍이 조절되므로 외부 제어기로부터의 외부 타이밍 신호를 필요로 하지 않음- 을 수행하는 단계, 및 상기 RAM으로부터 상기 직렬 액세스 메모리로의 데이터 전송이 수행될 것을 요구하는 외부 제어기로부터의 자극 신호를 상기 비디오 RAM 메모리 장치에서 수신하는 단계를 포함하며, 상기 데이터 전송을 수행하는 단계는 상기 자극 신호의 수신에 응해서 발생하지만, 상기 실시간 데이터 전송은 상기 자극 신호가 아니라 상기 비디오 RAM 메모리 장치에 의해 내부적으로 타이밍 조절되는 방법.
19. RAM, 직렬 액세스 메모리 및 탭 포인터를 갖는 비디오-램 메모리 장치 내에서의 자기-타이밍 조절되는 실시간 데이터 전송 방법에 있어서, 외부 제어기로부터 초기의 외부 신호를 수신한 이후에 상기 RAM의 처음 행의 화소들(initial rows of pixels)을 상기 직렬 액세스 메모리로 전송하는 단계 - 상기 RAM의 처음 행의 화소들은 직렬 클럭에 동기되어 상기 직렬 액세스 메모리로부터 직렬 전송됨 -, 상기 외부 제어기로부터의 후속적인 외부 신호를 수신한 것에 응해서, 상기 비디오-램 내부에서, 상기 처음 행의 화소들이 상기 직렬 액세스 메모리로부터 전송되는 것이 완료되게 되는 타이밍 간격을 내부적으로 계산하는 단계, 상기 계산된 타이밍 간격 내에서 발생하며 상기 직렬 클럭에 내부적으로 동기되는 제어 신호를 상기 비디오-램 내부에서 발생시키는 단계, 및 상기 제어 신호에 응해서 후속 행의 화소들을 상기 RAM으로부터 상기 직렬 액세스 메모리로 정확하게 동기화하여 전송하는 단계를 포함하며, 상기 타이밍 간격은 상기 탭 포인터 값이 프로그래밍 가능한 목표값과 동일해질 때까지 계산되는 방법.
20. 자기-타이밍 조절되는 실시간 데이터 전송 기능을 포함하는 비디오-램 메모리 장치에 있어서, RAM 어레이, 직렬 출력 포트를 구비한 직렬 액세스 메모리 - 상기 직렬 액세스 메모리로 로드된 행의 화소들은 직렬 클럭에 동기되어 상기 직렬 액세스 메모리로부터 직렬 전송됨 -, 어드레스를 입력하기 위한 어드레스 입력부, 외부 제어기로부터의 외부 신호를 검출하기 위한 감지 수단, 로드된 행의 화소들이 상기 직렬 액세스 메모리로부터 전송되는 것이 완료될 때의 타이밍 간격을 내부적으로 계산 - 상기 계산은 외부 신호를 검출하는 것에 응해서 이루어짐 - 하기 위한 타이밍 수단, 상기 계산된 타이밍 간격 내에서 발생하며 상기 직렬 클럭에 동기되는 제어 신호를 상기 비디오-램 내부에서 발생시키기 위한 제어 논리 회로, 및 상기 제어 신호에 동기되어 하나의 행의 화소들을 상기 RAM으로부터 상기 직렬 액세스 메모리로 정확하게 로드하기 위한 전송 게이트를 포함하며, 상기 타이밍 수단은 탭 포인터를 포함하고, 상기 탭 포인터 값이 프로그래밍 가능한 목표값과 동일해질 때까지의 타이밍 간격을 계산하는 비디오-램 메모리 장치.
21. 제20항에 있어서, 상기 제어 논리 회로는 상기 제어 신호가 발생될 때 상기 탭 포인터에 열 어드레스를 로드하는 비디오-램 메모리 장치.