JPS625406A

JPS625406A - 状態装置

Info

Publication number: JPS625406A
Application number: JP61100810A
Authority: JP
Inventors: ドナルド・シー・カークパトリック
Original assignee: Tektronix Inc
Current assignee: Tektronix Inc
Priority date: 1985-05-06
Filing date: 1986-04-30
Publication date: 1987-01-12
Also published as: US4740891A; JPH0564362B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、デジタル・ロジック装置、特に複数の入力変
化に応じたシーケンス出力を発生する状態装置に関する
。

〔従来の技術及び発明が解決しようとする問題点〕状態
装置（ステート・マシーン）の次の状態は、複数の外部
発生入力の現在の状態と、状態装置自体の現在の状態と
の関数である。デジタル・ロジック状態装置は、この装
置の現在の状態を表わすデータを蓄積する状態レジスタ
と、供給された入力データ及び状態レジスタ内に蓄積さ
れた現在の状態データの組合せを基にした装置の次の状
態を表わすデータを発生する組合せロジック・ブロック
とにより典型的に特徴付けられる。この次の状態データ
を状態レジスタの入力端に供給する。状態レジスタのゲ
ート制御端に供給されたクロック・パルスにより、状態
レジスタが蓄積された現在の状態データを組合せロジッ
ク・ブロックからの出力データに置換すると、状態装置
は「状態を変化する」。プログラム可能な制御器として
デジタル状態装置をしばしば利用し、現在の状態データ
を利用して外部事象を制御する。なお、検知器が入力デ
ータを発生する。

「同期」状態装置において、状態レジスタのゲート制御
端に供給されるクロック・パルスは入力変化と独立して
（通常は同期的に）３生し、クロック・パルス間の特定
の期間中のみ入力変化が可能である。「非同期単一入力
変化」状態装置においては、クロック・パルスは入力変
化に独立してではなく、入力変化の検出に続いて発生す
る。同時には単一信号が変化してもよいが、状態装置が
変化した入力に応答して変化するのに必要な最小時間だ
け連続入力変化を分離しなければならない。

「非同期多入力変化」状態装置において、入力変化の検
出に続いてクロック・パルスも発生するが、いくつかの
入力信号のグループは期間Ｄ１の間隔内で変化してもよ
く、状態変化に影響を与える目的で、「同時」入力事象
として扱ってもよい。なお２．状態装置が変化した入力
に応答して状態を変化させるのに必要な最少時間（Ｄ２
）だけ、かかるグループを時間的に分離する。

多入力非同期状態装置において、変化間の理論上の最少
可能時間はＤＩ　＋Ｄ２となる。しかし、従来技術にお
いて、クロック・パルスを発生ずる機構の特性により、
最初の入力変化からＤｌ後に最終入力変化が生じると、
ｌサイクルは少なくとも１．５Ｄ１　　（又はある設計
ではそれ以上）でなければならない。多くのアプリケー
ションにおいて、０．５Ｄ　ＩはＤ２よりも非常に大き
いので、この後者の実際的な制限はシステムの性能をし
ばしば低ドさせる。

従来の多変化入力非同期状態装置においては、入力を変
化検出器に供給する。この変化検出器は、任意の入力の
状態を検出すると信号を発生する。

次に、この信号を遅延回路により遅延して、クロック信
号として状態レジスタに供給する。このクロック信号を
変化検出器に帰還して状態変化信号をオフにする。最初
の入力変化の検出後、Ｄｌに比例する所定遅延時間だけ
、このクロックパルスを遅延する。なお、この所定遅延
時間は、最悪の多入力状態でも最初の入力変化後の最大
時間内に最終入力変化の発生が期待できるように充分長
（なければらない。しかし、この所定遅延時間は、状態
装置が他の状態において多入力変化が発生ずるのに必要
な時間よりも長くてよい、状態検出サイクル時間はこの
所定遅延時間に関連するので、従来の状態装置の状態変
化サイクル時間はｔ＆悪の状態変化状況のみに依存する
。よって、任意の１つの状態変化に非常に長いサイクル
時間が必要になると、すべての他の状態変化にも同様な
長いサイクル時間が必要になり、システムの速度が一層
低下する。

入力変化は、１組の事象を同時に開始させるよりも出力
状態変化のシーケンスを開始させる方が、望ましいこと
がときどきある。しかし、状態変化のクロッキングが入
力状態の変化においてのみ発生するので、このシーケン
スの最初装置状態のみが到達できる。従来技術において
、入力状態に何ら変化のない場合でさえ、出力状態の変
化がその後の状態変化となるように、状態装置の現在の
状態を入力変化検出器に帰還することにより、この問題
を解決している。しかし、このアプローチは、装置状態
が安定するように、各シーケンス又は独立した状態変化
に対し、システムが余分な時間を必要とし、システムの
速度が更に低下する。

したがって本発明の目的の１つは、各状態変化に対し状
態を変化させるのに要する時間が最少となる新規かつ改
良された状態装置の提供にある。

本発明の他の目的は、各シーケンスの終わりにおいて付
加的状態変化サイクルを開始することなく、単一の入力
状態変化に応答して一連の装置状態変化を実現できる新
規かつ改良された非同期状態装置の提供にある。

〔問題点を解決するための手段及び作用〕本発明によれ
ば、多入力変化非同期状態装置は、最新の装置状態を表
わすデータを蓄積する状態レジスタ（第１手段）と、供
給された外部事象入力データ及び状態装置に蓄積された
現在の状態データの組合せを基にして装置の次の状態を
表わすデータを発生する組合せロジック回路（第２手段
）とを具えている。状態装置はまた、入力データ内の変
化を検出し、状態レジスタのゲート制御端に供給するク
ロック・パルスを開始する非同期タイミング回路く第３
手段）を具えているので、状態レジスタは現在の状態デ
ータを組合せロジック回路が発生した次の状態データに
置換する。最初の入力変化の検出後、クロック・パルス
を遅延時間だけ遅延させる。この遅延時間は、現在の装
置状態期間中に発生ずる最初及び最終入力変化の間の最
大期待時間で決まるづ夏期間を含んでいる。

また本発明によれば、状態装置の組合せロジック回路は
、現在の装置状態及び現在の入力状態の組合せを次の装
置状態変数に対応づけるばかりでなく、装置が現在の状
態の際に期待される多入力変化の最大時間分離に関連し
た遅延時間変数に現在の装置状態を対応づける０次にこ
の遅延時間変数を非同期タイミング回路に供給して、ク
ロック・パルス遅延の可変部分を制御する。本発明のこ
の点により、各状態に関連したクロック・パルス遅延時
間を最悪の最大時間に予め設定するのではなく、各状態
用にｔｌｌｉｌ整できるので、任意の２つの状態間を最
少可能状態変化時間にできる。

更に本発明によれば、組合せロジック回路が発生した装
置の次の状態データは、１ビツトの順序付け（シーケン
ス）変数を含んでいる。インターフェース・ロジック回
路を介してこの変数を他の入力として変化検出器に供給
する。このインターフェース・ロジック回路は、順序付
は変数がロジックｌのとき出力状態を変化させ、順序付
は変数がロジック０のとき同じ出力状態を維持する。入
力変化なしに、他の装置状態が現在の状態に従うとき、
組合せロジック回路がこの変数を１に設定する。入力状
態において変化がな（更に装置状態が変化しないとき、
順序付は変数を０に設定する。

よって、状態装置が単一の入力状態変化の後に生じる状
態シーケンスの一時的状態に入ると、インターフェース
・ロジック回路の出力が状態を変化させる。このロジッ
ク回路出力を入力としてタイミング回路に供給し、この
入力の状態の任意の変化をタイミング回路が検出する０
次にこのタイミング回路が他の装置状態変化を開始する
。シーケンスの最終状態に達するまで、入力変化がなく
かかる装置状態変化が持続する。本発明のこの点により
、すべての状態変化シーケンスの終了に達したかを判断
する１つの付加状態変化サイクルを要することによりシ
ステム性能を低下させることなく順序化した状態変化が
可能となる。

〔実施例〕

以ド、添付図を参照して本発明の好適な実施例を説明す
る。第１図は本発明による状態装置の好適な一実施例の
ブロック図である。このブロック図に示した非同期状態
装置（１ｏ）は、現在の装置状ｐ　（ｓ　ｎ　）の期間
中、入力状態（１）の変化に応答して選択した新たな装
置状、９　（Ｓ　ｎｅｔ　）に変化するのに適応する。

よって、Ｓｒ１＋１は及びＳｎの両方の関数であり、Ｓｎ＊１＝ｆ　　（Ｓｎ　ｌ　　Ｉ）となる。好適な実施例において、現在の装置状態Ｓｎは
、状態装置（１０）の装置状態レジスタ（第１手段）　
　（１２）に蓄積された２進数から成り、Ｓｎの各ビッ
トは２進装置状態変数を表わす。状態レジスタ（１２）
の各ビットは、状態レジスタ出力バス（１４）の独立し
たラインに発生する。同様に、入力状態■も２進数から
成り、この各ビットは、２進入力変数を表わし、入力バ
ス（１６）の独立したラインに供給される。

出力バス（１４）及び入力バス（１６）の両方の信号を
入力として組合せロジック回路（第２手段）（１８）に
供給する。組合せロジック回路（１８）は、Ｓｎ及び１
入力から得た適切なＳｎ＋１出力を発生できる任意の装
置であり、ロジック・ゲートの適当な配列、リード・オ
ンリ・メモリ又は適当にプログラムしたデジタル・コン
ピュータ・システムでもよい。しかしこの好適な実施例
において、組合せロジック回路（１８）はランダム・ア
クセス・メモリ　（ＲＡＭ）で構成されており、Ｓｎ及
びＩをこのＲＡＭのアドレス端に供給する。Ｓｎ＋１出
力は、Ｓｎ及びＩの任意可能な組合せがＲＡＭをアドレ
ス指定したとき、適切なＳｎ＋１が組合せロジック回路
（１８）のデータ出力バス（２０）に現われるようにＲ
ＡＭに蓄積されたデータである。

組合せロジック回路（１８）は、装置状態変数Ｓｎ＋１
の他に、関数０ｎｙｘ　＝ｇ　（Ｓｎ　＋　　１）により出力関数Ｏｎ＋１も発生する。各Ｏｎ÷１は、対
応するＳｎ＋１と同じＲＡＭ記憶位置に記憶され、Ｓｎ
＋１が出力データ・バス（２０）に現われるのと同時に
出力データバス（２２）に現われる。

データ・バス（２０）を状態レジスタ（１２）の入力ゲ
ート端子に接続するので、この状態レジスタ（１２）の
クロック端子が変化パルスによりストローブされると、
このパルスの後縁においてデータ・バス（２０）の内容
Ｓｎ＋ｃが状態レジスタ（１２）内に蓄積される。よっ
て、状態装置（ｌＯ）の状態が１ステツプだけ進む、同
様に、データ・バス（２２）を出力状態レジスタ（２４
）の入力ゲート端子に接続するので、このレジスタ（２
４）のクロック端子を変化パルスでストローブしたとき
、データ・バス（２２）の内容がＯｎとしてレジスタ（
２４）に蓄積される。Ｓｎ又はＯｎの新たに選択した変
数の両方を用いて外部事象を制御してもよい、しかし、
Ｓｎで構成された状態変数のみが組合せロジック回路（
１８）の入力端に帰還する。よってＯｎは、組合せロジ
ック回路（１日）の入力端に帰還されないすべての状態
変化から構成される。

変化パルスは非同期タイミング回路（第３手段）（２６
）が発生する。タイミング回路（２６）は、このタイミ
ング回路の入力端に供給され、バス（１６）上に現われ
る状態装置（１０）の入力状ｉ１を監視し、■の変化を
検出すると適当な遅延時間後、変化パルスを発生して装
置の状態を進める。組合せロジック回路（１８）がＩの
変化に応答して新たなＳｎ＋１出力を発生するのに充分
な時間を得るのに、この遅延時間はある程度必要である
。ロジック回路（１８）のアクセス・サイクル時間はＤ
２である。

レジスタ（１２）及び（２４）をストローブする前に、
■の変化が完了するのを確実にするためにも、タイミン
グ回路（２６）に関連した時間遅延が必要である。状態
装置（１０）は多入力変化状態装置であり、■のいくつ
かの２進変数は、時間間隔Ｄ１にわたって変化してもよ
いし、装置の次の状態全決定する目的で、「同時に」発
生したとして依然扱える。したがって、タイミング回路
（２６）は、Ｉの任意の変数の最初の変化を検出した後
、装置の状態を進めるため変化パルスを発生する前に少
なくともｔ＝Ｄｔ　＋Ｄ２の期間、待たなければならな
い。

はとんどのアプリケーションにおい′ζ、■の変化の完
了を確実にするのに必要な最少待ち時間Ｄ１は、装置の
現在の状態Ｓｎに応じて異なってもよい。第２図は典型
的な状態図を示す、装置の最初の状態をＳｎ　＝Ａと仮
定すると、入力状態１１の発生により装置は状態Ｂに変
化する。状態Ｂにおいて１度発生するこの装置の解決す
る問題の特性により、装置は状態Ｃのみに変化でき、入
力状態■２が発生したときのみ、状態Ｃに変化する。入
力状ｈｉ　Ｉ　２の１ビツトのみが入力状ｆ４　Ｉ　１
と異なっており、入力が状態１１から１２へ変化できる
だけであると仮定すると、この単一ビットの最初の変化
の発生によりＩの変化は瞬間的に完了するので、待ち時
間Ｄ１は零である。代りに、装置が状態Ｃで、状！！Ｄ
に進むために入力状態■３を待っているか、状ＲＥに進
むために入力状ｆｉｌ今を待っているとき、Ｉ３及び■
４のいくつかのビットが■２と異なっており、最初のビ
ット変化と最後のビット変化との間にかなりの遅延があ
るかもしれない。Ｉ３及び！４は１ビツトのみが異なっ
ているかもしれず、このビットは最後に変化するかもし
れない、よって、装置が状態Ｃのときに、■の最初の変
化ビット及び最後の変化ビット間の待ち時間Ｄ１は零で
はなく、比較的に大きい、複雑なシステムにおいては、
装置の現在の状態に応じて、待ち時間Ｄ１は広範に変化
するかもしれない。

従来技術においては、第１図のタイミング回路（２６）
の内部遅延時間がＤ！＋Ｄ２の固定であり、このＤｌは
少なくとも任意の状態に期待される最長待ち時間と同じ
く長かった。従来の非同期状態装置は、装置状態を進め
るのに時間Ｄｉ　＋０２だけ待ち、ある状態においてＤ
ｌを非常に小さく又は零にできるときでさえ、Ｄｉは大
きな固定値なので、この固定遅延時間Ｄ１は装置応答を
遅くした０本発明は、タイミング回路（２６）用に、多
入力変化待ち時間Ｄ１を固定ではなく、現在の状態Ｓｎ
により変化する可変とする。

よって、第１図の組合せロジック回路（１８）は、デー
タ・バス（２８）上に付加的な２進数出力変数Ｔを発生
し、レジスタ（２９）に供給する。タイミング回路（２
６）が変化パルスを受けると、Ｔ変数をレジスタ（２９
）にクロックし、タイミング回路（２６）に供給する。

Ｓｎの関数か、又はＳｎ及びＩの関数でよいこの変数Ｔ
を用いて、装置の現在の状態Ｓｎに応じてタイミング回
路（２６）の遅延時間ｔ＝Ｄｔ　＋Ｄ２を変更する。そ
れ故、Ｓｎの任意の変化により組合せロジック回路（１
８）がＴを適切に変化させるので、遅延時間Ｄ１を現在
の状態における適切な動作に必要な最少値に設定して、
各装置状態から状態を最高速で進めるのを容易にする。

状態装置（１０）は、更に装置状態Ｓｎ及び出力状ｐＱ
　ｎのシーケンスが単一の入力Ｉ状態変化に続いて変化
するのを可能にする。従来技術においては、Ｓｎを入力
としてタイミング回路（２６）に帰還することにより行
なった。入力状ｉ１におけ　　′る変化は、Ｓｎにおい
て最初の変化を起こす。タイミング回路（２６）はＳｎ
における最初の変化を入力変化とみなし、次にこのタイ
ミング回路（２６）は他の変化パルスを発生して、装置
の状態を再び１つ進める。新たな状態Ｓｎ′が前の状態
と異なっていれば、第３の状態変化となる。Ｓｎが変化
を停止するまで、この装置は状態から状態へのシーケン
スを持続する。この従来の方法において、シーケンスの
完了を確実にするために、最終状態アドバンス（進め）
が必要である。したがって、入力状ｆｉｔのすべての変
化は少なくとも２状態アドバンス・サイクルとなる。は
とんどの状態変化が単一のステップで、シーケンスの一
部でない場合、装置にとって、入力状態Ｉの変化に続い
て安定するのに２倍の時間がかかるので、システムの性
能が大幅に遅くなる。

本発明によれば、ロジック回路（１８）は、現在の状ｗ
ｊ、ｓｎの関数である新たな単一ビット状態変数ＳＥＱ
を発生する。シーケンス変数ビットがロジック１のとき
、現在の状ＦＱＳｎはシーケンスの一部であり、入力状
態■の変化まで、シーケンスの他の状態が続（ことを示
す。シーケンス変数がロジック０のとき、現在の状ＱＳ
ｎはシーケンスの一部ではないが、状態シーケンスの最
終状態であり、入力状ｐＨに変化がなく更に状態が続か
ないことを示す。次に、タイミング回路（２６）からの
変化パルスによりクロックされるＪ−にフリップ・フロ
ップ（３０）のＪ及びに入力端にこのシーケンス変数を
供給する。シーケンス変数がロジック１の場合、変化パ
ルスの後縁においてフリップ・フロップ（３０）の出力
が状態を変化させる。シーケンス変数がロジックＯの場
合、変化パルスを受けた際、フリップ・フロップ（３０
）の出力は状態を変化しない。Ｏｆｆと示すフリップ・
フロップ（３０）の出力を付加入力としてタイミング回
路（２６）に供給する。

入力■が状態を変化させると、タイミング回路（２６）
がこの状態変化を検出し、その後、変化パルスを発生し
て装置の状Ｑ３．ｌを進める。この状態がシーケンスの
最初の場合、ロジック回路（１８）が発生ずるシーケン
ス状態変数はロジック１である。したがって、フリップ
・フロップ（３０）に加わった変化パルスの立下り縁に
より、フリップ・フロップ（３０）の出力が状態を変化
させる。変化パルスの立下り縁を用いることにより、フ
リップ・フロップ（３０）をクロックする前に、状態レ
ジスタ（１２）が新たなＳｎを蓄積し、非同調タイミン
グ回路（２６）がフリップ・フロップ（３０）の出力を
受ける準備をするのを確実にする。タイミング回路（２
６）がフリップ・フロップ出力Ｃｒｔのこの変化を検出
し、続く変化パルスを発生するので、Ｓｎ状態のシーケ
ンスにおいて第２状態アドバンスが開始する。シーケン
スの最終状態Ｓｎに達するまで、この装置は状態シーケ
ンスを通して進み続け、シーケンス変数をロジック０に
設定する。

このロジック０をフリップ・フロップ（３０）のＪ及び
に入力端に供給すると、変化パルスの立ドり縁で、フリ
ップ・フロップ（３０）の出力状態は変化しない、した
がって、タイミング回路（２６）はＣｒｔ入力の変化が
ないことを検出し、入力状ＩＪに変化を検出するまで、
状態装置（１０）は休止状態を維持する。よって、本発
明において、シーケンス変数を用いることにより、シー
ケンスの最後に達したかを判断するための付加的状態ア
ドバンス・サイクルを必要とすることなく、シーケンス
の最終状態に達すると直ちに状態装置は休止になる。

第３図は、第１図の非同期タイミング回路（２６）”の
実施例のブロック図であり、変化検出回路（３４）及び
１′０変時間遅延回路（３６）から成る。変化検出回路
（３４）が入力状ｇｔ又はフリップ・フロップ（３０）
の出力状態Ｃｒｔの任意の変化を検出し、遅延回路（３
６）に結合したライン（３８）にロジックｌ　（高）出
力信号ＤＩＦＦを発生する。遅延回路（３６）が発生し
た高変化信号を変化検出回路（３４）が受けるまで、■
又はｃｒｔのいかなるその後の変化にも関係なく、ＤＩ
ＦＦ信号は高である。変化検出回路（３４）からのＤＩ
ＦＦ入力が高に変化した後の選択した遅延時間後、遅延
回路（３６）の出力である変化信号が高に切替わる。変
化信号が高になると、変化検出回路（３４）のＤＩＰＦ
出力が低にリセットされてロジック０　（低）となり、
変化検出回路（３４）が■又はｃｒｔのその後の変化を
検出するまで、低を維持する。

ｒｌｌＦＦ信号がＯに戻ると、遅延回路（３６）の変化
信号出力は直ちに０となる。したがって、遅延回路（３
６）が発生した変化パルスは比較的狭く、その幅は、変
化パルスの前縁を受けた際の変化検出回路（３４）のリ
セット時間及びＤＩＦＦ信号の後縁を受けた際の遅延回
路（３６）のリセット時間により決まる。従来技術にお
いては、第３図に示したのと類似したトポロジーを用い
て、遅延回路（３６）はＤＩＰＦ信号の前縁及び後縁の
両方を同じ固定遅延時間だけ遅らせて、状態装置の応答
時間を延ばした。本発明においては、ＤＩＰＦ信号の前
縁のみを遅延回路（３６）が遅延させるが、後縁は遅延
させない。更に、第１図の組合せロジック回路（１８）
が発生し、遅延回路（３６）に転送したタイミング入力
変数Ｔの状態により、後述の如く前縁遅延時間は可変で
ある。

１）ＩＦＦ信号の前縁の遅延は、この旧ＦＦ信号の前縁
の後で変化パルスの後縁が時点ｔ≠０１　＋０２ −Ｄｉ　＋Ｄ４で生じるようになっている。なお、Ｄｌは上述した入力
夏変化待ち時間であり、Ｄｌも上述した組合せロジック
回路（１８）のサイクル時間であり、Ｄ３は遅延回路（
３６）における可変遅延時間であり、Ｄ４は変化パルス
の固定パルス幅である。Ｄ４は固定であり、ロジック回
路（１８）が供給した時間変数Ｔにより適切に制御され
る時間Ｄ３により、時間ｔは各装置状態Ｓｎ用に可能な
最少となる。

第４図は、変化検出回路（３４）の実施例のブロック図
であり、ｊ＋１ビットのラッチ回路（４０）、Ｇ１〜Ｇ
Ｊ＋１で示すｊ＋１（ｌ１１１の排他的オア（ＸＯＲ）
ゲー）　（４２）　、及びオア・ゲート（４４）から槽
重される。変数ｊは、入力状態■を形成する２進状態変
数の数である。各入力変数Ｔｘをラッチ（４０）の対応
入力端Ａｘ及び対応ＸＯＲゲートＧｘの一方の入力端に
供給する。同様に、第１図のフリップ・フロップ（３０
）からのｃｒｔ変数をラッチ（４０）のＡＪ＋を入力端
及びＸＯＲゲートＧＪ中１の一方の入力端に供給する。

ラッチ（４０）の各出力Ｂｘを対応ＸＯＲゲートＧｘの
第２入力端に供給し、ＸＯＲゲート（４２）の全出力端
をＯＲゲート（４４）の分離した入力端に接続する。遅
延回路（３６）からの変化信号がランチ（４０）のクロ
ック入力を制御する。

ラッチ（４０）は、クロックが高のときに入力を出力に
転送する形式である。この出力はクロックが低の期間、
固定である。よって、変化信号が低になると、■及びｃ
ｒｔの直前の状態は、ラッチ（４０）に蓄積され、他の
変化信号の前縁がクロック入力端に達するまで、出力端
Ｂにに現われている。任意のｌｘ又はｃｒｔにおいて変
化が生じると、対応するＸＯＲゲートの入力が異なり、
このＸＯＲゲートの出力をロジックエに切替えて、オア
・ゲ−１−（４４）の出力であるＤＩＦＦ信号を高にす
る。変化信号の前縁がラッチ（４０）のクロック入力端
に達すると、ｌｘ及びＣＦｆの現在の状態がラッチの出
力に転送され、このラッチのＢｘ出力端子を介して対応
するＸＯＲゲートの（４２）の入力端に供給されるので
、全ＸＯＲゲートの両入力が等しくなる。これにより、
全ＸＯＲゲートの出力が０に切替わるので、オア・ゲー
ト（４４）のＤＩＦＦ出力も０に戻る。次に遅延回路（
３６）が変化信号を低にするので、入力検出サイクルが
完了し、装置状態変化が開始する。そしてＩ又はｃｒｔ
の任意のその後の変化が他の検出サイクルを開始する。

第５図は、第３図の遅延回路（３６）の実施例のより詳
細なブロック図であり、１段シフト・レジスタ（４６）
　、ｉ個の入力端を有するマルチプレクサ（、ＭＵＸ）
（４８）　、及び発振器（５０）を具えている。ＤＩＦ
Ｆ信号をシフト・レジスタ（４６）のリセット入力端（
Ｒ）に供給する一方、ロジック１をデータ入力端（Ｄ）
に供給する。発振器（５０）がシフト・レジスタ（４６
）をクロックする。Ｂｌ〜Ｂｉで示すシフト・レジスタ
（４６）の出力端をマルチプレクサ（４８）の対応する
入力端Ａ１〜Ａｔに接続する。ＤＩＦＦ信号をマルチプ
レクサ（４８）のイネーブル入力端（ＥＮ）に供給する
一方、第１図のロジック回路（１８）からのＴ変数をマ
ルチプレクサ（４８）の切替え制御入力端に供給する。

ＤＩＦ）’信号の前縁を受けると、シフト・レジスタ（
４６）の全出力ＢｘをＯにリセットする。その後、発振
器（５０）からの各クロック・サイクルにおいて、シフ
ト・レジスタ（４６）はデータ入力端子に供給されたロ
ジック１を連続した出力端Ｂｘにシフトするので、リセ
ット後の最初のクロック・サイクルで８１が高になり、
１ノセツト後の第２クロツク・サイクルで８２が高にな
り、リセット後のＸ番目のクロック・サイクルでＢｘで
高になる。

マルチプレクサ（４８）のイネーブル入力端に供給され
るＤＩＦＦ信号が低のとき、変化信号を構成するマルチ
プレクサ（４８）の出力Ｂは常に低である。

ＤＩＦＦ信号が高になると、マルチプレクサ（４８）の
出力Ｂは選択した１つの入力Ａｘを反映する。この選択
は、選択制御入力端に供給された変数Ｔが制御する。

好適な実施例において、発振器（５０）は１００ＭＨｚ
で動作する。よって、シフト・レジスタ（４６）の連続
した出力Ｂｘは１０ナノ秒ずつ離れて高になる。

Ｔの値を調整して、遅延回路（３６）の可変遅延時間Ｄ
３を設定するので、マルチプレクサ（４８）はシフト・
レジスタ（４６）の適切なりｘ出力をマルチプレクサ（
４８）の出力端Ｂに通過させる。シフト・レジスタ（４
６）の段数１が１２の場合、遅延時間Ｄ３は１０ナノ秒
ステップで１０〜１２０ナノ秒の範囲である。シフト・
レジスタ（４６）の段数ｉを変更し、発振器（５０）の
周波数を調整することにより、Ｄ３の範囲及び分解能を
変更できる。

ＤＩＦＦパルスの前縁を受けると、シフト・レジスタ（
４６）の全出力は０にセントされ、マルチプレクサ（４
８）ばイネーブルされる。発振器（５０）の各サイクル
において、シフト・レジスタ（４６）の連続した出力Ｂ
ｘが高になり始める。シフｊ・・レジスタ（４６）から
の選択したＡｘ大入力高になると、選択した時間Ｄ３後
にマルチプレクサ（４８）の変化出力が高になる。次に
変化出力信号により、第４図の変化検出回路（３４）が
ＤＩＦＦ信号をＯにリセットする。　ＤＩＰＦ信号がＯ
になるので、シフト・レジスタ（４６）がクリアされ、
マルチプレクサ（４８）のイネーブル入力が０になる。

よって、マルチプレクサ（４８）の変化出力信号を０に
リセットして、変化検出サイクルを完了し、装置状態変
化を開始する。

第６図は、第３図の変化検出回路（３４）へのＩ及びＣ
ｒｔ入力信号、ＤＩＦＦ信号及び変化信号間の時間関係
を示すタイミング図である。入力状態■が２つの入力状
態変数１１及びＩ２のみにより定まり、１１が変化後■
７が最大時間Ｄ１で状態が変化し、同じ変化検出サイク
ル内に両方の変化が発生すると仮定する。更に、■の変
化に続く第１状態Ｓｎが２ステツプ・シーケンスにおけ
る第１状態であると仮定する。

１１の変化の検出における時点Ｔｌにおいて、変化検出
回路（３４）がｏｒｐｐ信号を高に切替える。

最大遅延時間Ｄ１の後の時点Ｔ２において、入力変数Ｉ
２が変化する。時点Ｔ１及び１３間の遅延時間Ｄ３　　
（ロジック回路（１８）からのＴ変数で決まる〕後の時
点Ｔ３において、遅延回路（３６）が変化信号を高に駆
動した後、ＤＩＦＦ信号を低にするので、時点Ｔ４にお
いて変化信号を０にリセットする。これは、変化信号が
高になった時からＤ４の遅延後に生じる。

変化信号の立下り縁である時点Ｔ４において、装置状態
が進む。装置の新たな状態Ｓｎがシーケンスにおける第
１状態なので、順序付は変数をロジック１にセットする
。したがって、時点Ｔ４において状態が変化した後の短
時間後にフリップ・フロップ（３０）からのｃｒｔ変数
が状態を変化して、時点Ｔ５においてＤＩＦＦ信号を再
び高にする。時点Ｔ４において、ロジック回路（１８）
からのＤ３タイミング制御信号Ｔが変化するので、新た
な装置状態の要求を反映するように、遅延回路（３６）
に関連した可変遅延時間Ｄ３を再調整する。この例では
、Ｄｌが０となるので、新たな遅延時間Ｄ３を小さくす
る。小さな遅延時間Ｄ３後の時点Ｔ６において、変化信
号が高となりＤＩＰＦ信号が低となる。最後に、ＤＩＦ
Ｆ信号が低となった後の時点ＴＴにおいて、変化信号が
今一度低になり、状態装置が次の状態に進む。新たな状
態がこのシーケンスの最終状態なので、シーケンス変数
は０である。

したがって、入力状態ｌの次の状態まで、ｃｒｔは状態
を変化せず、この装置の休止状態を維持する。

〔発明の効果〕

上述の如く本発明によれば、第１手段である状態レジス
タが第２手段である組合せロジック回路からの次の状態
データを蓄積するタイミングは、少なくとも現在の状態
データの関数である時間データに応じて第３手段である
タイミング回路が決めるので、各状態変化に対し状態を
変化させるのに要する時間が最少となる。

【図面の簡単な説明】

第１図は本発明の好適な一実施例のブロック図、第２図
は本発明の詳細な説明する状態図、第３図は第１図に用
いる非同期タイミング回路の実施例のブロック図、第４
図は第３図に用いる変化検出回路の実施例のブロック図
、第５図は第３図に用いる遅延回路の実施例のブロック
図、第６図は本発明の詳細な説明するタイミング図であ
る。図において、（１２）は第１手段である状態レジスタ、
（１８）は第２手段である組合せロジック回路、（２６
）は第３手段である非同期タイミング回路である。

Claims

【特許請求の範囲】現在の状態を表わす状態データを蓄積する第１手段と、入力状態データ及び蓄積された上記現在の状態データの
関数である次の状態を表わす状態データを発生すると共
に、少なくとも上記現在の状態データの関数である時間
データを発生する第２手段と、上記入力状態データの変化後で、上記時間データに応じ
た時間後に状態変化信号を発生する第３手段とを具え、上記第１手段は上記状態変化信号に応じて上記現在の状
態データの代りに上記次の状態データを蓄積することを
特徴とする状態装置。