JPH07120255B2 - ビットバッファ回路 - Google Patents
ビットバッファ回路Info
- Publication number
- JPH07120255B2 JPH07120255B2 JP60084201A JP8420185A JPH07120255B2 JP H07120255 B2 JPH07120255 B2 JP H07120255B2 JP 60084201 A JP60084201 A JP 60084201A JP 8420185 A JP8420185 A JP 8420185A JP H07120255 B2 JPH07120255 B2 JP H07120255B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- phase difference
- ring counter
- phase
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、同一周波数で相互に独立した書込みクロック
と読出しクロックによって入力データの書込みおよび読
出しを行うビットバッファ回路に関する。本発明の回路
は通信装置に使用される。
と読出しクロックによって入力データの書込みおよび読
出しを行うビットバッファ回路に関する。本発明の回路
は通信装置に使用される。
［概要］ 本発明は、同一周波数の相互に独立した書込みクロック
と読出しクロックとによって入力データの書込みおよび
読出しを行うビットバッファ回路において、初期設定の
時点で、入力データと出力データの位相差が第１の位相
差基準内になった時に第一のリングカウンタまたは第二
のリングカウンタの出力位相を制御し，その後は上記第
二の位相差基準内になった時に第一のリングカウンタま
たは第二のリングカウンタの出力位相の制御を行うこと
により、クロック制御が頻繁に発生することを防止し、
長期間安定した動作ができるようにするものである。
と読出しクロックとによって入力データの書込みおよび
読出しを行うビットバッファ回路において、初期設定の
時点で、入力データと出力データの位相差が第１の位相
差基準内になった時に第一のリングカウンタまたは第二
のリングカウンタの出力位相を制御し，その後は上記第
二の位相差基準内になった時に第一のリングカウンタま
たは第二のリングカウンタの出力位相の制御を行うこと
により、クロック制御が頻繁に発生することを防止し、
長期間安定した動作ができるようにするものである。
［従来の技術］ 従来のビットバッファ回路は、書込みデータと読出しデ
ータの位相差がある一定の位相差内に近接したときに
は、書込みまたは読出しクロックの一方を制御するよう
にしている。
ータの位相差がある一定の位相差内に近接したときに
は、書込みまたは読出しクロックの一方を制御するよう
にしている。
［発明が解決しようとする問題点］ このような従来のビットバッファ回路では、上記の一定
の位相差が小さ過ぎると書込み位相と読出し位相とが近
接し過ぎて、書込み信号が安定する前に読出されてデー
タエラー等を発生するおそれがあり、また位相ジッタな
どの位相変動によって読出しデータの欠落やダブりを発
生するという欠点がある。特に通信開始時には大きな位
相差が生じ易いため、その位相差基準が小さいと、短時
間的には安定するが、長周期位相変動（季節や温度変化
等による位相変動）が生じると、その位相差基準にひっ
かかり安定した読出しができない問題がある。また、逆
に大きい位相差基準で制御すると通常の通信時にも位相
制御が頻発する問題があった。
の位相差が小さ過ぎると書込み位相と読出し位相とが近
接し過ぎて、書込み信号が安定する前に読出されてデー
タエラー等を発生するおそれがあり、また位相ジッタな
どの位相変動によって読出しデータの欠落やダブりを発
生するという欠点がある。特に通信開始時には大きな位
相差が生じ易いため、その位相差基準が小さいと、短時
間的には安定するが、長周期位相変動（季節や温度変化
等による位相変動）が生じると、その位相差基準にひっ
かかり安定した読出しができない問題がある。また、逆
に大きい位相差基準で制御すると通常の通信時にも位相
制御が頻発する問題があった。
本発明の目的は、上述の従来の欠点を解決し、クロック
制御が頻繁に発生することを防止し、長期間安定して動
作するビットバッファ回路を提供することにある。
制御が頻繁に発生することを防止し、長期間安定して動
作するビットバッファ回路を提供することにある。
［問題点を解決するための手段］ 上述の問題を解決するため、本発明のビットバッファ回
路は、入力信号のビット間隔で入力される書込みクロッ
クをカウントし、書込みクロックの入力ごとに複数の出
力端子に順次出力パルスを出力する第１のリングカウン
タと、データ入力端子を並列に接続し、前記第１のリン
グカウンタの各段の出力パルスをそれぞれのクロック入
力端子に接続した複数の書込みレジスタと、前記書込み
クロックとは同一周波数でその位相が独立の読出しクロ
ックをカウントして複数の出力端子に順次出力パルスを
出力する第２のリングカウンタと、前記複数の書込みレ
ジスタの出力をそれぞれデータ入力端子に接続しクロッ
ク入力端子にはそれぞれ前記第２のリングカウンタの各
段の出力パルスが入力される複数の読出しレジスタと、
この複数の読出しレジスタの出力信号を前記第２のリン
グカウンタの出力によって順次選択出力するセレクタ
と、前記第１と前記第２のリングカウンタの出力位相を
比較するための位相比較器とを備え、前記位相比較器
は、第１の位相差基準とこの第１の位相差基準より小さ
い第２の位相差基準とを備え、初期設定の時点で、入力
データと出力データの位相差が比較的大きな第１の位相
差基準内になった時に第一のリングカウンタまたは第二
のリングカウンタの出力位相を制御し、その後は上記第
二の位相差基準内になった時に第一のリングカウンタま
たは第二のリングカウンタの出力位相の制御を行う手段
を備えている。
路は、入力信号のビット間隔で入力される書込みクロッ
クをカウントし、書込みクロックの入力ごとに複数の出
力端子に順次出力パルスを出力する第１のリングカウン
タと、データ入力端子を並列に接続し、前記第１のリン
グカウンタの各段の出力パルスをそれぞれのクロック入
力端子に接続した複数の書込みレジスタと、前記書込み
クロックとは同一周波数でその位相が独立の読出しクロ
ックをカウントして複数の出力端子に順次出力パルスを
出力する第２のリングカウンタと、前記複数の書込みレ
ジスタの出力をそれぞれデータ入力端子に接続しクロッ
ク入力端子にはそれぞれ前記第２のリングカウンタの各
段の出力パルスが入力される複数の読出しレジスタと、
この複数の読出しレジスタの出力信号を前記第２のリン
グカウンタの出力によって順次選択出力するセレクタ
と、前記第１と前記第２のリングカウンタの出力位相を
比較するための位相比較器とを備え、前記位相比較器
は、第１の位相差基準とこの第１の位相差基準より小さ
い第２の位相差基準とを備え、初期設定の時点で、入力
データと出力データの位相差が比較的大きな第１の位相
差基準内になった時に第一のリングカウンタまたは第二
のリングカウンタの出力位相を制御し、その後は上記第
二の位相差基準内になった時に第一のリングカウンタま
たは第二のリングカウンタの出力位相の制御を行う手段
を備えている。
［作用］ 本発明の位相比較器は、書込みクロックと読出しクロッ
クとの位相差について第１の位相差基準と、この第一の
位相差基準より小さい第二の位相差基準との二つの基準
を持つ。通信開始時の初期設定時には第一の位相差基準
を用いて、入力データと出力データの位相差が比較的大
きな第１の位相差基準内になった時に第一のリングカウ
ンタまたは第二のリングカウンタの出力位相を制御し，
その後は上記第二の位相差基準内になった時に第一のリ
ングカウンタまたは第二のリングカウンタの出力位相の
制御を行うこれにより、通信開始時は大きい位相差に設
定しておき、通常通信時は小さい位相差で位相制御を行
うため、頻繁に位相制御が行われることはない。
クとの位相差について第１の位相差基準と、この第一の
位相差基準より小さい第二の位相差基準との二つの基準
を持つ。通信開始時の初期設定時には第一の位相差基準
を用いて、入力データと出力データの位相差が比較的大
きな第１の位相差基準内になった時に第一のリングカウ
ンタまたは第二のリングカウンタの出力位相を制御し，
その後は上記第二の位相差基準内になった時に第一のリ
ングカウンタまたは第二のリングカウンタの出力位相の
制御を行うこれにより、通信開始時は大きい位相差に設
定しておき、通常通信時は小さい位相差で位相制御を行
うため、頻繁に位相制御が行われることはない。
［実施例］ 次に、本発明について、図面を参照して詳細に説明す
る。
る。
図は、本発明の一実施例を示すブロック図である。すな
わち、データ入力端子１から入力される入力信号をＮ個
の書込みレジスタ７のデータ入力端子Ｄに並列入力させ
る。そして、書込みクロック入力端子２から入力される
書き込みクロッ（入力信号のビット間隔で入力される）
をＮ段の第１のリングカウンタ４でカウントしてＮ分周
し、複数の出力端子に１クロックずつ位相差を持つＮ個
の出力パルスを出力し、その各段の出力パルスを前記複
数の書込みレジスタ７のクロック入力端子に順次印加す
る。従って、複数の書込みレジスタ７からは、書込みク
ロック幅のＮ倍の幅を持つＮビット長のデータが１ビッ
ト幅ずつずれて出力される。上記複数の書込みレジスタ
７の出力をそれぞれ複数の読出しレジスタ８のデータ入
力端子に入力させ、複数の読出しレジスタ８のクロック
入力端子にはそれぞれ第２のリングカウンタ５の各段の
出力パルスを印加する。第２のリングカウンタ５は、読
出しクロック入力端子３から入力される読出しクロック
（入力クロックと同一周波数で位相差が変動する）をカ
ウントしてＮ分周し、複数の出力端子に１クロックずつ
位相差を持つＮ個の出力パルスを出力し、その各段の出
力パルスを複数の読出しレジスタ８のクロック入力端子
に順次印加する。従って、複数の読出しレジスタ８から
はそれぞれＮビット長に伸長され、１ビット幅ずつずれ
たデータが出力される。そして、セレクタ９によって複
数の読出しレジスタ８の出力を順次切替え選択してデー
タ出力端子10に出力することにより、データ出力端子10
からは入力端子に対してある位相差を持った信号が読出
しクロックに同期して出力される。入力信号と出力信号
の位相差は、第１と第２のリングカウンタ４、５の位相
差と同じである。従って、第１または第２のリングカウ
ンタの位相を制御することによって入力信号と出力信号
の位相差を任意に設定することができる。
わち、データ入力端子１から入力される入力信号をＮ個
の書込みレジスタ７のデータ入力端子Ｄに並列入力させ
る。そして、書込みクロック入力端子２から入力される
書き込みクロッ（入力信号のビット間隔で入力される）
をＮ段の第１のリングカウンタ４でカウントしてＮ分周
し、複数の出力端子に１クロックずつ位相差を持つＮ個
の出力パルスを出力し、その各段の出力パルスを前記複
数の書込みレジスタ７のクロック入力端子に順次印加す
る。従って、複数の書込みレジスタ７からは、書込みク
ロック幅のＮ倍の幅を持つＮビット長のデータが１ビッ
ト幅ずつずれて出力される。上記複数の書込みレジスタ
７の出力をそれぞれ複数の読出しレジスタ８のデータ入
力端子に入力させ、複数の読出しレジスタ８のクロック
入力端子にはそれぞれ第２のリングカウンタ５の各段の
出力パルスを印加する。第２のリングカウンタ５は、読
出しクロック入力端子３から入力される読出しクロック
（入力クロックと同一周波数で位相差が変動する）をカ
ウントしてＮ分周し、複数の出力端子に１クロックずつ
位相差を持つＮ個の出力パルスを出力し、その各段の出
力パルスを複数の読出しレジスタ８のクロック入力端子
に順次印加する。従って、複数の読出しレジスタ８から
はそれぞれＮビット長に伸長され、１ビット幅ずつずれ
たデータが出力される。そして、セレクタ９によって複
数の読出しレジスタ８の出力を順次切替え選択してデー
タ出力端子10に出力することにより、データ出力端子10
からは入力端子に対してある位相差を持った信号が読出
しクロックに同期して出力される。入力信号と出力信号
の位相差は、第１と第２のリングカウンタ４、５の位相
差と同じである。従って、第１または第２のリングカウ
ンタの位相を制御することによって入力信号と出力信号
の位相差を任意に設定することができる。
第１と第２のリングカウンタ４、５の位相差は、位相比
較器６によって検出され、ある一定位相差内に近接した
ときには第２のリングカウンタ５をリセットすることに
よって一定以上の位相差とすることができる。これは、
第二のリングカウンタ５を一定以上の位相差となるまで
リセットを繰り返すことにより達成できる。
較器６によって検出され、ある一定位相差内に近接した
ときには第２のリングカウンタ５をリセットすることに
よって一定以上の位相差とすることができる。これは、
第二のリングカウンタ５を一定以上の位相差となるまで
リセットを繰り返すことにより達成できる。
本実施例においては、先ず、通信開始時の初期設定時は
第１と第２のリングカウンタ４、５の位相差が位相比較
器６によって検出され、その位相差が比較的大きい第１
の位相差T1（例えば、N/2−１ビット長）内であるとき
は、第２のリングカウンタ５をリセットすることによっ
て、第２のリングカウンタ５の出力位相をずらせて入力
信号と出力信号との位相差がほぼN/2ビット程度になる
ように設定する。その後は、上記第１の位相差よりも小
さい第２の位相差T2（例えば0.5ビット長）内に近接す
るまでは、位相制御を行わないようにする。
第１と第２のリングカウンタ４、５の位相差が位相比較
器６によって検出され、その位相差が比較的大きい第１
の位相差T1（例えば、N/2−１ビット長）内であるとき
は、第２のリングカウンタ５をリセットすることによっ
て、第２のリングカウンタ５の出力位相をずらせて入力
信号と出力信号との位相差がほぼN/2ビット程度になる
ように設定する。その後は、上記第１の位相差よりも小
さい第２の位相差T2（例えば0.5ビット長）内に近接す
るまでは、位相制御を行わないようにする。
第１の位相差T1は大きいので、最初はクロック制御が発
生し易いが、初期動作における位相変動が起きやすい時
に各書込みレジスタ７の書込みから対応する読出しレジ
スタ８の読出しまでに充分な時間幅を持たせることがで
き、安定した読出しが可能である。また、その後は、第
１と第２のリングカウンタ４、５の位相差が小さい位相
差基準の第２の位相差内に近接するまでは位相制御がか
からないので、クロック制御が頻発することはない。従
って、クロック制御の頻発によるデータ誤りを防止でき
る。
生し易いが、初期動作における位相変動が起きやすい時
に各書込みレジスタ７の書込みから対応する読出しレジ
スタ８の読出しまでに充分な時間幅を持たせることがで
き、安定した読出しが可能である。また、その後は、第
１と第２のリングカウンタ４、５の位相差が小さい位相
差基準の第２の位相差内に近接するまでは位相制御がか
からないので、クロック制御が頻発することはない。従
って、クロック制御の頻発によるデータ誤りを防止でき
る。
本願発明では、電源投入等などシステムの立ち上げ時に
は、位相が定まらないため、できるだけ位相制御がかか
るよう大きな第一の位相差基準を設ける。これにより、
初期時には頻発に位相制御をかけ、ある安定の状態に持
ってくる。この状態のあと、位相差基準を第一の基準よ
り小さな第二の位相差基準の設定すると、読出しおよび
書込みクロックは大きな位相差で安定しているため、た
とえ長周期位相変動により、読出しおよび書込みクロッ
ク位相が接近しても、位相差基準が小さく設定されてい
るため、位相制御がかからず安定する。
は、位相が定まらないため、できるだけ位相制御がかか
るよう大きな第一の位相差基準を設ける。これにより、
初期時には頻発に位相制御をかけ、ある安定の状態に持
ってくる。この状態のあと、位相差基準を第一の基準よ
り小さな第二の位相差基準の設定すると、読出しおよび
書込みクロックは大きな位相差で安定しているため、た
とえ長周期位相変動により、読出しおよび書込みクロッ
ク位相が接近しても、位相差基準が小さく設定されてい
るため、位相制御がかからず安定する。
なお、最初から小さな位相差基準を使用することも可能
だが、小さな位相差基準の場合には、それなりに安定す
るが、季節変動や温度変化等の長周期位相変動により、
この安定はくずれ位相制御が頻発する。
だが、小さな位相差基準の場合には、それなりに安定す
るが、季節変動や温度変化等の長周期位相変動により、
この安定はくずれ位相制御が頻発する。
［発明の効果］ 以上のように、本発明においては、使用開始時に書込み
位相と読出し位相との位相差を十分大きく初期設定して
おき、その後は比較的小さい位相差になるまで位相制御
を行わないように制御するため、使用開始時にも安定し
たバッファ動作が可能で、また通常通信中にクロック制
御が頻発してデータ誤りを発生することを防止できる効
果がある。
位相と読出し位相との位相差を十分大きく初期設定して
おき、その後は比較的小さい位相差になるまで位相制御
を行わないように制御するため、使用開始時にも安定し
たバッファ動作が可能で、また通常通信中にクロック制
御が頻発してデータ誤りを発生することを防止できる効
果がある。
図は本発明の一実施例を示すブロック図。 １はデータ入力端子、２は書込みクロック入力端子、３
は読出しクロック入力端子、４は第１のリングカウン
タ、５は第２のリングカウンタ、６は位相比較器、７は
書込みレジスタ、８は読出しレジスタ、９はセレクタ、
10はデータ出力端子。
は読出しクロック入力端子、４は第１のリングカウン
タ、５は第２のリングカウンタ、６は位相比較器、７は
書込みレジスタ、８は読出しレジスタ、９はセレクタ、
10はデータ出力端子。
Claims (1)
- 【請求項１】入力信号のビット間隔で入力される書込み
クロックをカウントし、書込みクロックの入力ごとに複
数の出力端子に順次出力パルスを出力する第１のリング
カウンタと、 データ入力端子を並列に接続し、前記第１のリングカウ
ンタの各段の出力パルスをそれぞれのクロック入力端子
に接続した複数の書込みレジスタと、 前記書込みクロックとは同一周波数でその位相が独立の
読出しクロックをカウントして複数の出力端子に順次出
力パルスを出力する第２のリングカウンタと、 前記複数の書込みレジスタの出力をそれぞれデータ入力
端子に接続しクロック入力端子にはそれぞれ前記第２の
リングカウンタの各段の出力パルスが入力される複数の
読出しレジスタと、 この複数の読出しレジスタの出力信号を前記第２のリン
グカウンタの出力によって順次選択出力するセレクタ
と、 前記第１と前記第２のリングカウンタの出力位相を比較
するための位相比較器とを備え、 前記位相比較器は、第１の位相差基準とこの第１の位相
差基準より小さい第２の位相差基準とを備え、初期設定
時に第１のリングカウンタと第のリングカウンタとの出
力位相差が上記第１の位相差基準内となったときに第１
のリングカウンタまたは第２のリングカウンタの出力位
相を制御し、その後は上記第２の位相差基準内となった
ときに位相制御を行う手段を備えることを特徴とするビ
ットバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60084201A JPH07120255B2 (ja) | 1985-04-19 | 1985-04-19 | ビットバッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60084201A JPH07120255B2 (ja) | 1985-04-19 | 1985-04-19 | ビットバッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61243527A JPS61243527A (ja) | 1986-10-29 |
| JPH07120255B2 true JPH07120255B2 (ja) | 1995-12-20 |
Family
ID=13823862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60084201A Expired - Lifetime JPH07120255B2 (ja) | 1985-04-19 | 1985-04-19 | ビットバッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120255B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63197136A (ja) * | 1987-02-12 | 1988-08-16 | Fujitsu Ltd | クロツク乗り換え回路 |
| JPH01126723A (ja) * | 1987-11-11 | 1989-05-18 | Nec Corp | メモリ回路 |
| US5400340A (en) * | 1993-03-04 | 1995-03-21 | Apple Computer, Inc. | End of packet detector and resynchronizer for serial data buses |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5527700B2 (ja) * | 1973-11-02 | 1980-07-22 | ||
| JPS5573981A (en) * | 1978-11-27 | 1980-06-04 | Sony Corp | Memory control circuit |
| JPS59125141A (ja) * | 1983-01-04 | 1984-07-19 | Nec Corp | バツフアメモリ回路 |
-
1985
- 1985-04-19 JP JP60084201A patent/JPH07120255B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61243527A (ja) | 1986-10-29 |
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