JPH01126723A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPH01126723A JPH01126723A JP28614687A JP28614687A JPH01126723A JP H01126723 A JPH01126723 A JP H01126723A JP 28614687 A JP28614687 A JP 28614687A JP 28614687 A JP28614687 A JP 28614687A JP H01126723 A JPH01126723 A JP H01126723A
- Authority
- JP
- Japan
- Prior art keywords
- data
- parallel
- sent
- circuit
- selector
- Prior art date
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 6
- 230000001360 synchronised effect Effects 0.000 description 2
- 239000000872 buffer Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
Landscapes
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ回路に関し、特に高速ディジタル通信装
置でバッファ用として使用されるメモリ回路に関する。
置でバッファ用として使用されるメモリ回路に関する。
従来のこの種のメモリ回路は、第５図に示す構成を有し
ており、並列ディジタル信号の入力データとこれに同期
した書込みクロックをメモリ回路４に与えて順次に入力
データを書込み、位相比較回路５で書込みクロックとの
位相差を検出して得た位相差信号により書込みクロック
に同期した読出しクロックを作り、これをメモリ回路４
に与えて書込み内容を順次に読出すことにより、並列デ
ィジタル信号の出力データを送出する。
ており、並列ディジタル信号の入力データとこれに同期
した書込みクロックをメモリ回路４に与えて順次に入力
データを書込み、位相比較回路５で書込みクロックとの
位相差を検出して得た位相差信号により書込みクロック
に同期した読出しクロックを作り、これをメモリ回路４
に与えて書込み内容を順次に読出すことにより、並列デ
ィジタル信号の出力データを送出する。
上述した従来のメモリ回路では、書込み及び読出しの両
クロックが高速で且つ出力データをフレーム構成にする
なめにフレーム情報を挿入せねばならない場合に、メモ
リ回路４の動作速度の限界により実現できなくなること
が多いという問題点がある。
クロックが高速で且つ出力データをフレーム構成にする
なめにフレーム情報を挿入せねばならない場合に、メモ
リ回路４の動作速度の限界により実現できなくなること
が多いという問題点がある。
本発明のメモリ回路は、入力データを複数に並列化して
速度変換したタイミングで送出する直列−並列変換回路
と、該直列−並列変換回路が送出する並列化データの配
列をフレーム毎に並び替えるセレクタ回路と、該セレク
タ回路が送出する並列化データを直列化して出力する並
列−直列変換回路とを備えている。
速度変換したタイミングで送出する直列−並列変換回路
と、該直列−並列変換回路が送出する並列化データの配
列をフレーム毎に並び替えるセレクタ回路と、該セレク
タ回路が送出する並列化データを直列化して出力する並
列−直列変換回路とを備えている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図であり、第
２図及び第３図はそれぞれ本実施例中の直列−並列変換
回路１及びセレクタ回路２の構成例を示すブロック図、
第４図は本実施例の動作を説明するためのタイミング図
である。
２図及び第３図はそれぞれ本実施例中の直列−並列変換
回路１及びセレクタ回路２の構成例を示すブロック図、
第４図は本実施例の動作を説明するためのタイミング図
である。
並列ディジタル信号の入力データは、直列−並列変換回
路１のフリップクロップ（ＦＦ）１１〜１４に入力され
、書込みクロックを分周器１０で４分周して得た４相ク
ロツクにより順次書込まれて、データ（ｐ）〜（ｓ）の
４本の並列データとして送出される。このデータ（ｐ）
〜（ｓ）はそれぞれＦＦ１５〜１８へ送られ、読出しク
ロック（１）を分周器１９で４分周して得た４相クロツ
クにより順次書込まれて、データ（ａ）〜（ｄ）の４本
の並列データとして送出される。第４図には、入力デー
タｍワード（例えばワードＷ１〜Ｗｍのｍワード）毎に
フレームデータ１ワードを挿入してフレーム構成する場
合を、例示しである。
路１のフリップクロップ（ＦＦ）１１〜１４に入力され
、書込みクロックを分周器１０で４分周して得た４相ク
ロツクにより順次書込まれて、データ（ｐ）〜（ｓ）の
４本の並列データとして送出される。このデータ（ｐ）
〜（ｓ）はそれぞれＦＦ１５〜１８へ送られ、読出しク
ロック（１）を分周器１９で４分周して得た４相クロツ
クにより順次書込まれて、データ（ａ）〜（ｄ）の４本
の並列データとして送出される。第４図には、入力デー
タｍワード（例えばワードＷ１〜Ｗｍのｍワード）毎に
フレームデータ１ワードを挿入してフレーム構成する場
合を、例示しである。
従って読出しクロック（１）は、１フレーム当り（ｍ＋
１ ）周期になるよう周波数を設定してあり、且つ各
ツーレムの最後のパルスを（第４図中で実線で示すよう
に）欠落させである。
１ ）周期になるよう周波数を設定してあり、且つ各
ツーレムの最後のパルスを（第４図中で実線で示すよう
に）欠落させである。
セレクタ回路２では、４本並列のデータ（ａ）〜（ｄ）
をセレクタ２１〜２４へおのおの与えておき、セレクタ
制御信号により４本のうち１本ずつを選択して送出させ
るが、フレームが移行する毎にその選択順番を巡回的に
シフトしていく。例えば第４図に示す動作例において、
前半のフレームではセレクタ２１がデータ（ａ）、セレ
クタ２２がデータ（ｂ）、セレクタ２３がデータ（Ｃ）
、セレクタ２４がデータ（ｄ）をそれぞれ選択している
が、後半のフレームではセレクタ２１がデータ（ｄ）、
セレクタ２２がデータ（ａ）、セレクタ２３がデータ（
ｂ）、セレクタ２４がデータ（Ｃ）をそれぞれ選択して
いる。このように選択した４本のデータをＦＦ２５〜２
８に送り、読出しクロック（２）を分周器２０で４分周
した４相クロツクで順次読取ることにより、データ（ｅ
）〜（ｈ）を得る。この４本並列のデータ（ｅ）〜（ｈ
）を並列−直列変換回路３で直列データに変換すれば、
第４図に示すような、入力データのｍワード分の１フー
レム中に（ｍ＋１）ワード配置した出力データが得られ
る。なお読出しクロック（２）は、読出しクロック（１
）と第一の周波数をもつが、（第４図中で破線で示すよ
うに）パルスの欠落は無い。この結果、入力データと同
じ出現順序を持つワード配列のうちの１ワード（第４図
ではワードＷ ｍ ）だけが重複して出現するような出
力データを得る。この重複ワードのうち一方をフレーム
データ挿入用として、フレーム構成することができる。
をセレクタ２１〜２４へおのおの与えておき、セレクタ
制御信号により４本のうち１本ずつを選択して送出させ
るが、フレームが移行する毎にその選択順番を巡回的に
シフトしていく。例えば第４図に示す動作例において、
前半のフレームではセレクタ２１がデータ（ａ）、セレ
クタ２２がデータ（ｂ）、セレクタ２３がデータ（Ｃ）
、セレクタ２４がデータ（ｄ）をそれぞれ選択している
が、後半のフレームではセレクタ２１がデータ（ｄ）、
セレクタ２２がデータ（ａ）、セレクタ２３がデータ（
ｂ）、セレクタ２４がデータ（Ｃ）をそれぞれ選択して
いる。このように選択した４本のデータをＦＦ２５〜２
８に送り、読出しクロック（２）を分周器２０で４分周
した４相クロツクで順次読取ることにより、データ（ｅ
）〜（ｈ）を得る。この４本並列のデータ（ｅ）〜（ｈ
）を並列−直列変換回路３で直列データに変換すれば、
第４図に示すような、入力データのｍワード分の１フー
レム中に（ｍ＋１）ワード配置した出力データが得られ
る。なお読出しクロック（２）は、読出しクロック（１
）と第一の周波数をもつが、（第４図中で破線で示すよ
うに）パルスの欠落は無い。この結果、入力データと同
じ出現順序を持つワード配列のうちの１ワード（第４図
ではワードＷ ｍ ）だけが重複して出現するような出
力データを得る。この重複ワードのうち一方をフレーム
データ挿入用として、フレーム構成することができる。
以上説明したように本発明は、高速の入力データを並列
変換して低速化すると共に並列化したデ一夕の順序を入
れ換えることにより、フレーム構成を可能にした高速デ
ータ用のメモリ回路を実現できる効果がある。
変換して低速化すると共に並列化したデ一夕の順序を入
れ換えることにより、フレーム構成を可能にした高速デ
ータ用のメモリ回路を実現できる効果がある。
第１図〜第３図は本発明の実施例のブロック図、第４図
は本発明の実施例の動作を例示するタイミング図、第５
図は従来のメモリー回路のブロック図である。 １・・・直列−並列変換回路、２・・・セレクタ回路、
３・・・並列−直列変換回路、４・・・メモリ回路、５
・・・位相比較回路、１０，１９．２０・・・分周器、
１１〜１８．２５〜２８・・・フリッププロップ（ＦＦ
）・・・、２１〜２４・・・セレクタ。 代理人 弁理士 内 原 音 ６一
は本発明の実施例の動作を例示するタイミング図、第５
図は従来のメモリー回路のブロック図である。 １・・・直列−並列変換回路、２・・・セレクタ回路、
３・・・並列−直列変換回路、４・・・メモリ回路、５
・・・位相比較回路、１０，１９．２０・・・分周器、
１１〜１８．２５〜２８・・・フリッププロップ（ＦＦ
）・・・、２１〜２４・・・セレクタ。 代理人 弁理士 内 原 音 ６一
Claims (1)
- 入力データを複数に並列化して速度変換したタイミン
グで送出する直列−並列変換回路と、該直列−並列変換
回路が送出する並列化データの配列をフレーム毎に並び
替えるセレクタ回路と、該セレクタ回路が送出する並列
化データを直列化して出力する並列−直列変換回路とを
備えていることを特徴とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28614687A JPH01126723A (ja) | 1987-11-11 | 1987-11-11 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28614687A JPH01126723A (ja) | 1987-11-11 | 1987-11-11 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01126723A true JPH01126723A (ja) | 1989-05-18 |
Family
ID=17700532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28614687A Pending JPH01126723A (ja) | 1987-11-11 | 1987-11-11 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01126723A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61243527A (ja) * | 1985-04-19 | 1986-10-29 | Nec Corp | ビツトバツフア回路 |
| JPS62120744A (ja) * | 1985-11-20 | 1987-06-02 | Fujitsu Ltd | Ｐｃｍ伝送符号化方式 |
-
1987
- 1987-11-11 JP JP28614687A patent/JPH01126723A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61243527A (ja) * | 1985-04-19 | 1986-10-29 | Nec Corp | ビツトバツフア回路 |
| JPS62120744A (ja) * | 1985-11-20 | 1987-06-02 | Fujitsu Ltd | Ｐｃｍ伝送符号化方式 |
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