JPS62120744A - Ｐｃｍ伝送符号化方式 - Google Patents
Ｐｃｍ伝送符号化方式Info
- Publication number
- JPS62120744A JPS62120744A JP60260211A JP26021185A JPS62120744A JP S62120744 A JPS62120744 A JP S62120744A JP 60260211 A JP60260211 A JP 60260211A JP 26021185 A JP26021185 A JP 26021185A JP S62120744 A JPS62120744 A JP S62120744A
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- JP
- Japan
- Prior art keywords
- clock
- circuit
- bit
- data
- block
- Prior art date
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- Pending
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＢＳＩ （ｂｉ ｔ−５ｅｑｕｅｎｃｅ １ｉｎｄｅ
ｐｅｎｄｅｎｔ）化スタッフ同期ＰＣＭ伝送符号化方式
において、スタッフ同期信号としては無効ブロックを用
い、このブロック内に、最終ビットでは所定の符号化規
則を乱し且つデータ変化を有する特殊符号を挿入するこ
とにより、伝送路の速度上昇は非常に少な（、簡単な回
路で、伝送効率の向上も実現出来るようにしたものであ
る。
ｐｅｎｄｅｎｔ）化スタッフ同期ＰＣＭ伝送符号化方式
において、スタッフ同期信号としては無効ブロックを用
い、このブロック内に、最終ビットでは所定の符号化規
則を乱し且つデータ変化を有する特殊符号を挿入するこ
とにより、伝送路の速度上昇は非常に少な（、簡単な回
路で、伝送効率の向上も実現出来るようにしたものであ
る。
本発明は、入力ＰＣＭ信号の状態にかかわらず、−ブロ
ック内で少なくとも１回以上データ変化を有するＢＳＩ
（ｂｉｔ−ｓｅｑｕｅｎｃｅ−ｉｎｄｅｐｅｎｄｅ
ｎｔ）化スタッフ同期ＰＣＭ伝送符号化方式におけるＰ
ＣＭ伝送符号化方式の改良に関する。
ック内で少なくとも１回以上データ変化を有するＢＳＩ
（ｂｉｔ−ｓｅｑｕｅｎｃｅ−ｉｎｄｅｐｅｎｄｅ
ｎｔ）化スタッフ同期ＰＣＭ伝送符号化方式におけるＰ
ＣＭ伝送符号化方式の改良に関する。
ＰＣＭ伝送方式では、装置内部の速度を伝送路の速度に
同期させるために、装置内部のクロックの速度を若干遅
くし、スタッフビット又はブロックを挿入するスタッフ
同期方式が用いられる。
同期させるために、装置内部のクロックの速度を若干遅
くし、スタッフビット又はブロックを挿入するスタッフ
同期方式が用いられる。
又１連続又は０連続を防ぐ為、１ブロツク内で少なくと
も１回以上データ変化を有するｎ８１ｃ（余剰パルス位
置に直前の情報ビットの補符号を挿入する）、ｎＢＩＰ
（ｎビットに対し１ビツトの奇パリチイを挿入する）
等のＢＳＩ化符号が用いられる。
も１回以上データ変化を有するｎ８１ｃ（余剰パルス位
置に直前の情報ビットの補符号を挿入する）、ｎＢＩＰ
（ｎビットに対し１ビツトの奇パリチイを挿入する）
等のＢＳＩ化符号が用いられる。
これ等を用いる場合、伝送路の速度上昇は非常に少なく
、簡単な回路で、伝送効率を向上出来るように実現゛出
来ることが望まれている。
、簡単な回路で、伝送効率を向上出来るように実現゛出
来ることが望まれている。
〔従来の技術と発明が解決しようとする問題点〕従来の
ＢＳＩ化スタッフ同期ＰＣＭ伝送符号化方式には、ＢＳ
Ｉ化符号としては、例えば、ｎＢＩＣ符号である９ＢＩ
Ｃを使用し、これに１ビツトのスタッフ情報を加え伝送
する方法があるが、この場合は１１ビツト構成となり、
スタッフ情報挿入による伝送路速度上昇は１．１倍にな
り、伝送効率は低下する。
ＢＳＩ化スタッフ同期ＰＣＭ伝送符号化方式には、ＢＳ
Ｉ化符号としては、例えば、ｎＢＩＣ符号である９ＢＩ
Ｃを使用し、これに１ビツトのスタッフ情報を加え伝送
する方法があるが、この場合は１１ビツト構成となり、
スタッフ情報挿入による伝送路速度上昇は１．１倍にな
り、伝送効率は低下する。
この為にＢＳＩ化符号を用い且つＢＳＩ化符号毎でなく
、１フレーム内にスタッフの有無のビット？ｉｌ域とス
タッフの位置を示すピッ）８ｉ域とを持ちスタッフ同期
を行う方法があるが、この場合は、スタッフの有無のビ
ットとスタッフの位置を示すビット領域は、例えば装置
内部の速度が伝送路の速度に一致しようがしまいが常に
必要であり、伝送効率が悪い問題点及び受信側でスタッ
フ位置を検出する為には、１フレームの最初よりのビッ
トをカウントするカウンタを用い、このカウント値を、
スタッフ位置を示す値と比較回路で比較して求めねばな
らず、スタッフ制御が複雑になる問題点がある。
、１フレーム内にスタッフの有無のビット？ｉｌ域とス
タッフの位置を示すピッ）８ｉ域とを持ちスタッフ同期
を行う方法があるが、この場合は、スタッフの有無のビ
ットとスタッフの位置を示すビット領域は、例えば装置
内部の速度が伝送路の速度に一致しようがしまいが常に
必要であり、伝送効率が悪い問題点及び受信側でスタッ
フ位置を検出する為には、１フレームの最初よりのビッ
トをカウントするカウンタを用い、このカウント値を、
スタッフ位置を示す値と比較回路で比較して求めねばな
らず、スタッフ制御が複雑になる問題点がある。
上記問題点は、スタッフ同期信号としては無効ブロック
を用い（１，４，７） 、このブロック内に、最終ビッ
トでは所定の符号化規則を乱し且つデータ変化を有する
特殊符号を挿入する（３゜４）ようにした本発明のＰＣ
Ｍ伝送符号化方式により解決される。
を用い（１，４，７） 、このブロック内に、最終ビッ
トでは所定の符号化規則を乱し且つデータ変化を有する
特殊符号を挿入する（３゜４）ようにした本発明のＰＣ
Ｍ伝送符号化方式により解決される。
本発明によれば、受信側で、スタッフ同期の為の無効ブ
ロックは所定の符号規則を乱す符号により検出出来るの
で検出回路は簡単になり、又１フレーム内にスタッフの
有無のビット領域とスタレンの位置を示すビット領域と
を持つ必要がなくなり伝送効率は従来に比して向上する
。尚無効ブロックを挿入しても、この中にはデータ変化
を有する符号が挿入されているので、この為に１連続。
ロックは所定の符号規則を乱す符号により検出出来るの
で検出回路は簡単になり、又１フレーム内にスタッフの
有無のビット領域とスタレンの位置を示すビット領域と
を持つ必要がなくなり伝送効率は従来に比して向上する
。尚無効ブロックを挿入しても、この中にはデータ変化
を有する符号が挿入されているので、この為に１連続。
０連続を生ずることはない。
第１図は本発明の実施例のブロック図、第２図はｎＢｌ
ｃ伝送路符号の場合のスタッフブロック挿入を示すタイ
ムチャート、第３図は第１図に対応した１例の受信側の
ブロック図である。
ｃ伝送路符号の場合のスタッフブロック挿入を示すタイ
ムチャート、第３図は第１図に対応した１例の受信側の
ブロック図である。
図中１は先入先出バッファメモリ、２はノット回路、３
は特殊符号発生器、４はセレクタ、５は多重化回路、６
は１／（ｎ＋１）分周器、７は読み出しクロック制御及
びセレクタ制御回路、８はフリップフロップ、９はオア
回路、１０は多重分離回路、１１はバッファメモリ、１
２はカウンタ及びワード同期保護回路、１３は排他的論
理和回路、１４はアンド回路、１５はＰＬＬ回路を示し
、装置内部のクロックの速度ｆｂは伝送路のクロックの
速度ｆＯの１／（ｎ＋１）の速度よりも遅い。
は特殊符号発生器、４はセレクタ、５は多重化回路、６
は１／（ｎ＋１）分周器、７は読み出しクロック制御及
びセレクタ制御回路、８はフリップフロップ、９はオア
回路、１０は多重分離回路、１１はバッファメモリ、１
２はカウンタ及びワード同期保護回路、１３は排他的論
理和回路、１４はアンド回路、１５はＰＬＬ回路を示し
、装置内部のクロックの速度ｆｂは伝送路のクロックの
速度ｆＯの１／（ｎ＋１）の速度よりも遅い。
第１図において、通常はＤ１〜Ｄｎで示すｎビットの信
号は、クロックｆｂにて先入先出バッファメモリ１に書
き込まれ蓄積されており、読み出しクロック制御及びセ
レクタ制御回路７にて作られオア回路９を経たｆｂ／ｎ
のクロックにて読み出され、セレクタ４に送られる。
号は、クロックｆｂにて先入先出バッファメモリ１に書
き込まれ蓄積されており、読み出しクロック制御及びセ
レクタ制御回路７にて作られオア回路９を経たｆｂ／ｎ
のクロックにて読み出され、セレクタ４に送られる。
この時データＤｎの一部は、ノット回路２にて反転され
データＤ（ｎ＋１）とし、第２図（Ａ）に示す如きｎ８
１ｃ符号としてセレクタ４に送られ、これを経由して多
重化回路５にて、１／（ｎ＋１）分周器６のｆｏ／（ｎ
＋１）のクロックにて直列信号とされ、伝送路に送られ
るが、多重化回路５にて直列信号にする為に、先入先出
バッファメモリ１より取り込むｆｏ／（ｎ＋１）のクロ
ックはｆｂのクロックより速度が早いので、第２図（Ｂ
）に示す如く第２図（Ａ）に比して段々先行し、先入先
出バッファメモリ１に蓄積しているデータ量が一定量以
下に減すると〔第２図（Ｂ）のイ〕、先入先出バッファ
メモリ１よりの、通常はＯの状態フラグを１として、フ
リップフロップの出力Ｑを１として、先入先出バッファ
メモリ１よりの読み出しを禁止すると共に出力Ｑより０
をセレクタ４に出力し、特殊符号発生器３よりの出力を
スタッフブロックとして選択し、多重化回路５に送り、
第２図（Ｂ）に示す如き直列信号として、伝送路クロッ
クｆＯと共に、伝送路に出力される。
データＤ（ｎ＋１）とし、第２図（Ａ）に示す如きｎ８
１ｃ符号としてセレクタ４に送られ、これを経由して多
重化回路５にて、１／（ｎ＋１）分周器６のｆｏ／（ｎ
＋１）のクロックにて直列信号とされ、伝送路に送られ
るが、多重化回路５にて直列信号にする為に、先入先出
バッファメモリ１より取り込むｆｏ／（ｎ＋１）のクロ
ックはｆｂのクロックより速度が早いので、第２図（Ｂ
）に示す如く第２図（Ａ）に比して段々先行し、先入先
出バッファメモリ１に蓄積しているデータ量が一定量以
下に減すると〔第２図（Ｂ）のイ〕、先入先出バッファ
メモリ１よりの、通常はＯの状態フラグを１として、フ
リップフロップの出力Ｑを１として、先入先出バッファ
メモリ１よりの読み出しを禁止すると共に出力Ｑより０
をセレクタ４に出力し、特殊符号発生器３よりの出力を
スタッフブロックとして選択し、多重化回路５に送り、
第２図（Ｂ）に示す如き直列信号として、伝送路クロッ
クｆＯと共に、伝送路に出力される。
尚特殊符号発生器３からは、１回以上のデータ変化を有
するｎビットのデータと、ｎビット目とｎ＋ｌビット目
は同じ符号であるｎ＋１ビットのデータを送出するよう
になっている。
するｎビットのデータと、ｎビット目とｎ＋ｌビット目
は同じ符号であるｎ＋１ビットのデータを送出するよう
になっている。
このようにしてスタッフ同期がとられｎＢｌＧの符号を
持った信号は受信側に送られる。
持った信号は受信側に送られる。
次に受信側につき第３図を用いて説明する。
送られてきた直列信号が多重分離回路１０に入力すると
、カウンタ及びワード同期保護回路１２よりのｆｏ／（
ｎ＋１）の１ビツトに対応するクロックを用いてＤ１〜
ｐ （ｎ＋１）の並列データに変換され、バッファメモ
リ１１に送られる。
、カウンタ及びワード同期保護回路１２よりのｆｏ／（
ｎ＋１）の１ビツトに対応するクロックを用いてＤ１〜
ｐ （ｎ＋１）の並列データに変換され、バッファメモ
リ１１に送られる。
この時データＤｎとＤ（ｎ＋１）は排他的論理和回路１
３に入力しており、通常の場合は出力は１であるので、
ｆｏ／（ｎ＋１）のクロックはバッファメモリ１１及び
ＰＬＬ回路１５に送られ、各ブロックのデータはバッフ
ァメモリ１１に記憶されるが、スタッフブロックの時は
排他的論理和回路１３の出力は０となり、ｆｏ／（ｎ＋
１）のクロックの出力は禁止されるので、このブロック
はバッファメモリ１１には記憶されず除去されることに
なる。
３に入力しており、通常の場合は出力は１であるので、
ｆｏ／（ｎ＋１）のクロックはバッファメモリ１１及び
ＰＬＬ回路１５に送られ、各ブロックのデータはバッフ
ァメモリ１１に記憶されるが、スタッフブロックの時は
排他的論理和回路１３の出力は０となり、ｆｏ／（ｎ＋
１）のクロックの出力は禁止されるので、このブロック
はバッファメモリ１１には記憶されず除去されることに
なる。
尚カウンタ及びワード同期保護回路１２は排他的論理和
回路１３よりの出力が１のワード同期信号にてワード同
期をとり、同期がとれるとワード同期フラグを１とする
と共に、尚このフラグの保護も行っている。
回路１３よりの出力が１のワード同期信号にてワード同
期をとり、同期がとれるとワード同期フラグを１とする
と共に、尚このフラグの保護も行っている。
ＰＬＬ回路１５に送られたｆ ｏ／ （ｎ＋１）クロッ
クは、排他的論理和回路１３の出力が０となり出力を禁
止した分だけ歯抜けとなるが、ＰＬＬ回路１５では平滑
化され装置内部のクロックｆｂが発生し、これがバッフ
ァメモリ１１に送られ、このクロックにてバッファメモ
リ１１に書き込まれたデータＤ１〜Ｄｎが読み出され再
生される。
クは、排他的論理和回路１３の出力が０となり出力を禁
止した分だけ歯抜けとなるが、ＰＬＬ回路１５では平滑
化され装置内部のクロックｆｂが発生し、これがバッフ
ァメモリ１１に送られ、このクロックにてバッファメモ
リ１１に書き込まれたデータＤ１〜Ｄｎが読み出され再
生される。
即ち上記説明の如く、スタッフの為にスタッフブロック
（無効ブロック）を用い、このブロックの最終ビットの
符号を前の符号と同じにするような方法で、符号則を乱
し、これを用いてスタッフブロックを検出するようにし
ているので、特にスタッフの有無を示すビット領域とス
タッフの位置を示すビン）９１域が必要でないので、伝
送効率は向上し、又受信側でのスタッフブロック検出は
排他的論理和図：二のみでこれを検出午て取り除くよう
に出来 簡単になる。 □又スタッフプμツク
を挿入しても１蓮続又は０連続が続くことはない。
（無効ブロック）を用い、このブロックの最終ビットの
符号を前の符号と同じにするような方法で、符号則を乱
し、これを用いてスタッフブロックを検出するようにし
ているので、特にスタッフの有無を示すビット領域とス
タッフの位置を示すビン）９１域が必要でないので、伝
送効率は向上し、又受信側でのスタッフブロック検出は
排他的論理和図：二のみでこれを検出午て取り除くよう
に出来 簡単になる。 □又スタッフプμツク
を挿入しても１蓮続又は０連続が続くことはない。
以上詳細に説明せる如く本発明によれば、スタッフブロ
ックを挿入しても１連続又は０連続が続くことはなく、
スタッフ制御は簡単な回路で行え又伝送効率は向上する
効果がある。
ックを挿入しても１連続又は０連続が続くことはなく、
スタッフ制御は簡単な回路で行え又伝送効率は向上する
効果がある。
第１図は本発明の実施例のブロック図、第２図はｎ８１
ｃ伝送路符号の場合のスタッフブロック挿入門示すタイ
ムチ（−−ト、 第３図は第１図に対応した１例の受信側のブロック図で
ある。 図において、 ｌは先入先出バッファメモリ、 ２はノット回路、 ３は特殊符号発生器、 ４はセレクタ、 ５は多重化回路、 ６はｌ／（ｎ＋１）分周器、 ７は読み出しクロック制御及びセレクタ制御回路、８は
フリップフロップ、 ９はオア回路、 ｌＯは多重分離回路、 １１はバッファメモリ、 １２はカウンタ及びワード同期保護回路、１３は排他的
論理和回路、 １４はアンド回路、 １５はＰＬＬ回路を示す。 １史 絶
ｃ伝送路符号の場合のスタッフブロック挿入門示すタイ
ムチ（−−ト、 第３図は第１図に対応した１例の受信側のブロック図で
ある。 図において、 ｌは先入先出バッファメモリ、 ２はノット回路、 ３は特殊符号発生器、 ４はセレクタ、 ５は多重化回路、 ６はｌ／（ｎ＋１）分周器、 ７は読み出しクロック制御及びセレクタ制御回路、８は
フリップフロップ、 ９はオア回路、 ｌＯは多重分離回路、 １１はバッファメモリ、 １２はカウンタ及びワード同期保護回路、１３は排他的
論理和回路、 １４はアンド回路、 １５はＰＬＬ回路を示す。 １史 絶
Claims (1)
- 【特許請求の範囲】 入力ＰＣＭ信号の状態にかかわらず、一ブロック内で少
なくとも１回以上データ変化を有するＢＳＩ（ｂｉｔ・
ｓｅｑｕｅｎｃｅ・ｉｎｄｅｐｅｎｄｅｎｔ）化スタッ
フ同期ＰＣＭ伝送符号化方式において、 スタッフ同期信号としては無効ブロックを用い（１、４
、７）、このブロック内に、最終ビットでは所定の符号
化規則を乱し且つデータ変化を有する特殊符号を挿入す
る（３、４）ようにしたことを特徴とするＰＣＭ伝送符
号化方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260211A JPS62120744A (ja) | 1985-11-20 | 1985-11-20 | Ｐｃｍ伝送符号化方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260211A JPS62120744A (ja) | 1985-11-20 | 1985-11-20 | Ｐｃｍ伝送符号化方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62120744A true JPS62120744A (ja) | 1987-06-02 |
Family
ID=17344885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60260211A Pending JPS62120744A (ja) | 1985-11-20 | 1985-11-20 | Ｐｃｍ伝送符号化方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62120744A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63146629A (ja) * | 1986-12-10 | 1988-06-18 | Toshiba Corp | デ−タ伝送装置 |
| JPH01126723A (ja) * | 1987-11-11 | 1989-05-18 | Nec Corp | メモリ回路 |
| JPH0353729A (ja) * | 1989-07-21 | 1991-03-07 | Fujitsu Ltd | 位相整合回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5689154A (en) * | 1979-12-21 | 1981-07-20 | Nippon Telegr & Teleph Corp <Ntt> | Transmission system |
| JPS59138155A (ja) * | 1983-01-26 | 1984-08-08 | Sony Corp | デイジタル信号伝送方法 |
-
1985
- 1985-11-20 JP JP60260211A patent/JPS62120744A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5689154A (en) * | 1979-12-21 | 1981-07-20 | Nippon Telegr & Teleph Corp <Ntt> | Transmission system |
| JPS59138155A (ja) * | 1983-01-26 | 1984-08-08 | Sony Corp | デイジタル信号伝送方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63146629A (ja) * | 1986-12-10 | 1988-06-18 | Toshiba Corp | デ−タ伝送装置 |
| JPH01126723A (ja) * | 1987-11-11 | 1989-05-18 | Nec Corp | メモリ回路 |
| JPH0353729A (ja) * | 1989-07-21 | 1991-03-07 | Fujitsu Ltd | 位相整合回路 |
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