JP3868047B2 - バッファ回路 - Google Patents
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Description
【発明の属する技術分野】
本発明はバッファ回路に関し、更に詳しくはデータとパリティー信号を読書可能なメモリと、書込データのパリティー信号を生成するパリティー生成部と、読出データのパリティー検査を行うパリティー検査部とを備え、ブロック(フレーム)先頭信号に同期したブロックデータをその書込順に読み出すFIFO形のバッファ回路に関する。
【0002】
この種のバッファ回路は例えばデータ伝送装置のクロック乗換制御等に用いて好適である。
【0003】
【従来の技術】
図12は従来のバッファ回路を説明する図で、図において1は10ビット×nワード(以下、バイトと呼ぶ)の記憶容量を有するデュアルポートRAM(DPRAM)、2はバッファ制御部(BCNT)、3は書込カウンタ(WC)、4は読出カウンタ(RC)、5はアップ・ダウンカウンタ(U/DC)、6はデコーダ(DEC)、7は書込データのパリティー信号を生成するパリティー生成部(PG)、8は読出データのパリティー検査を行うパリティー検査部(PC)である。
【0004】
伝送路(不図示)からの受信データは8ビットパラレルの書込データWDに変換される。パリティー生成部7は書込データWDにつき書込パリティービット(この例では偶数パリティー)WPBを生成する。また書込ブロックの先頭バイトに同期してフレーム同期用(ブロック先頭)信号WFPが入力する。これらの書込データWD,書込パリティービット及びブロック先頭信号は書込クロック信号WCKにより順次DPRAM1に書き込まれる。この場合に、書込カウンタ3はデータ書込1バイト毎に+1され、書込アドレスWADを更新する。同時にU/DC5も+1され、データ書込数を更新(+1)する。こうして、もしDPRAM1の全記憶領域にデータが書き込まれるとデコーダ6からバッファフル信号BF=1が出力され、それ以上のデータ書込は行われない。
【0005】
一方、DPRAM1の書込データは読出クロック信号RCKにより順次読み出される。パリティー検査部8は読出データRD及び読出パリティービットRPBに基づきパリティー検査(この例では偶数パリティー検査)を行う。また読出ブロックの先頭バイトに同期してブロック先頭信号RFPが読み出される。この場合に、読出カウンタ4はデータ読出1バイト毎に+1され、読出アドレスRADを更新する。同時にU/DC5は−1され、データ書込数を更新(−1)する。こうして、もしDPRAM1の全書込データが読み出されるとデコーダ6からバッファエンプティー信号BE=1が出力され、それ以上のデータ読出は行われない。
【0006】
実際上は、上記データの書込より適当な位相遅れでデータの読出が開始され、各ブロックに渡ってのデータ書込とデータ読出とが連続的に行われる。この場合に、書込カウンタ3は最大数nをカウントすると0に戻り、またこれを追いかける読出カウンタ4も最大数nをカウントすると0に戻る。そして、U/DC5は常にデータ書込数とデータ読出数との差分を計数している。従って、データ書込側とデータ読出側の状態(制御)が正常であれば、各書込データは書込順に読み出される。
【0007】
しかし、この種のバッファ回路が用いられる環境では、様々な伝送路障害やデータ送信回路の活線挿抜等によりデータ書込側のバッファ制御が乱されることも少なくない。例えば伝送路の受信クロックが瞬断すると書込データが失われる。また受信クロックに高周波のチャタリング(リンギング)等が載ると意味の無いデータが余分に書き込まれる。その結果、データ読出側ではブロック(フレーム)先頭を見失うことになり、一旦ブロック先頭を見失うと回復不可能となる。
【0008】
そこで、従来は、上記各ブロックデータの先頭にブロック先頭ビットを書き込むことにより、データ読出側におけるデータ先頭の識別(リタイミング)を可能としていた。
【0009】
【発明が解決しようとする課題】
しかし、上記従来方式によると、データ先頭ビットを書き込むためにメモリが1ビット分余分に必要となる。因みに、市販のメモリは汎用の8ビット+1パリティーの9ビットメモリは比較的入手し易いが、10ビットメモリとなると、入手し難い。また、もしこのために市販の9ビットメモリを付加すると、メモリが大幅に無駄になってしまう。
【0010】
また、上記従来方式によると、読出ブロックのデータ先頭は分かるが、例えばバッファ制御部2におけるデータ書/読制御の誤動作等により読出データがブロック単位で抜けたり又はダブったりする様な異常が発生していてもこれを有効に検出できない。
本発明の目的は、バッファ回路の入出力間でメモリビットを増やさずにデータ読出側のブロック(フレーム)先頭を検出可能なバッファ回路を提供することにある。
【0011】
【課題を解決するための手段】
上記の課題は例えば図1の構成により解決される。即ち、本発明(1)のバッファ回路は、データとパリティー信号を読書可能なメモリと、書込データのパリティー信号を生成するパリティー生成部と、読出データのパリティー検査を行うパリティー検査部とを備え、ブロック先頭信号に同期したブロックデータをその書込順に読み出すバッファ回路において、データ書込側のブロック先頭信号WFPに同期して論理1レベルが複数ビット連続する所定のパターン信号を生成すると共に、該所定のパターン信号をパリティーエラーの形で連続する複数の書込パリティー信号WPBに多重する同期多重部と、データ読出側のパリティー検査出力PERを監視すると共に、前記所定のパターン信号に相当するパリティーエラーの検出によりデータ読出側のブロック先頭信号RFPを分離再生する同期分離部とを備えるものである。
【0012】
本発明(1)によれば、ブロック先頭信号に同期してパリティー信号に所定のパターン信号をパリティーエラーの形で多重/分離するので、従来の様にブロック先頭信号をメモリに記憶する必要は無く、メモリの節約が図れる。
ここで、所定のパターン信号とは、例えばパリティーエラーが2ビット(2アドレス)以上連続する様なパターン信号である。この種のメモリではパリティーエラーが2ビット以上連続することは極めて稀であるので、この様な疑似パリティーエラーを強制的に多重することで、データ読出側ではブロック先頭信号を有効に分離できる。またデータ読出側では2ビット以上連続する様なパリティーエラーはパリティーエラーでは無いと判別できると共に、本来のパリティーエラー(通常は1ビットエラー)を適正に検出できる。
【0013】
また、本発明(2)のバッファ回路は、データとパリティー信号を読書可能なメモリと、書込データのパリティー信号を生成するパリティー生成部と、読出データのパリティー検査を行うパリティー検査部とを備え、ブロック先頭信号に同期したブロックデータをその書込順に読み出すバッファ回路において、データ書込側の各ブロック先頭信号WFPに同期してパリティー生成部に偶数モードと奇数モードのパリティー信号WPBを交互に生成させる同期多重部と、データ読出側のパリティ検査モードをデータ書込側よりも複数データ分位相を遅らさせて変化させ、そのパリティー検査出力PERを監視すると共に、前記複数データ分のパリティーエラーの検出によりデータ読出側のブロック先頭信号を分離再生する同期分離部とを備えるものである。
【0014】
本発明(2)によれば、ブロック先頭信号に同期して書込パリティー信号を偶数モードと奇数モードに変化させる方法により、該ブロック先頭信号をパリティー信号に多重/分離するので、従来の様にブロック先頭信号をメモリに記憶する必要は無く、メモリの節約が図れる。
好ましくは、本発明(3)においては、上記本発明(1)又は(2)において、データ書込側におけるブロック先頭信号WFPの多重に同期して所定の符号情報を生成すると共に、該符号情報をパリティーエラーの形で書込パリティー信号WPBに多重する符号情報多重部と、データ読出側におけるブロック先頭信号RFPの分離に同期して前記と同一の符号情報を生成すると共に、該符号情報とパリティー検査出力中の符号情報との一致検査を行う符号情報検査部とを備える。
【0015】
従って、データ読出側では読出ブロックのデータ先頭が分かるのみならず、例えばバッファ制御部におけるデータ書/読制御の誤動作等により読出データがブロック単位で抜けたりダブったりする様な異常が発生していてもこれを有効に検出できる。
また好ましくは、本発明(4)においては、上記本発明(3)において、所定の符号情報は1ブロック毎に更新されるブロックシーケンス番号である。
【0016】
従って、読出データがブロック単位で抜けたりダブったりする様な異常を有効に検出できる。
また好ましくは、本発明(5)においては、上記本発明(3)において、所定の符号情報は1ブロック周期以上の符号長を有する疑似ランダム信号系列である。
【0017】
従って、読出データがブロック単位で抜けたりダブったりする様な異常を有効に検出できるのみならず、読出データのワード(バイト)単位の読出異常も有効に検出できる。
また好ましくは、本発明(6)においては、上記本発明(3)において、データ読出側で生成された符号情報によりパリティー検査部の奇/偶モードを制御する。
【0018】
従って、データ書込側で多重された符号情報(強制パリティーエラー)がどの様に複雑なパターンであっても該符号情報はデータ読出側で有効に相殺され、よってパリティー検査部では本来のパリティーエラーのみが有効に検出される。
【0019】
【発明の実施の形態】
以下、添付図面に従って本発明に好適なる複数の実施の形態を詳細に説明する。なお、全図を通して同一符号は同一又は相当部分を示すものとする。
図2は第1の実施の形態によるバッファ回路の構成を示す図で、ブロック先頭信号に同期してパリティー信号に所定のパターン信号をパリティーエラーの形で多重/分離する場合を示している。
【0020】
図において、11は書込パリティー信号にブロック先頭信号を多重するFP多重部、12は読出パリティー信号からブロック先頭信号を分離再生するFP分離部、FFはフリップフロップ回路、OはORゲート回路、AはANDゲート回路、EOはEX−OR回路である。他の構成は図12と同様で良い。但し、DPRAM1は9ビット×nワード(以下、バイトと呼ぶ)の記憶容量を有する。
【0021】
図3は第1の実施の形態によるバッファ回路の動作タイミングチャートで、以下、図2,図3を参照して動作を説明する。
受信データは8ビットパラレルの書込データWDに変換され、DPRAM1に入力する。PG7は各書込データWDに基づきパリティービット(この例では偶数パリティー)WPBを生成する。
【0022】
FP多重部11において、FF1はブロック先頭バイトを示すタイミング信号OFPに基づきブロック先頭信号WFPを生成する。FF2は該ブロック先頭信号WFPを1クロック信号WCK分遅延させる。ORゲート回路Oは両信号の論理和をとり、ブロック先頭に同期したブロック先頭拡張信号EFPを形成する。該拡張信号EFPはEX−OR回路EOに加えられ、PG7により生成されたパリティービットWPBを複数データ分(この例では2データ分)に渡って連続的に反転させる。即ち、この例では書込パリティービットWPBはブロック先頭に同期した連続する2データ分だけ奇数パリティー(図3の左下がりの斜線で示す)に変換される。
【0023】
これによりデータ読出側では、ブロック先頭バイトに同期して上記奇数パリティーとされたパリティー信号RPBが読み出される。PC8は読出データRD及び奇数パリティーの読出パリティービットRPBに基づきパリティーエラーPER=1を出力する。
FP分離部12において、FF3はブロック先頭のPER=1によりセットされ、FF4は次のクロックタイミングにFF3−Q=1によりセットされる。この時、もし2番目の読出データRDについてもPER=1であると引き続きFF3−Q=1となる。その結果、ANDゲート回路Aの出力A=1となり、FF5がセットされる。こうして、PER=1が2ビット連続した時は、データ読出側でブロック先頭信号RFPが分離される。
【0024】
図3において、この例では各ブロック先頭において2ビット連続する強制的なパリティーエラーに加え、本来のパリティーエラー(右下がりの斜線で示す)が2つ単発的に発生している。本第1の実施の形態によれば、一般に本来のパリティーエラーがm個(この例では2個)連続して発生する確率は極めて少ないので、データ読出側でブロック先頭信号RFPを誤分離再生してしまう確率は極めて少ない。また、このことに基づきブロック先頭信号RFPに同期した連続する2ビット分のPER=1については本来のパリティーエラーでは無いと判断できる。また、それ以外の単発的に発生している各PER=1については本来のパリティーエラーと判断できる。
【0025】
なお、この方法ではブロック先頭信号RFPの検出時点が2データ分遅延するが、システムの読出データをこれに同期させるには、DPRAM1の読出データRDをシフトレジスタ等で2クロック分遅延させれば良い。
また、上記本第1の実施の形態ではパリティー検査部8はDPRAM1の読出データRD及び読出パリティービットRPBに基づきパリティー検査(入力の全ビットの1の数が偶数ならPER=0、奇数ならPER=1)を行ったがこれに限らない。例えば読出データRDに基づき別途不図示のパリティー発生部によりパリティービット(偶数パリティー)を生成し、これと読出パリティービットRPBとを比較する様に構成しても良い。この場合は、比較一致ならPER=0であり、比較不一致ならPER=1である。この方法は、以下の各実施の形態についても同様に適用できる。
【0026】
図4は第2の実施の形態によるバッファ回路の構成を示す図で、ブロック先頭信号に同期して書込パリティー信号を偶数モードと奇数モードに変化させる方法により、該ブロック先頭信号をパリティー信号に多重/分離する場合を示している。図において、13はこの方法によるFP多重部、14は同じくFP分離部である。
【0027】
図5は第2の実施の形態によるバッファ回路の動作タイミングチャートで、以下、図4,図5を参照して動作を説明する。
図4において、この例のパリティー生成部7はパリティー生成モードの制御端子を備えており、入力の制御信号E/O=0/1に従って偶数/奇数モードのパリティービットWPBを生成する。
【0028】
FP多重部13において、FF1はデータブロックの先頭バイトを示す信号OFPに基づきブロック先頭信号WFPを生成する。FF2はブロック先頭信号WFPの各立ち上がりで反転する。これにより、パリティー生成モードの制御信号E/O(即ち、FF2−Q)は最初のデータ書込ブロックではE/O=0であり、PG7は偶数モードのパリティービットWPBを生成する。次にブロック先頭信号WFPが生成されると、2番目のデータ書込ブロックではE/O=1となり、PG7は奇数モードのパリティービットWPBを生成する。以後はこれを繰り返す。
【0029】
データ読出側において、パリティー検査部8は常に一方のモード(この例では偶数モードE)でパリティー検査を行う。従って、最初のデータ読出ブロックでは常にPER=0(パリティー正常)であり、2番目のデータ読出ブロックでは常にPER=1(パリティーエラー)となる。以後はこれを繰り返す。
FP分離部14において、FF6はパリティー検査出力PERの監視モードを決定する。最初の読出ブロックではFF6−Q/=1であり、これによりEX−OR回路(パリティー監視回路)EOはPER=0(パリティー正常)の時に論理1レベルを出力する。その結果、最初の読出ブロックでは書込側が偶数パリティーであることにより該ブロックの先頭2バイト目でANDゲート回路A1を満足し、これによりブロック先頭信号RFPが分離再生される。またANDゲート回路A1の出力A=1に基づきFF6−Q/=0に反転され、このタイミングからEX−OR回路EOはPER=1が連続する状態を監視するモードになる。但し、この最初の残りの読出ブロックでは書込側が偶数パリティーであることにより、本来のパリティーエラーが発生しない限りEX−OR回路EOの出力=0である。
【0030】
2番目の読出ブロックになると、データ書込側は奇数パリティーに変わったことによりPC8はPER=1を連続して出力し、これによりEX−OR回路EOの出力も連続して「1」となる。その結果、2番目の読出ブロックでも該ブロックの先頭2バイト目でANDゲート回路A1を満足し、ブロック先頭信号RFPが分離再生される。またANDゲート回路A1の出力A=1に基づきFF6−Q/=1に反転され、このタイミングからEX−OR回路EOはPER=0が連続する状態を監視するモードになる。以後はこの繰り返しである。
【0031】
図5において、この例では1ブロック置きに強制的に発生するパリティーエラーに加え、本来のパリティーエラーが2つ単発的に発生している。本第2の実施の形態によれば奇数番目の読出ブロックではPER=1を本来のパリティーエラーと判断し、偶数番目の読出ブロックではPER=0を本来のパリティーエラーと判断できる。
【0032】
なお、データブロック長が固定の場合は、例えば該ブロック長(前回のデータ先頭検出から次回のデータ先頭検出まで)を計数する様な信号でANDゲート回路A1の入力にゲートを掛ける(負論理の信号を加える)ことにより、該ブロック長よりも短い区間に2ビット以上の連続する本来のパリティーエラーが発生しても、これを本来のパリティーエラーと判断すると共に、データブロックの変わり目とは誤判断しない様にできる。
【0033】
図6は第3の実施の形態によるバッファ回路の構成を示す図で、ブロック先頭信号に同期して書込パリティー信号の奇/偶モードを反転させる他の場合を示している。
図において、13はFP多重部、14´は他の例のFP分離部である。
図7は第3の実施の形態によるバッファ回路の動作タイミングチャートで、以下、図6,図7を参照して動作を説明する。
【0034】
データ書込側の制御は図4の場合と同様で良い。
データ読出側において、上記図4のEX−OR回路(パリティー監視部)EOを設ける代わりに、FF6−Q/の信号がPC8のパリティー検査モード制御端子に直接加えられている。
係る構成では、最初のデータ読出ブロックではFF6−Q/=1であり、PC8は先ず奇数モードのパリティー検査を行う。その結果、最初の読出ブロックでは書込側が偶数パリティーであることにより該ブロックの先頭2バイト目でANDゲート回路A1を満足し、これによりブロック先頭信号RFPが分離再生される。またANDゲート回路A1の出力A=1に基づきFF6−Q/=0に反転され、このタイミングからPC8は偶数モードのパリティー検査を行う。この最初の残りの読出ブロックでは書込側が偶数パリティーであることにより、本来のパリティーエラーが発生しない限りPER=0である。
【0035】
2番目の読出ブロックになると、書込側は奇数パリティーに変わったことによりPC8はPER=1を連続して出力する。その結果、2番目の読出ブロックでも先ず該ブロックの先頭2バイト目でANDゲート回路A1を満足し、ブロック先頭信号RFPが分離再生される。またANDゲート回路A1の出力A=1に基づきFF6−Q/=1に反転され、このタイミングからPC8は奇数モードのパリティー検査を行う。以後はこの繰り返しである。
【0036】
本第3の実施の形態によればPC8のパリティー検査モードが各ブロックの切れ目で変化するので、常にPC8の出力のPER=1を本来のパリティーエラーと判断できる。但し、ブロック先頭信号RFPに同期した連続する2ビットのPER=1については本来のパリティーエラーとは判断しない。
図8は第4の実施の形態によるバッファ回路の構成を示す図で、パリティー信号ラインにおける上記ブロック先頭信号の多重分離に加え、ブロック毎に更新されるブロックシーケンス番号SNの多重と、その分離検査を行う場合を示している。
【0037】
図において、15はブロックシーケンス番号SNをパリティーエラーの形で多重するSN多重部、16はPER=1の信号パターンに基づきブロックシーケンス番号SNの検査を行うSN検査部、CTRはカウンタ、P/Sはパラレルシリアル変換部である。
図9は第4の実施の形態によるバッファ回路の動作タイミングチャートで、以下、図8,図9を参照して動作を説明する。
【0038】
ブロック先頭信号の多重分離については図2(又は図4,図6)の場合と同様で良い。
SN多重部15において、カウンタCTR1はブロック先頭に同期したブロック先頭拡張信号EFPの各立ち上がりで+1される。またこの拡張信号EFPの各立ち下がりではカウンタCTR1の計数値Q(即ち、ブロックシーケンス番号SN)がパラレルシリアル変換部P/S1にパラレルロードされ、その後のクロック信号WCK/により該P/S1の内容はシリアル出力端子SOから順次シフトアウトされる。
【0039】
なお、このカウンタCTR1は所定の計数値Kに達するとキャリー信号Cが出力され、次の拡張信号EFPの立ち上がりでは+1が強制的にロードされる。即ち、このカウンタCTR1は1〜Kの計数を繰り返す。
上記拡張信号EFP及びP/S1のSNパターン信号WSNはORゲート回路O1を介してPG7のパリティー制御端子に加えられる。これによりPG7は、本来の偶数パリティーの信号に対し、書込ブロックの先頭より2ビット分のブロック先頭信号EFPと、これに続く所定ビット数分(この例では4ビット分)のブロックシーケンス番号SNとからなる奇数パリティーの信号を多重する。
【0040】
SN検査部16において、カウンタCTR2はFP分離部12のANDゲート回路Aの出力Aの立ち上がりで+1される。またこの信号A=1の区間に発生するクロック信号RCKの立ち下がりではカウンタCTR2の計数値Q(即ち、ブロックシーケンス番号SN)がパラレルシリアル変換部P/S2にパラレルロードされ、その後のクロック信号RCKによりP/S2の内容はシリアル出力端子SOから順次シフトアウトされる。
【0041】
なお、このカウンタCTR2も所定の計数値Kに達するとキャリー信号Cが出力され、次の信号Aの立ち上がりでは+1が強制的にロードされる。即ち、このカウンタCTR2も1〜Kの計数を繰り返す。
このP/S2のSNパターン信号RSNはPC8のパリティー制御端子に加えられる。この場合に、P/S2の出力は上記SNパターン信号RSNが出力されるタイミング以外は常にLOWレベル(偶数モード)である。
【0042】
図9において、上記構成では、あるブロックの先頭2バイト分の読出パリティ−RPBについては強制的に奇数パリティーであることにより連続して2ビット分PER=1となる。これによりFP分離部16でブロック先頭信号RFPが分離再生される。更に、続く4バイト分の読出パリティ−RPBにはシ−ケンス番号SN=「2」のバイナリパターンが多重(重畳)されている。これに対してS/P2はシ−ケンス番号SN=「2」のバイナリパターンを出力する。その結果、このブロックの残りの読出データについては本来のパリティーエラーが生じていない限りPER=0となる。
【0043】
同様にして、次ブロックの先頭2バイト分の読出パリティ−RPBについても強制的な奇数パリティーであることにより連続して2ビット分PER=1となる。これによりFP分離部16ではブロック先頭信号RFPが分離再生される。更に、続く4バイト分の読出パリティ−RPBにはシ−ケンス番号SN=「3」のバイナリパターンが多重されている。これに対してS/P2はシ−ケンス番号SN=「3」のバイナリパターンを出力する。その結果、次ブロックの残りの読出データについても本来のパリティーエラーが生じていない限りPER=0となる。以下、同様である。
【0044】
本第4の実施の形態によれば、システム側は、ブロック先頭信号RFPに同期した連続する2つのPER=1についてはパリティーエラーとは判断しないことが出来る。またデータ書込側で多重したシ−ケンス番号WSNはデータ書/読の制御に不整合が生じていない限りはデータ読出側で生成した同一のシーケンス番号RSNにより相殺(分離)される。従って、当該ブロックの残りのデータ部分では常にPER=0となる。即ち、システム側ではこのPER=0の状態が維持されている限りデータ書/読のシーケンスに異常が無いと判断できる。また、このシーケンス番号の重畳領域でパリティーエラーが頻発する様な場合はデータ書/読のシーケンスに異常が発生したと判断できる。更にまた、必要ならCTR2の計数値Qを監視することでシーケンス番号SNそのものを認識できる。
【0045】
図9において、この例ではブロック毎に強制的に発生するパリティーエラーに加え、本来のパリティーエラーが2つ単発的に発生しているが、これらは本来のパリティーエラーとして認識されることは言うまでも無い。
なお、PC8のパリティー検査モードを偶数モードEに固定するように構成しても良い。この場合はPC8の出力信号PERとP/S2の出力信号RSNとを比較することになる。この場合でもブロック先頭信号RFPに同期したPER=1についてはパリティーエラーとは判断しないことが出来る。またブロック長を固定とすることにより、次のブロック先頭信号RFPの検出時点まで(又はシ−ケンス番号SNの検査区間)に表れる2ビット以上の不一致検出をブロック先頭信号検出の対象から除外できる。
【0046】
図10は第5の実施の形態によるバッファ回路の構成を示す図で、パリティー信号ラインにおける上記ブロック先頭信号の多重分離に加え、ブロック毎に疑似ランダム信号パターンPNの多重と、その分離検査を行う場合を示している。
図において、17は疑似ランダム信号パターンPNをパリティーエラーの形で多重するPN多重部、18はPER=1の信号パターンに基づき疑似ランダム信号パターンPNの検査を行うPN検査部、PNGは疑似ランダム信号発生部、TGはタイミング発生部である。
【0047】
図11は第5の実施の形態によるバッファ回路の動作タイミングチャートで、以下、図10,図11を参照して動作を説明する。
ブロック先頭信号の多重分離については図8の場合と同様で良い。
PN多重部17において、FF7はFP分離部の信号Aに相当する信号a=1の区間におけるクロック信号WCK/の立ち上がりでセットされる。PNG1はFF7−Q=1により付勢されて所定符号長の疑似ランダム信号系列WPNを繰り返し発生する。そして、データ先頭拡張信号EFP及びPNG1のPNパターン信号WPNはORゲート回路O1を介してPG7のパリティー制御端子に加えられる。これによりPG7は、本来の偶数パリティーの生成信号に対し、書込ブロックの先頭より2ビット分のブロック先頭拡張信号EFPと、これに続く所定符号長分のPNパターン信号WPNとからなる奇数パリティーの信号とを多重することになる。
【0048】
PN検査部18において、FF8はFP分離部12の信号A=1の区間におけるクロック信号RCK/の立ち上がりでセットされる。PNG2はFF8−Q=1により付勢されて前記と同一の所定符号長の疑似ランダム信号系列RPNを繰り返し発生する。一方、タイミング発生部TGは前回のブロック先頭信号RFPによりトリガされ、次のブロック先頭の2ビット分のPER=1が得られる区間に同期したゲート信号G=0を発生する。この区間におけるANDゲート回路A3の入力のPNパターン信号RPNはゲート信号G=0により阻止され、よってこの区間におけるANDゲート回路A3の出力=0であり、それ以外の区間におけるANDゲート回路A3の出力はPNパターン信号RPNに従う。
【0049】
ANDゲート回路A3の出力はPC8のパリティー制御端子に加えられる。このANDゲート回路A3の出力は、上記ブロック先頭の2ビット分のパリティー信号RPBが読み出されるタイミングには常にLOWレベル(偶数検査モード)である。
図11において、データ読出側におけるあるブロックの先頭2バイト分の読出パリティ−RPBは奇数パリティーであることにより連続して2ビット分PER=1となる。これによりFP分離部16でブロック先頭信号RFPが分離再生される。該ブロックの残りの読出パリティ−信号RPBにはPNパターンが多重(重畳)されている。これに対してANDゲート回路A3は前記と同一のPNパターンを出力する。その結果、このブロックの残りの各読出データについては本来のパリティーエラーが生じない限りPER=0となる。
【0050】
同様にして、次ブロックの先頭2バイト分の読出パリティ−RPBは奇数パリティーであることにより連続して2ビット分のPER=1となる。これによりFP分離部16でブロック先頭信号RFPが分離再生される。該ブロックの残りの読出パリティ−信号RPBには前回のブロックに続くPNパターンが多重(重畳)されている。これに対してANDゲート回路A3は同じく前回のブロックに続くPNパターンを出力する。その結果、次ブロックの残りの各読出データについても本来のパリティーエラーが生じない限りPER=0となる。以下、同様である。
【0051】
本第5の実施の形態によれば、ブロック先頭信号RFPに同期した連続する2つのPER=1についてはパリティーエラーとは判断しないことが出来る。またデータ書込側で多重したPNパターン信号WPNはデータ書/読の制御に不整合が生じていない限りはデータ読出側で生成した同一のPNパターン信号RPNにより相殺(分離)される。従って、当該ブロックの残りのデータ部分では常にPER=0となる。即ち、システム側ではPER=0の状態が維持されている限りデータ書/読シーケンスに異常が無いと判断できる。またPNパターンの多重領域でパリティーエラーが頻発するような場合にはデータ書/読シーケンスに異常が発生したと判断できる。特に本第5の実施の形態では複数ブロックに渡るPNパターン系列を万遍なく多重分離することにより、上記ブロックシーケンス番号SNを監視する以上の、データバイデータの高精度なデータ書/読制御監視が行える。また図11において、この例では本来のパリティーエラーが2つ単発的に発生しているが、これらは本来のパリティーエラーとして認識されることは言うまでも無い。
【0052】
なお、上記各実施の形態ではメモリにDPRAM1を使用する場合を示したがこれに限らない。バッファ回路の機能がFIFO形であればバッファ回路の構成は問わない。例えば一方のバッファメモリにデータを書き込み、かつ同時に他方のバッファメモリからデータを読み出す様なダブルバッファメモリの構成に対しても本発明を適用できる。
【0053】
また、上記各実施の形態ではブロック先頭信号を多重分離するための信号パターンを2ビット連続するパリティーエラー信号としたがこれに限らない。3ビット以上連続する信号パターンでも、またビット1/0の任意組み合わせの信号パターンでも良い。
また、図示しないが、上記第4,第5の各実施の形態は上記第2の実施の形態と組み合わせて構成しても良い。
【0054】
また、上記本発明に好適なる複数の実施の形態を述べたが、本発明思想を逸脱しない範囲内で、各部の構成、パリティー信号の比較方法、及びこれらの組合せの様々な変更が行えることは言うまでも無い。
【0055】
【発明の効果】
以上述べた如く本発明によれば、メモリにデータとパリティビット以外の余剰ビットを記憶すること無く、ブロック分割されたデータ信号の誤り検出及びデータ先頭信号の検出、更にはデータ書/読制御回路の異常動作の検出が適正かつ効率良く行える。
【図面の簡単な説明】
【図1】本発明の原理を説明する図である。
【図2】第1の実施の形態によるバッファ回路の構成を示す図である。
【図3】第1の実施の形態によるバッファ回路の動作タイミングチャートである。
【図4】第2の実施の形態によるバッファ回路の構成を示す図である。
【図5】第2の実施の形態によるバッファ回路の動作タイミングチャートである。
【図6】第3の実施の形態によるバッファ回路の構成を示す図である。
【図7】第3の実施の形態によるバッファ回路の動作タイミングチャートである。
【図8】第4の実施の形態によるバッファ回路の構成を示す図である。
【図9】第4の実施の形態によるバッファ回路の動作タイミングチャートである。
【図10】第5の実施の形態によるバッファ回路の構成を示す図である。
【図11】第5の実施の形態によるバッファ回路の動作タイミングチャートである。
【図12】従来のバッファ回路を説明する図である。
【符号の説明】
1 デュアルポートRAM(DPRAM)
2 バッファ制御部(BCNT)
3 書込カウンタ(WC)
4 読出カウンタ(RC)
5 アップダウンカウンタ(U/DC)
6 デコーダ(DEC)
7 パリティー生成部(PG)
8 パリティー検査部(PC)
11,13 FP多重部
12,14 FP分離部
15 SN多重部
16 SN検査部
17 PN多重部
18 PN検査部
A ANDゲート回路
CTR カウンタ
EO EX−OR回路
FF フリップフロップ
O ORゲート回路
PNG PN信号発生部
P/S パラレルシリアル変換部
TG タイミング発生部
Claims (6)
- データとパリティー信号を読書可能なメモリと、書込データのパリティー信号を生成するパリティー生成部と、読出データのパリティー検査を行うパリティー検査部とを備え、ブロック先頭信号に同期したブロックデータをその書込順に読み出すバッファ回路において、
データ書込側のブロック先頭信号に同期して論理1レベルが複数ビット連続する所定のパターン信号を生成すると共に、該所定のパターン信号をパリティーエラーの形で連続する複数の書込パリティー信号に多重する同期多重部と、
データ読出側のパリティー検査出力を監視すると共に、前記所定のパターン信号に相当するパリティーエラーの検出によりデータ読出側のブロック先頭信号を分離再生する同期分離部とを備えることを特徴とするバッファ回路。 - データとパリティー信号を読書可能なメモリと、書込データのパリティー信号を生成するパリティー生成部と、読出データのパリティー検査を行うパリティー検査部とを備え、ブロック先頭信号に同期したブロックデータをその書込順に読み出すバッファ回路において、
データ書込側の各ブロック先頭信号に同期してパリティー生成部に偶数モードと奇数モードのパリティー信号を交互に生成させる同期多重部と、
データ読出側のパリティ検査モードをデータ書込側よりも複数データ分位相を遅らさせて変化させ、そのパリティー検査出力を監視すると共に、前記複数データ分のパリティーエラーの検出によりデータ読出側のブロック先頭信号を分離再生する同期分離部とを備えることを特徴とするバッファ回路。 - データ書込側におけるブロック先頭信号の多重に同期して所定の符号情報を生成すると共に、該符号情報をパリティーエラーの形で書込パリティー信号に多重する符号情報多重部と、
データ読出側におけるブロック先頭信号の分離に同期して前記と同一の符号情報を生成すると共に、該符号情報とパリティー検査出力中の符号情報との一致検査を行う符号情報検査部とを備えることを特徴とする請求項1又は2記載のバッファ回路。 - 所定の符号情報は1ブロック毎に更新されるブロックシーケンス番号であることを特徴とする請求項3記載のバッファ回路。
- 所定の符号情報は1ブロック周期以上の符号長を有する疑似ランダム信号系列であることを特徴とする請求項3記載のバッファ回路。
- データ読出側で生成された符号情報によりパリティー検査部の奇/偶モードを制御することを特徴とする請求項3記載のバッファ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00914697A JP3868047B2 (ja) | 1997-01-22 | 1997-01-22 | バッファ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP00914697A JP3868047B2 (ja) | 1997-01-22 | 1997-01-22 | バッファ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10208464A JPH10208464A (ja) | 1998-08-07 |
JP3868047B2 true JP3868047B2 (ja) | 2007-01-17 |
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Application Number | Title | Priority Date | Filing Date |
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Publication number | Publication date |
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A621 | Written request for application examination |
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|
RD02 | Notification of acceptance of power of attorney |
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