JPH07202875A - フレーム同期検出方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 パリティチェックのための回路規模が小さく
てすみ、しかもパリティチェックの結果の規則性を容易
に発見できる。 【構成】 第１ステップは、８ビットを１フレームと
し、２フレームを１組とした同期パターン１０２をシリ
アルデータ列１０１中に挿入する。第２ステップでは、
シリアルデータ列連続８ビットを１単位とするパリティ
チェックを１ビットずつずらし、パリティチェック結果
の規則性に基づいてフレーム同期を検出する。同期パタ
ーンの第１のフレーム１０４を、予め定めたパリティ条
件のデータで形成し、同期パターンの第２フレーム１０
３の第１ビット、第８ビットを、第１フレームの第１ビ
ット、第８ビットのデータを反転して形成し、第２フレ
ームの第１ビット、第８ビット以外の各ビットを、第１
フレームの第１ビット、第８ビット以外の各ビットのデ
ータと同一にする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フレーム同期検出方法
に関し、より特定的には、１ビットずつシリアルに入力
されるデータのフレーム同期を検出する方法に関する。

【０００２】

【従来の技術】デジタル通信装置や、記録装置等におい
ては、信号記録上の制約や、信号伝送状の制約等のた
め、Ｎビットを１フレームとするパラレルデータをシリ
アルデータに変換してシリアル伝送するようにしてい
る。この場合、シリアルデータを処理する際には、フレ
ームの区切りを正しく識別する、すなわちフレーム同期
を検出する必要がある。これは、フレームの区切りを正
しく検出しない、すなわちフレーム同期がずれると、デ
ータが誤認されるためである。このため、従来から種々
のフレーム同期検出方法が提案されている。

【０００３】従来の第１のフレーム同期検出方法では、
予め定められた同期パターンをシリアルデータ中に挿入
し、同期パターン検出器によってシリアルデータ中の同
期パターンを検出することにより、フレーム同期を検出
するようにしていた。

【０００４】

【発明が解決しようとする課題】しかしながら、同期パ
ターン検出器を、同期パターンを記憶するメモリと、メ
モリに記憶された同期パターンとシリアルデータとを比
較し、同期パターンを検出するための比較器等とを用い
て構成する必要がある。このため、同期パターン検出器
が、大規模になるという問題点がある。また、シリアル
データと同期パターンとの誤認を避けるためには、シリ
アルデータを同期パターン除いて形成する必要がある。
このため、ハンドシェイクが複雑になるとともに、シリ
アルデータの形成が複雑になるという問題点がある。

【０００５】従来の第２のフレーム同期検出方法では、
シリアルデータをＮビットを単位として１ビットずつパ
リティチェックし、当該パリティチェックの結果の規則
性に基づいてフレーム同期を検出するようにしている。
この第２のフレーム同期検出方法では、フレーム同期が
取れているときにはパリティエラーが発生せず、フレー
ム同期がずれれているときにはパリティエラーが発生す
る確率が高いという原理を利用している。このため、同
期パターン検出器を別途設ける必要がなくなり、シリア
ルデータを同期パターンと無関係に自由に形成すること
ができる。

【０００６】しかしながら、フレーム中のデータによっ
ては、フレーム同期のずれが生じていても、パリティエ
ラーが発生しない場合もある。１フレームが７ビットの
データと１ビットのパリティビットとで構成されている
場合において、偶パリティとしたときには、１フレーム
のデータは、例えば、「１１１１１１１１」になる。次
のフレームのデータも「１１１１１１１１」であったと
すると、この２つのフレームについてのパリティチェッ
クの結果は、全て偶パリティーになる。したがって、第
２のフレーム同期検出方法では、パリティチェックの結
果の規則性を発見しずらく、フレーム同期に時間がかか
るという別の問題点があった。

【０００７】従来の第３のフレーム同期検出方法では、
シリアルデータをＮビットを単位として１ビットずつ複
数段でそれぞれパリティチェックし、複数段の当該パリ
ティチェックの結果の規則性に基づいてフレーム同期を
検出するようにしている。この第３のフレーム同期検出
方法は、特開昭６２−５３０３９号公報および特開昭６
２−５３０４０号公報に開示されている。第３のフレー
ム同期検出方法では、複数段でパリティチェックするこ
とにより、パリティチェックの結果の規則性を発見しや
すいという原理を利用している。

【０００８】しかしながら、第３のフレーム同期検出方
法においても、データを「１１１１１１１１」とするフ
レームが連続する場合には、第２のフレーム同期検出方
法と同様に、各段のパリティチェックの結果は、全て偶
パリティーになる。したがって、フレームのデータによ
っては、パリティチェックの結果の規則性を発見しずら
く、フレーム同期に時間がかかるという問題点があっ
た。また、複数段でパリティチェックするため、パリテ
ィチェックのための回路の規模が大きくなるという別の
問題点があった。

【０００９】本発明は、上述の技術的課題を解決し、ハ
ンドシェイクが簡単かつシリアルデータの形成が簡単
で、パリティチェックのための回路の規模が小さくてす
み、しかもパリティチェックの結果の規則性を容易に発
見することができるフレーム同期検出方法を提供するこ
とを目的とする。

【００１０】

【課題を解決するための手段】請求項１に係る発明は、
１ビットずつシリアルに入力されるデータのフレーム同
期を検出する方法であって、Ｎビットを１フレームと
し、少なくとも２フレームを１組とした同期パターンを
シリアルデータ中に挿入する第１のステップと、シリア
ルデータの連続するＮビットを１単位とするパリティチ
ェックを１ビットずつずらしながら実行し、当該パリテ
ィチェックの結果の規則性に基づいてフレーム同期を検
出する第２のステップとを備え、同期パターンの第１の
フレームを、予め定められたパリティ条件を満たす任意
のデータで形成し、同期パターンの第２のフレームの第
１ビットおよび第Ｎビットを、第１のフレームの第１ビ
ットおよび第Ｎビットのデータを反転することにより形
成し、第２のフレームの第１ビットおよび第Ｎビット以
外の各ビットを、第１のフレームの第１ビットおよび第
Ｎビット以外の各ビットのデータと同一にそれぞれ形成
することを特徴とする。

【００１１】

【作用】請求項１に係る発明においては、同期パターン
の第１のフレームを、予め定められたパリティ条件を満
たす任意のデータで形成し、同期パターンの第２のフレ
ームの第１ビットおよび第Ｎビットを、第１のフレーム
の第１ビットおよび第Ｎビットのデータを反転すること
により形成し、第２のフレームの第１ビットおよび第Ｎ
ビット以外の各ビットを、第１のフレームの第１ビット
および第Ｎビット以外の各ビットのデータと同一にそれ
ぞれ形成するようにしている。このため、従来のような
同期パターンの場合のような特別なハンドシェイクの必
要がなくなり、シリアルデータを同期パターンと無関係
に自由に形成することができる。また、従来の第１のフ
レーム同期検出方法の同期パターン検出器や、第３のフ
レーム同期検出方法の複数段のパリティチェックが必要
でなく、１段でパリティチェックできれば十分である。
また、第１のフレームと第２のフレームとにおいてだけ
パリティー条件を満たす。したがって、ハンドシェイク
が簡単かつシリアルデータの形成が簡単で、パリティチ
ェックのための回路の規模が小さくてすみ、しかもパリ
ティチェックの結果の規則性を容易に発見することがで
きる。

【００１２】

【実施例】以下、図面に基づいて本発明の実施例を説明
する。図１は、本発明の第１の実施例のフレーム同期検
出方法を示す図である。図１のフレーム同期検出方法
は、データ復号器１０６に適用される。復号器１０６に
入力されるシリアルデータ列１０１は、例えば８ビット
で１フレームを構成するように形成されており、一般デ
ータ列１０５と、一般データ列１０５中に挿入される同
期パターン１０２とを備える。同期パターン１０２は、
第１のフレーム１０４と、第２のフレーム１０３とを備
える。一般データ列１０５のフレームと、同期パターン
１０２の第１および第２のフレーム１０４，１０３と
は、７ビットのデータビットと、１ビットのパリティビ
ットとで構成されている。パリティビットには、データ
ビットとパリティビットとの「１」の数が例えば奇にな
るようなパリティ条件を満たすデータが格納される。

【００１３】第１フレーム１０４は、７ビットの任意の
データ（例えば、第１ビットから第７ビットの順に例え
ば「０１０１１０１」）と、パリティ条件を満たす奇パ
リティにするデータ（「１」）とで形成している（「０
１０１１０１１」）。第２フレーム１０３の第１ビット
および第８ビットは、第１フレーム１０４の第１ビット
および第８ビットのデータを反転することにより形成し
ている（第１ビット＝「１」，第８ビット＝「０」）。
第２フレーム１０３の第１ビットおよび第８ビット以外
の各第２〜第７ビットは、第１フレーム１０４の各第２
〜第７ビットのデータと同一に形成する（「１０１１０
１」）。したがって、第２フレーム１０３のデータは、
第１ビットから第８ビットの順に「１１０１１０１０」
となる。なお、第１のフレーム１０４の第１〜第７ビッ
トには、任意のデータを入れることができる。このた
め、復合器１０６や、復合器１０６から出力されるフレ
ームを受け取る相手側にとって必要な情報を、第１のフ
レーム１０４の第１〜第７ビットに格納するようにして
もよい。この場合には、データの伝送レートを向上させ
ることができる。

【００１４】復号器１０６は、８ビットのシフトレジス
タ１０７と、８ビットのパリティ計算回路１０８と、同
期回路１０９と、８ビットのパラレルデータラッチ１１
０とを備える。シフトレジスタ１０７は、同期回路１０
９から出力された読込クロック信号１１３に基づいて、
シリアルデータ列１０１を右側から１ビットずつ順次読
み込むとともに、パラレルデータラッチ１１０を動作さ
せて８ビットパラレルデータ１１１を出力する。パリテ
ィ計算回路１０８は、パリティ計算の結果が所定のパリ
ティ条件を満たす場合、すなわち奇パリティの場合にの
み、パリティ正常とフレーム同期検出とを兼ね備えるパ
リティ正常／同期検出信号１１２を同期回路１０９に出
力する。同期回路１０９は、制御信号１１５が与えられ
た場合には、パリティ計算回路１０８から出力された信
号１１２をサーチし、所定のプロトコルに従ってフレー
ム同期を確立し、読込クロック信号１１３のクロックを
８個出力するごとに読込信号１１４をパラレルデータラ
ッチ１１０に出力する。制御信号１１５が与えられなく
なった場合には、同期回路１０９は、パリティ計算回路
１０８から出力された信号１１２を無視し、確立したフ
レーム同期にしたがって、読込クロック信号１１３のク
ロックを８個出力するごとに読込信号１１４をパラレル
データラッチ１１０に読込信号１１４を出力する。パラ
レルデータラッチ１１０は、読込信号１１４に基づい
て、シフトレジスタ１０７から出力された８ビットパラ
レルデータ１１１をラッチし、パラレルデータ１１６を
出力する。

【００１５】次いで、シリアルデータ列１０１の同期パ
ターン１０２近傍を復合器１０６に入力した場合の動作
を説明する。なお、フレーム同期が確立される前の段階
で、同期回路１０９に制御信号１１５が入力されている
ものとして説明する。まず、第１フレーム１０４の途
中、例えば第１フレームの第１ビット〜第７ビットまで
シリアルデータ列１０１をシフトレジスタ１０７に読み
込んだ場合を想定する。この場合には、シフトレジスタ
１０７には、一般データ列１０５の最後のデータ「１」
がすでに格納されているため、８ビットでは「１０１０
１１０１」が格納されたことになる。したがって、パリ
ティ計算回路１０８は、「１０１０１１０１」を計算
し、計算結果が奇パリティであるので、本来のフレーム
の区切りでないにも拘わらず、パリティ正常／同期検出
信号１１２を出力する。このように、第１フレーム１０
４の途中まで、シリアルデータ列１０１をシフトレジス
タ１０７に読み込んだ場合には、パリティ計算回路１０
８は、パリティ正常／同期検出信号１１２を出力した
り、出力しなかったりする。

【００１６】次いで、第１のフレーム１０４の第１ビッ
ト〜第８ビットをシフトレジスタ１０７に読み込んだ場
合を想定する。この場合には、パリティ計算回路１０８
は、「０１０１１０１１」を計算し、計算結果が奇パリ
ティであるので、本来のフレームの区切りでパリティ正
常／同期検出信号１１２を出力する。

【００１７】次いで、第１のフレーム１０４の第２ビッ
ト〜第８ビットと第２フレームの第１ビット〜第７ビッ
トとをシフトレジスタ１０７に順次読み込んだ場合を想
定する。ここで、第１のフレーム１０４の第２ビット〜
第７ビットと、第２のフレーム１０３の第２ビット〜第
７ビットとのデータはそれぞれ同一である。また、第２
のフレーム１０３の第１ビットは、第１のフレーム１０
４の第１ビットのデータを反転したデータである。この
ため、例えば第１のフレーム１０４の第２ビット〜第８
ビットと第２フレームの第１ビットとをシフトレジスタ
１０７に読み込んだ場合には、パリティ計算回路１０８
は、「１０１１０１１１」を計算し、計算結果が偶パリ
ティであるので、パリティ正常／同期検出信号１１２を
出力しない。同様に、第１のフレーム１０４の第３ビッ
ト〜第７ビットと、第２のフレーム１０３の第２ビット
〜第７ビットとをシフトレジスタ１０７に順次読み込ん
だ場合においても、パリティ計算回路１０８は、計算結
果が偶パリティであるので、パリティ正常／同期検出信
号１１２を出力しない。したがって、パリティ計算回路
１０８は、本来のフレームの区切り以外では、パリティ
正常／同期検出信号１１２を出力しないことがわかる。

【００１８】次いで、第２のフレーム１０３の第１ビッ
ト〜第８ビットをシフトレジスタ１０７に読み込んだ場
合を想定する。ここで、第２のフレーム１０３の第８ビ
ットは、第１のフレーム１０４の第８ビットのデータを
反転したデータである。このため、第２のフレーム１０
３は、奇パリティになり、パリティ条件を満たす。この
ため、パリティ計算回路１０８は、「１１０１１０１
０」を計算し、計算結果が奇パリティであるので、本来
のフレームの区切りでパリティ正常／同期検出信号１１
２を出力する。

【００１９】次いで、第２フレーム１０３の途中、例え
ば第２フレームの第２ビット〜第８ビットと次のシリア
ルデータ列１０１をシフトレジスタ１０７に読み込んだ
場合を想定する。この場合には、シフトレジスタ１０７
には、第２フレームの第２ビット〜第８ビットのデータ
「１０１１０１０」と一般データ列１０５の最初のデー
タ「０」が格納されため、８ビットでは「１０１１０１
００」が格納されたことになる。したがって、パリティ
計算回路１０８は、「１０１１０１００」を計算し、計
算結果が偶パリティであるので、パリティ正常／同期検
出信号１１２を出力しない。このように、第２フレーム
１０４の途中と、シリアルデータ列１０１とをシフトレ
ジスタ１０７に読み込んだ場合には、パリティ計算回路
１０８は、パリティ正常／同期検出信号１１２を出力し
たり、出力しなかったりする。

【００２０】したがって、シリアルデータ列１０１の同
期パターン１０２近傍を復合器１０６に入力した場合に
は、第１のフレーム１０４の８ビットをパリティ計算し
た場合と、第２のフレーム１０３の８ビットをパリティ
計算した場合には確実にパリティ正常／同期検出信号１
１２が出力されることが保証される。また、第１のフレ
ーム１０４の途中と第２フレームの途中との８ビットを
パリティ計算した場合には確実にパリティ正常／同期検
出信号１１２が出力されないことが保証される。このた
め、同期検出回路１０９は、同期パターン１０２、すな
わち第１および第２のフレーム１０４，１０３の２フレ
ームの８ビットを単位とするパリティチェックの結果の
規則性を容易に発見でき、この規則性に基づいて、フレ
ーム同期を確実に取ることができる。このフレーム同期
方法により、同期回路１０９は、制御信号１１５とプロ
トコルにしたがってフレーム同期を確立し、フレームの
区切りごとに読込信号１１４をパラレルデータラッチ１
１０に出力する。したがって、パラレルデータラッチ１
１０は、シリアルデータ列１０１に含まれる一般データ
列１０５をフレームの区切りごとにラッチし、フレーム
の区切りごとにパラレルデータ１１６を出力する。ま
た、従来の第１のフレーム同期検出方法で用いられた同
期パターンを必要としないため特別なハンドシェイクの
必要なくなり、一般データ列１０５を同期パターン１０
２と無関係に自由に形成することができる。また、従来
の第１のフレーム同期検出方法の同期パターン検出器
や、第３のフレーム同期検出方法の複数段のパリティチ
ェックが必要でなく、１段でパリティチェックできれば
十分である。したがって、ハンドシェイクが簡単かつシ
リアルデータの形成が簡単で、パリティチェックのため
の回路の規模が小さくてすみ、しかもパリティチェック
の結果の規則性を容易に発見することができる。

【００２１】図２は、本発明の第２の実施例のフレーム
同期検出方法を示す図である。図２のフレーム同期検出
方法は、データ交換システムに適用される。図２におい
て、データ交換システムは、送信機２０１と、データ交
換装置２０５と、送信機２０１とデータ交換装置２０５
との間に配線される入力通信線路２０９とを備える。デ
ータ交換装置２０５は、送信機２０１から出力されたパ
ケット化されたシリアルデータ列２０４を入力通信線路
２０９を介して読み込み、読み込んだシリアルデータ列
２０４を複数の出力通信線路２１３のいずれかに送出
し、当該シリアルデータ列２０４を宛先に届けるもので
ある。

【００２２】送信機２０１から出力されるシリアルデー
タ列２０４は、例えば８ビットで１フレームを構成する
ように形成されており、一般データ列２０３と、一般デ
ータ列２０３の先頭に挿入される同期パターン２０２と
を備える。同期パターン２０２は、第１のフレーム２０
２ａと、第２のフレーム２０２ｂとを備える。一般デー
タ列２０３の各フレーム２０３ａ〜２０３ｎと、同期パ
ターン２０２の第１および第２のフレーム２０２ａ，２
０２ｂとは、７ビットのデータビットと、１ビットのパ
リティビットとで構成される。パリティビットには、デ
ータビットとパリティビットとの「１」の数が例えば奇
になるようなパリティ条件を満たすデータが格納され
る。また、第１および第２のフレーム２０２ａ，２０２
ｂとは、上述した第１および第２のフレーム１０４，１
０３と同様の条件で構成されている。

【００２３】データ交換装置２０５は、入力通信線路２
０９に接続されたパケット検出器２０６と、８ビットの
パリティ計算回路２０７と、同期回路２１４と、入力通
信線路２１３に接続された回線切換装置２０８とを備え
る。パケット検出器２０６は、同期回路２１４から出力
されたシリアルデータ読込クロック信号２１５に基づい
てパケット化されたシリアルデータ列２０４を順次読み
込み、８ビットのパラレルデータ２１０をパリティ計算
回路２０７に出力するとともに、シリアルデータ２１１
を回線切換装置２１１に出力する。パリティ計算回路２
０７は、実施例１のパリティ計算回路１０８と同様に、
同期パターン２０２の第１および第２のフレーム２０２
ａ，２０２ｂのパリティチェックの結果に基づいてフレ
ーム同期を検出し、パリティ正常と同期検出とを兼ね備
えたパリティ正常／同期検出信号２１２を同期回路２１
４に出力する。このフレーム同期方法により、同期回路
２１４は、制御信号２１８とプロトコルにしたがってフ
レーム同期を確立し、フレームの区切りごとに読み込み
信号２１７を回線切換装置２１１に出力する。したがっ
て、回線切換装置２１１は、シリアルデータ列２０４に
含まれる一般データ列２０３をフレームの区切りごとに
取り込む。回線切換装置２１１は、フレームの区切りご
とに取り込んだパケット情報にしたがって、パケットの
宛先への出力通信線路２１３に切り換え、シリアルデー
タ列２０４を出力する。

【００２４】なお、同期パターン２０２と一般データ列
２０３とを共用することにより、伝送レートを高めるこ
とが出来る。同期パターン２０２の第１のフレーム２０
２ａの第１ビット〜第７ビットにコーディングされたデ
ータは、同期ずれに強いだけでなく、第１および第２の
フレーム２０２ａ，２０２ｂのいずれからでも原データ
を復元でき、ビット誤りにも強い。このため、パケット
情報や回線制御信号のような重要なデータを、第１およ
び第２のフレーム２０２ａ，２０２ｂに格納し、伝送す
るようにしてもよい。また、ビットエラーレートの高い
通信路での伝送路符号に用いるようにしてもよい。ま
た、パケット化されたシリアルデータ列２０４に同期パ
ターン２０２を挿入するようにしたが、シリアルデータ
列２０４間のデータのない区間に出力される無効データ
や制御信号に同期パターン２０２を挿入し、無効データ
や制御信号を送信機２０１からデータ交換装置２０５に
送信するようにしてもよい。これにより、同期の引き込
み時間を短縮することができる。

【００２５】図３は、本発明の第３の実施例のフレーム
同期検出方法を示す図である。図３のフレーム同期検出
方法は、ディスク再生システムに適用される。図３にお
いて、ディスク再生システムは、ハードディスクやＣＤ
ディスク等の記録媒体３０１と、読み出しヘッド３０５
と、再生機３０７とを備える。記録媒体３０１には、シ
リアルデータ列がセクタ形式で記録されている。各記録
セクタ３０４の構造が同一であるので、図３において
は、便宜上１つだけ図示する。各記録セクタ３０４は、
例えば８ビットで１フレームを構成するように形成され
ており、その先頭部に記録される同期パターン３０３
と、同期パターン３０３に後続する一般データ列３０２
とを備える。同期パターン３０３は、第１のフレーム３
０３ａと、第２のフレーム３０３ｂとを備える。一般デ
ータ列３０２の各フレーム３０２ａ〜３０２ｎと、同期
パターン３０３の第１および第２のフレーム３０３ａ，
３０３ｂとは、７ビットのデータビットと、１ビットの
パリティビットとで構成されている。パリティビットに
は、データビットとパリティビットとの「１」の数が例
えば奇になるようなパリティ条件を満たすデータが格納
される。また、第１および第２のフレーム３０３ａ，３
０３ｂとは、上述した第１および第２のフレーム１０
４，１０３と同様の条件で構成されている。

【００２６】再生機３０７は、読出ヘッド３０５と、パ
リティ計算回路３０８と、同期回路３０９と、シリアル
／パラレル変換回路３１０とを備える。読出ヘッド３０
５は、媒体回転方向３０６に回転される記録媒体３０１
に記録された各記録セクタ３０４を読み出し、読出デー
タ列３１１をパリティ計算回路３０８およびシリアル／
パラレル変換回路３１０に出力する。パリティ計算回路
３０８は、実施例１のパリティ計算回路１０８と同様
に、同期パターン３０３の第１および第２のフレーム３
０３ａ，３０３ｂのパリティチェックの結果に基づいて
フレーム同期を検出し、パリティ正常と同期検出とを兼
ね備えたパリティ正常／同期検出信号３１２を同期回路
３０９に出力する。このフレーム同期方法により、同期
回路３０９は、制御信号３１５とプロトコルにしたがっ
てフレーム同期を確立し、フレームの区切りごとに同期
制御信号３１３をシリアル／パラレル変換回路３１０に
出力する。したがって、シリアル／パラレル変換回路３
１０は、読出データ列３１１をフレームの区切りごとに
再生パラレルデータ３１４を出力する。

【００２７】なお、１フレームを８ビットで構成して実
施するようにしたが、１フレームを８以外の２以上のビ
ット数で構成して実施するようにしてもよい。また、奇
パリティで実施するようにしたが、偶パリティで実施す
るようにしてもよい。さらに、同期パターンを２つのフ
レームで構成して実施するようにしたが、同期パターン
を３つ以上のフレームで構成して実施するようにしても
よい。同期パターンを３つ以上のフレームで構成する場
合には、第１のフレームと、第２のフレームとの繰り返
しになる。同期パターンを３つ以上のフレームで構成す
ることにより、パリティチェックの結果の規則性をさら
に発見しやすくなるため、フレーム同期が取りやすくな
る。このため、たとえば通信開始時のデータリンクを迅
速に行うことができる。

【００２８】

【発明の効果】請求項１に係る発明にあっては、同期パ
ターンの第１のフレームを、予め定められたパリティ条
件を満たす任意のデータで形成し、同期パターンの第２
のフレームの第１ビットおよび第Ｎビットを、第１のフ
レームの第１ビットおよび第Ｎビットのデータを反転す
ることにより形成し、第２のフレームの第１ビットおよ
び第Ｎビット以外の各ビットを、第１のフレームの第１
ビットおよび第Ｎビット以外の各ビットのデータと同一
にそれぞれ形成するようにしているので、ハンドシェイ
クが簡単かつシリアルデータの形成が簡単で、パリティ
チェックのための回路の規模が小さくてすみ、しかもパ
リティチェックの結果の規則性を容易に発見することが
できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のフレーム同期検出方法
を示す図である。

【図２】本発明の第２の実施例のフレーム同期検出方法
を示す図である。

【図３】本発明の第３の実施例のフレーム同期検出方法
を示す図である。

【符号の説明】

１０１，２０４…シリアルデータ列 １０２，２０２，３０３同期パターン １０３，２０２ｂ，３０３ｂ…第２フレーム １０４，２０２ａ，３０３ａ…第１フレーム １０５，２０３，３０２…一般データ列 １０８，２０７，３０８…パリティ計算回路 １０９，２１４，３０９…同期回路 ３０４…記録セクタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 １ビットずつシリアルに入力されるデー
   タのフレーム同期を検出する方法であって、 Ｎ（Ｎ＝２以上の正の整数）ビットを１フレームとし、
   少なくとも２フレームを１組とした同期パターンをシリ
   アルデータ中に挿入する第１のステップと、 シリアルデータの連続するＮビットを１単位とするパリ
   ティチェックを１ビットずつずらしながら実行し、当該
   パリティチェックの結果の規則性に基づいてフレーム同
   期を検出する第２のステップとを備え、 前記同期パターンの第１のフレームを、予め定められた
   パリティ条件を満たす任意のデータで形成し、 前記同期パターンの第２のフレームの第１ビットおよび
   第Ｎビットを、前記第１のフレームの第１ビットおよび
   第Ｎビットのデータを反転することにより形成し、 前記第２のフレームの第１ビットおよび第Ｎビット以外
   の各ビットを、前記第１のフレームの第１ビットおよび
   第Ｎビット以外の各ビットのデータと同一にそれぞれ形
   成することを特徴とする、フレーム同期検出方法。