JPS63129750A - ディジタルデータの伝送方法およびそのための装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ディジタルデータの伝送方法に関するもので
、さらに詳細には、１本の伝送線から直列に伝送される
自己クロック式の信号の送信前の　゛コード化法および
この伝送信号の受信後のデコード法に関する。

本発明は、データ記録の分野にも応用可能である。

特に、本発明は、遠距離に高速度でデータを伝送できる
だけでなく、データ交換の際の安全性が極めて大きい上
記のタイプの伝送方法ならびにそのための装置に関する
。

本発明は、例えば、データ処理分散システム、ローカル
エリアネットワーク（ＬＡＮ）　、または、ＣＡ　Ｄ（
Ｃｏｍｐｕｔｅｒ　Ａｉｄｅｄ　Ｄｅｓｉｇｎ）　　ネ
ットワークにおいて利用される。

従来の技術 よく知られていることであるが、本発明が関係するタイ
プの伝送システムは、互いの間が物理的チャネルで接続
された複数のトランスミッタと複数のレシーバで構成さ
れている。このため、交換するデータの伝送速度を大き
くしようとする場合には主として次の２つの制約に突き
当たることになる。すなわち、１つは物理的チャネルの
データ伝送容量であり、もう１つはトランスミッタとレ
シーバの間のインターフェイス回路のデータ処理速度で
ある。

伝送チャネルとしては、ペア（平衡対）ケーブル、同軸
ケーブル、光ファイバが最もよく使用される。現在、最
大のデータ伝送容量が得られるのは光ファイバを用いた
場合で、そのデータ伝送速度は約１ギガビット／秒にな
る。この性能は現在使用されているインターフェイス回
路の性能を大きく上回る。従って、特にインターフェイ
ス回路の性能を向上させる必要がある。

インターフェイス回路のデータ処理速度は、まず第１に
このインクフェイス回路の最大動作周波数に依存する。

従ってどのような技術を用いるかが問題となる。例えば
、ＣＭＯ３技術を応用した回路は約２０ＭＨｚの周波数
で動作する。また、ＥＣＬ技術を応用した回路は約２０
０ＭＨｚの周波数で動作し、ガリウム・ヒ素技術を応用
した回路は約７００ＭＨｚの周波数で動作する。このよ
うに、動作周波数によって、可能なデータ伝送速度の限
界がまず第１に規定されてしまう。

伝送システムのデータ伝送速度に関する性能はインター
フェイス回路の動作周波数にのみ依存するわけではない
。つまり、有効データ伝送速度とデータの最大伝送距離
は、伝送する信号が「自己クロック」式の場合（すなわ
ち、受信信号と所定の位相関係にあるクロック信号を伝
送信号から再生することができる場合）に大きくなる。

２つの分離したチャネルを用いる場合には両チャネル間
の位相差の制御が難しいことに関係する制約があるが、
この性質があるとデータとクロック信号をこのような２
つの別々のチャネルを用いて伝送させる必要はない。ク
ロック信号の再生が可能となるようにするため、有効デ
ータは送信の前にコード化して、このコード化信号中の
遷移周波数がクロック再生回路（フィルタまたは位相同
期ループ）の動作限界側、波数よりも大きい状態が保た
れるようにする。使用するコードは変調コードと呼ばれ
゛　るもので、このコードにより冗長性が導入される。

この結果、コード化されたデータの伝送速度は有効デー
タ伝送速度よりも大きくなる。なお、両者の伝送速度の
差はコード化率に依存する。従って、使用する技術が１
つ決まると、どのような変調コードを使用するかに応じ
て最大有効データ伝送速度が決まることになる。ここで
冗長性を導入する必要性があることは明らかであるが、
冗長性があると変調コードに対して他の条件も課するこ
とができるようになるため、変調コードが使用しやすく
なるという利点もある。このことについては後に説明す
る。

最後に、相互コード化回路がＭビットの複数のワードに
対して直列にではなく並列に動作する場合には、この動
作を行うのに同一の技術を用いて直列の場合のＭ倍の伝
送速度を実現することができる。この場合の変調コード
はグループコードと呼ばれている。通常は情報システム
は２０幕である多数のビットからなるデータを扱うので
、グループコードは２に対する幕の値Ｍをもとにして構
成されている。マンチェスターコードとミラーコードは
従来からある直列コードの例であり、コード化率は０．
５である（データ１ビットに対してコード２ビット）。

互いに関連する相互コード化回路は有効２進データの伝
送速度の２倍のクロック周波数で動作する。これに対し
て、８Ｂ／１０Ｂと呼ばれるコード化法、すなわち、８
ビットの互いに並列な複数の有効データから複数の１０
ビットのコード化ワードを並列に発生させた後、これら
コード化ワードを直列に伝送する方法だと、互いに並′
列な相互コード化回路は有効データ伝送速度の１／８の
クロック周波数で動作する。このときコード化率は０．
８であるため、並−直列変換回路および直線並列変換回
路のみが有効データ伝送速度の１．２５倍のクロック周
波数を用いる。

直列伝送の性能に影響を与えるもう１つの重要なパラメ
ータは、伝送される信号内の２つの連続したブロック間
の時間間隔の変化幅である。実際、この時間間隔には最
大値を設けて、受信信号のブロックからのみクロック信
号を再生できるようにする必要がある。さらに、トラン
スミッタ回路の端末回路のクロックの周期Ｔに関連して
決まる変化幅により、伝送される信号の周波数スペクト
ルが決定される。従って、このパラメータによって、光
電子トランスデユーサ、増幅器、クロック信号再生回路
等のレシーバの端末回路の性能が規定される。例えば、
並列型コード化を行う場合には、コード化ワードのビッ
トは一般にＮ　ＲＺ　（ｎｏｎ−ｒｅ−ｔｕｒｎ−ｔｏ
−ｚｅｒｏ）型変調により直列に伝達される。

従って、２つのブロック間の時間間隔変化は、使用する
コード化ワード、すなわち１つのコード化ワード内に連
続して現れる論理値「０」と論理値「１」の数に直接影
響される。このため、２つのブロックの間の時間間隔は
コード化ワードによって決まるので、そのことを考慮し
てコード化ワードを選択する必要がある。

上記の周波数帯域幅に関する条件は以下のことを考慮し
て補足する必要がある。すなわち、ベースバンド伝送チ
ャネル内で、一般に行われているように信号処理を閾値
の検出により行う場合には、伝送されるデータは、コー
ド化信号のブロック数と、対応するクロック信号に対す
るブロックの相対位置とで構成されることを考慮しなけ
ればならない。クロック信号に対するブロックの相対位
置に影響を与える位相のずれは従ってエラーの源となる
。

伝送される信号は、ノイズに起因するランダムな変形と
、伝送チャネルのバンド幅に関係する系統的な変形とを
被る。本発明で問題にしているデータ伝送速度の大きい
場合には、伝送チャネルのバンド幅は高周波数側に大き
く延びていなくてはならない。これに対して伝送チャネ
ルのバンド幅の低周波数側は制限してノイズを減らし、
トランスデユーサを実現しやすくする。従って、コード
化信号がこの制約を受けないようにすることが重要であ
る。すなわち、周波数スペクトル中に極めて低周波数の
成分がなく、特に、コード化信号の平均値が一定になる
ようにする必要がある。レーザー発光ダイオードおよび
／またはゲイン自動制御装置を備えるレシーバ装置を利
用した光学的チャネルの場合には、コード化信号の平均
値を測定してその値を一定に維持する自動制御装置を用
いて、放射された光のパワーならびに受信された信号の
レベルを制御することがしばしば行われている。このよ
うな装置は、コード化するデータに依存しない平均値を
もつコード化信号が出力される変調方法を利用するとき
にのみ正確に動作する。

なお、このような性質を有するコードはＤＣバランスコ
ードと呼ばれている。

さらに詳しく説明すると、変調コードがＤＣバランスコ
ードであるためには、伝送されるメツセージのタイプや
継続時間に関係なく、伝送信号の時間に関する積分値が
有限の値になっていなくてはならない。変調コードのこ
の性質を測定するには、ワードまたはメツセージの「価
数（ｃｈａｒｇｅ）　Ｊを定義するのがよい。ＮＲＺ変
調の場合には、価数は以下のように定義する。すなわち
、まず、２進数である「１」と「０」に係数＋１と−１
をそれぞれ対応させる。すると価数は、ワードまたはメ
ツセージの全ビットに対する上記の２つの係数の代数和
として、すなわち、このワードまたはメツセージを構成
する「１」と「０」の数の差として定義することができ
る。価数の値は、有限な最大値と最小値の間にとどまっ
ていなくてはならない。

発明が解決しようとする問題点 有効データは、複数のコード化ワードを連結してフレー
ムの形態にしてから伝送する。ネットワークプロトコル
により、一般にフレームの最後に「キー」を構成する補
助コード化ワードが付加される。このキーがあるために
、フレームが所定の長さを越えていない場合には最も頻
繁に発生する伝送エラーを検出することができる。デコ
ード、エラー検出、フレームの使用のためには、レシー
バ装置がワードの境界ならびにフレームの境界を正確に
決定できなければならない。このためには、トランスミ
ッタ装置が、レシーバ装置の同期に必要とされるフラグ
を利用して有効データの流れを区切ることが必要である
。フラグとしては例えば、トークンとフレームのデリミ
ツタを挙げることができる。あるステーションにトーク
ンが受信されるとこのステーションには伝送チャネルに
アクセスする権利が与えられる。なお、フレームの開始
フラグにより、レシーバ装置のワードクロックが同期す
る。レシーバ装置は、受信した信号に対して自身のワー
ドクロックの位相がどのような状態にあっても、フラグ
からのデータを識別し、かつ、フラグ同士を識別できな
くてはならない。エラーの検出はフラグに対してではな
く伝送されたデータに対して行われるのが最も一般的で
ある。というのは、フラグは伝送チャネルによって局所
的に制御されているので、ネットワークモニタ装置は、
フラグに影響を与える異常を、遅延時間の最後（トーク
ンの消失）または複雑な論理処理の最後（フレームの喪
失、トークンのコピー）に間接的に発見することしかで
きないからである。このように検出の遅れがあると、特
に、ネットワークをリアルタイムで使用するときにサー
ビスの品質が低下する。ステーション間を連続的に接続
した接続線上をデータが伝わるリング式ネットワークに
おいては、各ステーションは受信した信号を再生してこ
の再生信号を次のステーションに送らなければならない
。各フレームはループ全体を通過した後に元の位置に戻
って確認される。ところで、フレーム１つ当たりのエラ
ーの確率はリングの数が増加するにつれ大きくなる。従
って、このような装置においては、最も頻繁に発生する
エラー（単純なエラー、ビットの反転）は、フラグに影
響を与える場合でもレシーバ装置により直ちに検出され
てそのことが通知されるようになっていることが望まし
い。

ここに記述した問題点のうちのいくつかについては、ピ
ーク−エイ、フラナスゼック（Ｐｅｔ、ｅｒ　Ａ。

ＦＲＡＮＡＳＺＥＫ）とアルバート　イクス、ウィドマ
ー（Ａｌｂｅｒｔ　Ｘ、　ＷＩＤＭＥＲ）による、１９
８４年１２月４日にイ寸与されたアメリカ合衆国特許第
４．４８６．７３９号ならびに「アイビーエム研究開発
報告（ＩＢＭ　Ｊｏｕｒｎａｌｏｆ　Ｒｅ５ｅａｒｃｈ
　ａｎｄ　Ｄｅｖｅｌｏｐｍｅｎｔ）　Ｊ第２７巻、第
５号、１９８３年９月発行、４４０〜４５１ページに掲
載されたｒＤＣバランス分割ブロック８Ｂ／１０Ｂ伝送
コード（Ａ　ＤＣｂａｌａｎｃｅｄ、　　ｐａｒｔｉｔ
ｉｏｎｅｄ−ｂｌｏｃｋ、　　８Ｂ／１０Ｂｔｒａｎｓ
ｍｉｓｓｉｏｎ　ｃｏｄｅ）　Ｊという題名の論文に記
載されている。しかしながら、この論文に記載されてい
るコードを用いたのでは、フラグが完全に検出されると
は限らない。特に、レシーバ装置のワードクロックがも
はや受信された信号と同期していない場合、または、い
まだに受信された信号と同期していない場合にフラグ検
出が完全には行われないことがある。つまり、フラグ１
つのみが、全コード化ワードに対してハミング距離２以
上のフラグとして定義されていて、このフラグは、連結
したワード群を結合させたコード化シーケンスとのハミ
ング距離が２未満である。このフラグはレシーバ装置の
ワードクロックを同期させるのに使用するのであるから
、上記の性質では不十分であることがわかる。すなわち
、単純エラーが発生するだけでデータがフラグに変換し
たりフラグがデータに変換したりするが、デコード装置
はこのエラーを検出することができない。

本発明は、上記の問題点を解決して、先に述べた複数の
条件をできるだけ多く満たすとともに、従来よりもデー
タ交換の安全性を大きくすることのできるコード化方法
を提供することを目的とする。本発明の方法はまた、実
施が簡単であるように構成されている。さらに、本発明
は、この方法を実施するのに適したトランスミッタ装置
とレシーバ装置にも関する。

問題点を解決するための手段 さらに詳細に説明すると、本発明よれば、Ｍビットを含
む各データワードを該データワードよりもビット数の大
きなＮビットを含む対応するコード化ワードによりコー
ド化して、各コード化ワードは直列に伝送し、該コード
化ワードの列がメツセージを構成し、このメツセージの
後には少なくとも１つのフラグを直列に伝送するディジ
タルデータの伝送方法であって、上記各コード化ワード
が以下の性質を有する、すなわち −論理値「１」または論理値「０」を連続して４個を越
えて含むことがなく　　（ＲＬＬ（ｒｕｎ　ｌｅｎｇｔ
ｈｌｉｍｉｔａｔｉｏｎ）条件、すなわちランレングス
制限条件）、 −２個を越えて連続する論理値「１」または論理値「０
」で始まることがなく、かつ、終わることもなく、 −「価数」すなわち上記各コード化ワードを構成する論
理値「１」と論理値「０」の数の差が、Ｎが奇数の場合
は絶対値で１以下であり、Ｎが偶数のときは２以下であ
る ことを特徴とする伝送方法が提供される。

本発明のこの伝送方法はさらに、ＮビットまたはＮの倍
数に等しいビット数を有するあらゆるフラグが以下の性
質を有する、すなわち、−論理値「１」または論理値「
０」を連続して４個を超えて含むことがなく　（ＲＬＬ
条件）、−２個を越えて連続する論理値「１」または論
理値「０」で始まることがなく、かつ、終わることもな
く、 −１個のフラグと、任意のメツセージから取り出した、
このフラグと同じ長さの任意のコード化シーケンスとの
間のハミング距離が少なくとも２に等しい ことを特徴とする。

本発明によればさらに、Ｍビットを含むデータワードを
並列に受信して、該データワードよりもビット数の大き
なＮビットを含むコード化ワードを並−直列変換器に向
けて並列に送信するコード化装置と、制御信号および同
期信号を上記コード化装置と上記並−直列変換器に向け
て出力する制御装置に接続されたローカルクロック発生
装置とを備えており、メツセージを構成する連続したコ
ード化ワードとフラグとを直列に出力するディジタルデ
ータの伝送システム用トランスミック装置であって、 上記コード化装置が、各データワードと命令信号との関
数として以下の性質を有するコード化ワードまたはフラ
グ、すなわち −論理値「１」または論理値「０」を連続して４個を越
えて含むことがなく　　（ＲＬＬ条件）、−２個を越え
て連続する論理値「１」または論理値「０」で始まるこ
とがなく、かつ、終わることもない コード化ワードまたはフラグを発生させる手段を備え、 各コードワードは、Ｎが奇数のときは絶対値が１以下の
価数であり、Ｎが偶数のときは絶対値が２以下の価数で
あり、フラグと、このフラグと同数の連続ビットからな
り、任意のメツセージから取り出された任意のシーケン
スとの間のハミング距離が２以上であり、上記フラグが
Ｎビットを含むか、あるいは、Ｎビットの倍数を含むか
に応じて、上記コード化装置がフラグまたはフラグの一
部分を出力可能であることを特徴とするトランスミッタ
装置が提供される。

また、本発明によれば、伝送線からの入力信号をもとに
してクロック信号Ｆを発生させるクロック再生回路と、
上記クロック信号Ｆを用いて同期させる、入力線には上
記入力信号が入力される直線並列変換器と、この直線並
列変換器から出力されるＮビットのワードが入力される
デコ・−ド装置と、受信信号中にフラグがあるかないか
を検出してフラグを同定し、同定されたフラグが何であ
るかに応じてサービス信号ＳＤ、ＥＤＳＴを出力する検
出装置と、上記クロック信号Ｆを受信して、上記サービ
ス信号に応じて制御信号およびシーケンス信号を上記デ
コード装置に向けて出力する制御兼シーケンス装置とを
備えるディジタルデータ伝送システム用のレシーバ装置
であって、上記デコード装置の入力に入力されているＮ
ビットの各ワードの性質に応じて、該デコード装置は、
Ｎビットがコード化ワードを構成する場合には、このＮ
ビットよりもビット数の小さなＮビットのデータワード
を出力し、Ｎビットがコード化ワードをまったく構成し
ない場合にはエラー信号Ｅ出力することを特徴とするレ
シーバ装置が提供される。

本発明のその他の特徴および実施例についての詳細な説
明に関しては、添付図面に図示した好ましい実施例につ
いて行う以下の説明によって明らかになろう。

実施例 従来と同様、データ伝送方法は、データ送信方法と、こ
のデータ送信方法により規定されるデータ受信方法とで
構成されている。

データの送信方法において第１に重要なことは、伝送す
るデータワードを、受信されたときにデコードが容易で
あるようにコード化する方法である。

もう１つの重要な点は、伝送プロトコルに対応するフラ
グを、受信の際にフラグの受信が容易になるように発生
させる方法である。以下に説明するように、本発明の伝
送方法は、特に、このような性質をもつコード化方法お
よびフラグ発生方法に関するものであり、さらに詳細に
は、データ伝送性能ならびにデータ伝送の信頼性の条件
と密接に結びついた性質を有するコード化ワードの使用
法に関するものである。

本発明の伝送方法により得られる利点をよりはっきりさ
せるためには、どのようにしてこの伝送方法を実施する
かについていくらか説明しておくのがよかろう。このこ
とを念頭において、まず第１図を参照する。この図には
、ネットワークの端末において用いられるコード化装置
とデコード装置を含む主要要素の概略が示されている。

コード化するデータは、コード化装置１に接続されたバ
スＢ１に現れる。このバスＢ１はＭ本の接続線を有して
いる。このコード化装置１は出力線からＮビットのデー
タを並列に出力する。この出力データはバスＢ２を介し
て並−直列変換器２に伝送される。この並−直列変換器
２の出力線１２はトランスデユーサ１４を介して伝送チ
ャネル５に接続されている。図示の回路はさらに、クロ
ック発生装置１３と制御兼シーケンス装置３を備えてい
る。後者の制御兼シーケンス装置３には、並」直列変換
器２とコード化装置１の同期を制御する機能がある。

伝送チャネル５にコード化データを直列に伝送するため
のクロック周波数をｆとすると並−直列変換器２はこの
周波数ｆで動作しなければならないが、コード化装置１
は周波数ｆ／Ｎで動作する必要がある。

レシーバ装置には、コード化データを伝送チャネル５か
ら直列に受信するトランスデユーサ−クロック再生装置
１６が含まれている。このトランスデユーサ−クロック
再生装置１６は、直線並列変換器４に２種類の信号を出
力する。すなわち、１つはＦビットのクロック信号であ
る。もう１つはクロックＦの同期コード化データであり
、直列出力線６に出力される。直線並列変換器４は並列
出力線がフラグ検出装置７とバッファ装置９の２つの装
置に接続されている。バッファ装置９には直線並列変換
器４からＮビットのワードが入力される。

制御兼シーケンス装置８には、トランスデユーサ−クロ
ック再生装置１６からＦビットのクロック信号が入力さ
れ、フラグ検出装置７からはワード同期フラグの受信確
認信号ＦＬＲが入力される。この制御兼シーケンス装置
８は、受信した周波数Ｆ／Ｎのクロックワード信号Ｆｍ
を出力線から出力する。クロックワード信号Ｆｍは、直
線並列変換器４とバッファ装置９の間のデータ伝送のタ
イミングを制御している。上記の受信装置群のみが、「
受信ビット」クロックＦと、この「受信ビット」クロッ
クＦから得られる「受信ワード」クロックとによって相
互に同期する。

バッファ装置９の出力線からは、デコード装置１０に向
げて並列にＮビットの、コード化ワードが出力される。

このデコード装置１０の出力線からは、選択したコード
に応じて、受信したＮビットのワードに対応するＭビッ
トのデータワードが出力される。ここに説明したレシー
バ装置でデータ伝送エラーまたは何らかの動作異常が検
出された場合には、そのことを通知する信号ＥＲがこの
レシーバ族ばからステーション１１に向けて送り出され
る。

ローカルワードクロックｆｍは、バッファ装置９の出力
線とデコード装置１０とステーション１１０間のデータ
交換の制御に用いられる。

このレシーバ装置では従って直線並列変換器４は周波数
Ｆで動作するのに対して、バッファ装置９とデコード装
置１０はほんのその１／Ｎの周波数で動作する。このた
め、最も複雑な回路（バッファ装置、コード化装置、デ
コード装置）は、トランスデユーサ、直線並列変換器、
それに、フラグ検出装置に用いられるよりもデータ処理
速度の遅　゛い技術を用いて実現することができる。

さて、ここで上記の伝送方法を実施する際に使用される
コード化ワードとフラグを得る方法を以下に詳しく説明
する。

予定している用途に応じてそれぞれ条件があるため、Ｍ
とＮを任意に選択することはできない。

例えばネットワーク端末が１６ビットのワードに対して
動作する場合には、Ｍ＝１６とするか、あるいはＭとし
て１６の約数を選択することになる。Ｍ＝８とすると、
この端末のデータワードはコード化する前に８ビットの
２つのグループに分ける必要がある。この操作には、コ
ード化の処理が遅くなるという明らかな欠点がある。し
かし、コード化装置は単純になる。この例から、Ｍを選
択することは、並列コード化の性能向上と並列コード化
の実現の面倒さの間での妥協をはかることであることが
わかるン Ｍが決まるとＭビットの２Ｉ１通りの可能な組合せ、従
ってコード化すべき２Ｘ個のデータワードが決定される
ので、伝送チャネルに関する技術上の案件を考慮しなが
らＮビットのコード化ワードが少なくとも２°個存在す
るようにＮを決める。

先に説明したが、第１の条件は、伝送される信骨内の連
続したブロック間の時間間隔に関するものである。本発
明の方法では、Ｔを直列伝送期間とすると、連続したブ
ロック間の時間間隔はＩＴ〜４Ｔの間の値に収まってい
なくてはならない。

従って、論理値「１」または論理値「０」を連続して４
個を越えて含むコード化ワードはすべて除外する必要が
ある。また、あらゆるメツセージがこの条件を満足して
いることも必要である。従って、任意の２個のコード化
ワードが連結しているときに論理値「１」または論理値
「０」が連続して４個を越えて現れることがあってはな
らない。

こうならないようにするためには、先頭または末尾に論
理値「１」または論理値「０」を連続して２個を越えて
含むコード化ワードを分離して使用するだけでよい。こ
の条件が満たされない場合には、ワード連結のために論
理操作を行う必要があろう。こうなると当然コマンドが
複雑になり、伝送されるエラーの数が増加する。本発明
では連結したコード化ワードが互いに独立であるため、
コード化ワードの１つが伝送エラーの影響を受けても、
このエラーはデコード後にＭビットのデータワード内に
とどまる。

選択されたコード化ワードは、上記の条件の他に価数に
関連する第２の条件を満足している必要がある。従って
、解決すべき一般的な問題は、コード化ワードを決定す
ることと、任意のメツセージに関して累積された価数が
大きくなりすぎないように制限する連結ワードを決定す
ることである。

この問題点を解決する第１の方法は、最小の価数を有す
るコード化ワードを優先的に選択することである。

Ｎが偶数である場合には、価数がゼロのコード化ワード
が存在する。それは、論理値「１」と論理値「０」を同
数含むあらゆるコード化ワードである。価数がゼロのこ
のようなコード化ワードは従って、コード化システムを
構成するのに確保しておくべき最も重要なコード化ワー
ドである。しかしながら、選択したＮの値ならびに課せ
られた条件を考慮すると、コード化すべきデータワード
と同数の価数ゼロのコード化ワードを見つけることが可
能な場合と不可能な場合がある。例えば、８Ｂ／１０Ｂ
コードに対してはコード化すべき２５６個の異なったデ
ータワードがある。コード化ワードは、１０ビットの可
能な組合せである１０２４通りのコード化ワードの中か
ら選択する。しかし、ＲＬＬ条件および境界条件を満た
すワードのみしか確保しない場合には、価数がゼロの可
能なコード化ワードは１８０個しかない。この数は２５
６個のデータワードをコード化するには十分ではない。

従って、価数がゼロでないコード化ワードも用いざるを
えない。価数がゼロでなくその絶対値が最小であるコー
ド化ワードは、論理値「１」を４個と論理値「０」を６
個、または、論理値「０」を４個と論理値「１」を６個
含むコード化ワードである。

このようなコード化ワードはそれぞれ価数の絶対値が２
である。選択された条件を考慮すると、価数が＋２のワ
ードは１２４個存在しており、これと対になる価数が−
２のワードも１２４個存在している。

コード化ワードをまったくランダムに用いる場合には、
価数が正のコード化ワードのみが連続した形態のメツセ
ージが構成される可能性がある。

従って、このメツセージの累積された価数は限りなく増
加することがある。このため、累積された価数を制限す
る方法を考え出さねばならない。

このためには、可能な全データワードの集合を２つのサ
ブグループに分けることが考えられる。

すなわち、第１のサブグループには価数がゼロのコード
化ワードに１対ｌ対応で対応させたデータワードが含ま
れ、第２のサブグループには価数がゼロでなく符号が互
いに反対の２個のコード化ワードに１個ずつを対応させ
た残りのデータワードが含まれる。いかなるメツセージ
についても価数が所定の値を越えないようにするために
は、価数制御を行うのが好ましい。この制御法は、まず
最後に送信されたコード化ワードの価数を記憶させるこ
とから始まる。次いで、価数がゼロでないコード化ワー
ドに対応するコード化すべきデータワードが現れると直
ちに、記憶させた価数と反対の符号の価数を有するコー
ド化ワードに対応するコ−ド化すべきデータワードを選
択する。この制御方法は実現がたやすい。このことは、
後に行う実施例に関する説明により理解できるであろう
。

８Ｂ／１０Ｂコードの場合には、ＲＬＬ条件を満たし、
かつ、価数がゼロというコード化ワードが１８０個存在
している。さらに、価数が＋２のコード化ワードは１２
４個存在しており、これと対になる価数が−２のコード
化ワードも１２４個存在している。従って、可能な２５
６個のデータワードをコード化するための異なるコード
化ワードが全部で３０４個自由に使用できることになる
。これは完全に十分な数である。同一のデータワードに
対応する価数がゼロでない２個のコード化ワードは互い
に符号が反対である。

Ｎが奇数の場合にも同様の方法を用いることができる。

しかしこの場合、価数がゼロのコード化ワードはまった
く存在していない。

データ伝送を実施するためには、フラグも選択しなくて
はならない。先に第１図を参照して説明したように、本
発明のコード化方法においてはワードクロックの存在が
不可欠である。このワードクロックは、コード化装置と
デコード装置の両方に必要とされる。特に、デコード装
置での同期を簡単にするためには、長さがコード化ワー
ドの倍数であるフラグを選択するのが好ましい。さらに
、フラグは先に説明した２つの条件をも満足している必
要がある。

最後に、レシーバ装置が確実にフラグを検出できること
が重要である。本発明の重要な特徴によれば、このため
にはフラグに対してさらに別の条件を課す。この条件は
、任意のメツセージから取り出され、かつ、フラグと同
数の連続ビットからなるあらゆるシーケンスに対するハ
ミング距離（または論理距離）が、すべてのフラグにつ
いて２以上であるというものである。従って、この追加
条件のために、１ビットのエラーがフラグに影響を与え
る場合にはこのエラーをデコード装置で確実に検出する
ことができる。ところでこのエラーはフラグを次々とデ
ータに変換することがなく、データシーケンスを次々と
フラグに変換することもない。

上記の条件をすべて満たすフラグを探すと、必然的に、
コードとして任意のものを使用できなくなる。しかし、
フラグの長さを十分長くする場合には解決法がある。こ
の可能性を示すために、８Ｂ　／１０　Ｂコードの場合
に得られた結果を詳しく説明する。しかし、この探索方
法を任意のコードに一般化することが可能であることは
明らかである。

以下にこの探索方法を説明する。

簡単のため、コード化ワードと同じ長さのフラグが存在
しているかどうかをまず探すのがよかろう。先に述べた
ように、可能なコード化ワードは３０４個ある。これら
コード化ワードのことを以下では「候補コード化ワード
」と呼ぶことにする。

フラグは従ってこれら候補コード化ワードの中から探す
必要がある。フラグ探索は以下のように系統的に行うと
よい。まず、３０４個の候補コード化ワードの中から「
候補フラグ」としてコード化ワードを１個選択する。次
いで、残ったコード化ワード全体を考えて、価数の符号
が交互に現れるという規則を守りながらこのコード化ワ
ードの集合の中から取り出したコード化ワードを用いて
可能なあらゆる組を形成する。ここで各組を形成してい
る２個のワードを連結させて形成したワードを考える。

さらに、コード化ワードの各組から候補フラグと同じ長
さの連続したあらゆるビット集合を取り出し、候補フラ
グと比較する。比較の結果として候補フラグと少なくと
も１つのデータシーケンスとのハミング距離が０または
１であることが判明した場合には、このテストされた組
は決してメツセージの中に現れてはならない。このため
には、この組を構成している少なくとも１つの候補コー
ド化ワードは、残りのコード化ワード集合中に含まれな
いようにする必要がある。これと同じ操作をすべてのコ
ード化ワードの組に対して繰り返す場合には、除去する
候補コード化ワードの数を最小にして以前のテストの際
に同定された組・が存在できなくすることが必要である
。さらに、コード化ワードが十分な数残っていることが
必要である。上記の操作は、問題となっているコード化
ワード集合の各コード化ワードを候補フラグとして選ん
で繰り返す。

８Ｂ／１０Ｂコードの場合には、上記の全条件を′満た
す長さｌＯビットのフラグを見出すことが不可能であっ
た。しかし、このことをもとにし７て長いワードを含む
他のコードの場合の結果を予測できるとは限らない。

上記の実施例の場合′と同様、コード化ワードと長さが
等しいフラグを見出すことができない場合には、コード
化ワード２個分の長さのフラグを探すとよい。８Ｂ／１
０Ｂコードの場合には、従って２０ビットを含むフラグ
を探す。

フラグの探索方法は以下の通りである。

（ａ）先の場合と同様に１０ビットを含む候補コード化
ワードのリストを作成する。

（ｂ）次いで、以下の条件を満たす２０ビットのワード
を選択することにより得られた「候補フラグ」のリスト
を作成する。その条件というのは下記の通りである。

−候補フラグは、１０ビットの２個のワードｍ１とｍ２
がこの順番で連結された構成である。

−ワードｍ１とｍ２が論理値「１」と論理値「０」を連
続して４個を越えては含まない。

−ワードｍｌの先頭もワードｍ２の末尾も論理値「１」
または論理値「０」を連続して２個を越えては含まない
。

−ワードｍ１の末尾もワードｍ２の先頭も論理値「１」
または論理値「０」を連続して２個を越えては含まない
。

（Ｃ）各候補コード化ワードと、テストされた候補フラ
グから取り出された連続した１０ビットの全データシー
ケンスとの間のハミング距離を決定することにより、各
候補フラグをテストする。

（ｄ）テストされた候補フラグとこの候補フラグから取
り出されたデータシーケンスとのハミング距離が２以上
である場合には、この候補フラグがコード内に取り込ま
れる。

（ｅ）ハミング距離が１であるデータシーケンスが少な
くとも１つ存在している場合には、各データシーケンス
に対して、問題となっているデータシーケンスに属さな
い候補フラグの先頭部と末尾部により構成される第１の
ビット集合と第２のビット集合を考える。次いで、第１
のビット集合で終了する候補コード化ワードを含む第１
のリストと、第２のビット集合で始まる候補コード化ワ
ードを含む第２のリストを作成する。２つのリストの一
方が空集合である場合には、テストされたコード化ワー
ドを保存する。これに対してどちらのリストも空集合で
ない場合には、価数の符号が交互するという規則に従っ
て、第１のリストのワードと、テストされたコード化ワ
ードと、第２のリストのワードとで構成されるあらゆる
トリプレットを形成する。

（ｆ）ハミング距離がゼロのデータシーケンスが少なく
とも１つ存在している場合には、各データシーケンスに
対して、問題となっているデータシーケンスに属さない
候補フラグの先頭部と末尾部により構成される第１のビ
ット集合と第２のビット集合を考える。次いで、第１の
ビット集合で丁度終了する、または１ビットを除いて第
１０ビット集合で終了する候補コード化ワードを含む第
１のリストと、第２のビット集合で丁度終了する、また
は１ビットを除いて第２のビット集合で終了する候補コ
ード化ワードを含む第２のリストを作成する。

価数の符号が交互するという規則に従って、第１のリス
トのワードと、テストされたコード化ワードと、第２の
リストのワードとで構成されるあらゆるトリプレットを
形成する。ただし、上記のリストの一方からそれぞれ取
られたハミング距離１の２個のワードを含むトリプレッ
トはすべて除外する。

トリプレットをまったく形成することができない場合に
は、そのコード化ワードを保存する。

（ｇ）あらゆる候補コード化ワードに対して上記の操作
（ｄ）、・（ｅ）、（ｆ）を実行した後に形成されたト
リブレット集合を考える。ここで、各トリプレット中に
現れる少なくとも１つの候補コード化ワードを取り除い
て、もはやトリプレットが１つも残らないようにする。

この除去操作の後に残っているコード化ワードの数が２
°よりも大きい場合には、候補フラグは、保存されてい
るコード化ワードに対応させるという条件でフラグとし
て用いることができる。コード化ワードの数が足りない
場合には、新たに上記の操作（Ｃ）〜（ｇ）を実行して
、候補フラグのリストの中から取り出した別の候補フラ
グをテストする必要がある。

上記の方法が可能であることを示すために、順番に条件
を導入することによりコードならびに互換性のあるフラ
グ群の選択が可能になる場合の一例を以下に説明する。

条件の選択には、特に、使用する伝送のプロトコル、所
望の性能、使用可能な技術が大きく影響するので、当業
者にまかせる必要がある。フラグに対しては、ともに価
数がゼロの２個の１０ビットのワードで構成されるとい
う条件を課することができる。上記の操作（ｂ）にぷい
てこの条件が加わることにより、３３８個の候補フラグ
の集合が決定される。これら候補フラグに上記の方法を
適用すると、今度は、３０４個の候補コード化ワードの
うちの２５６　ワードよりも多くの候補コード化ワード
に対応させることのできる候補フラグのそれぞれが可能
なフラグであることがわかる。ここで候補コード化ワー
ドに関する条件を加える。すなわち、連結されたコード
化ワードからなるメツセージ内では、ワード間の境界で
測定された累積価数が０と＋２の２つの値しかとれない
ように価数を制御する。本来は価数がゼロであるワード
１８０個の中のワードを１個コード化する場合には、初
期価数がゼロであるにもかかわらず、各コード化ビット
の末尾で測定した価数は０を中心として振動する。価数
の測定値は一般に−２までに限られるが、１８０個のワ
ード中の９個は値が−３に達する。同様に、初期価数が
＋２である場合には、瞬間価数は＋４までに限られる。

しかし、１８０個のワード中の９個は値が＋５に達する
。３０４個の候補コード化ワードの集合の中から特殊な
これらの１８個のワードを取り除くと、価数ゼロのワー
ドが１６２個と、価数が±２で互いに反対の符号である
ワード対１２４組とが残る。３３８個の候補フラグの中
の２２２個は保存されている候補コード化ワードの中の
２５６個以上ともまだ互換性がある。結局、フラグを含
まないあらゆるコード化メツセージの中で瞬間価数は＋
４と−２の間の値にとどまる。従って、一般に使用され
る方法によると、７段階の価数をもつコードが決定され
る。

このようにしてフラグならびに対応するコード化ワード
を含む集合が構成される。複数のフラグを有するコード
を構成するためには、互いに互換性のある複数の集合、
すなわち、可能なデータワードの数と少なくとも等しい
共通なコード化ワードを含む集合や、任意の２つのフラ
グの間のハミング距離が２以上である集合を見出せばよ
い。８Ｂ　／１０　Ｂコードの場合にデータのコード化
に必要とされる価数のレベルを７段階に制限すると、２
５６個を越えるコード化ワードに対応し、しかも価数ゼ
ロである２０ビットのフラグを６個まで見出すことが可
能である。このとき各フラグは、他の各フラグに対して
ハミング距離が２以上の距離にある。

価数のレベルが７段階という条件を守ると、２個のフラ
グに対して互換性のある互いに異なった７９５個のコー
ドと、６個のフラグに対して互換性のある互いに異なっ
た５６個のコードが見出される。

６個を越えない数の全フラグに対しては、多数の解決方
法の中からフラグを選択することが可能である。例えば
、以下の方法がある。

−２５６ワードを越えるワードと互換性のあるフラグの
集合を利用して処理を行い、余分なワードを利用してフ
レーム間の充填ならびにブールデータのコード化を確実
に行う。

−フラグ間のハミング距離が３または４よりも大きいと
いう条件を課する。

−フレーム内のフラグのコード化に必要な価数の段階数
を制限する。

−フラグ集合を選択して、フラグ検出に必要な論理操作
の数が最小になるようにする。

−コードを選択して、相互コード化機能が論理操作の組
合せにより実現した場合にこの論理操作の善操作数が最
小であるか、あるいは、性能が最高になっているように
する。

フラグを４個受信する場合のコードの一例を以下の第１
表に示す。この第１表の中では、フラグ、「フィラー」
、それに、コード化ワードは１０進数で表されており、
データワードはＤ列に１６進数で表されている。さらに
、コード化ワードのビットａ−ｊは２進数で示されてい
る。

第１表 コード表　　　　　　　　フィラー　＝３４１フラグ：
　　３８５９５３−３８５９８６−７７０９７フ一７７
１０１０第１表（続き） 第１表（続き） 第１表（続き） 第１表（続き） 第１表（続き） 第１表（続き） 第１表（続き） 第１表（続き） 当業者にとっては上記の方法をたどるだけで十分わかる
ことであるから、上記の系統的なフラグ探索法により見
出された他の特殊な解決法を詳しく説明することは無駄
である。現在産業界で一般に利用されている情報手段を
用いることにより解決法の探索が極めて簡単になること
は明らかである。当業者であれば、様々な解決法の中か
ら用途に応じた解決法を選択することができよう。

コード化ワードとフラグを決定することは本発明の伝送
方法の中の重要な位置を占める。この方法にはさらに別
の特徴もある。

特に、端末のデータがデータワードの長さの倍数に等し
い長さの「ユーザーワード」により構成されている場合
には、データをマルチプレクシングしたりデマルチプレ
クシングしたすることが考えられる。

最後に、データ伝送装置内では、受信した各フレームに
対して、このフレーム中に含まれるデータが伝送エラー
により変化したくまたは、変化しなかった）ということ
を小さな誤差確率で判定することのできるエラー検出装
置を使用することが一般的である。最も広く使用されて
いるデータ伝送方法においては、例えば伝送エラーのな
いマンチェスター型の直列変調コードが用いられている
。

すなわち、コード化されたデータの１ビットを反転させ
るエラーはデコード後にデータの１ビットのみを反転さ
せるエラーに変化する。

上記の変調コードには一般に２進サイクリツクコードを
対応させてエラーを検出する（場合によってはエラーを
訂正する）。このようなコードのうちで最もよく知られ
たものとしては以下のものが挙げられる。

−１，２、または、３ビットに関するエラーの検出が可
能な拡張ハミングコード。

−単一のビットパケットに関するエラーのある　　　。

信号の場合を扱うことのできるＦＩＲＥコード。

−孤立した多数のビットに関するエラーを検出すること
のできる、ハミングコードを一般化したＢＣＨコード。

本発明においては、変調コードはＭビットの多数のグル
ープに作用させる。この結果、エラーの伝播はＭビット
のグループの境界に限られる。

この場合、２進ではなくＭビット（またはＭビットの倍
数）のシンボルで構成されたエラー検出コードまたはエ
ラー訂正コード選ぶことが好ましい。ただし、エラー訂
正コードのシンボルの境界が変調コードのグループの境
界に一致していなくてはならない。

リード−ソロモンコードはこのカテゴリーに属する。こ
のコードは、フレーム内に分布したＭビットの複数のシ
ンボルに関するエラーの状態を扱う（検出ならびに訂正
）のに特に都合がよい。

リード−ソロモンコードはさらに、並列に（Ｍビットに
対して並列に）導入する、すなわち、変調コードに関し
て先に指摘したように均一に導入することができるとい
う利点を有する。

先に述べた理由により、高速度のデータ伝送を行うには
ＭＢ／ＮＢグループコード型の変調コード（例えば８Ｂ
／１０Ｂコード）を利用する必要がある。このデータ伝
送方法では伝播するエラーは当然Ｍビットである。すな
わち、コード化された情報が１ビット反転するとデコー
ド・後にデータＭビットが反転する可能性がある。

このように進歩しても、現在までのところ、エラー検出
コードに関する変化が見られるには到っていない。特に
、ＡＮＳＩ（アメリカ規格協会）のＦＤＤＩ　　（ファ
イバ伝送データインターフェイス：Ｆｉｂｅｒ　Ｄｉｓ
ｔｒｉｂｕｔｅｄ　Ｄａｔａ　Ｉｎｔｅｒｆａｃｅ）計
画および先に引用したＩＢＭの論文によると、エラー検
出のためにはＦＩＲＦ−コード等の２進サイクリツクコ
ードを使用することが薦められている。変調のためにグ
ループコードとともに現在もまだ使用されている２進サ
イクリツクコードは、あまり有効ではない状況に置かれ
ている。すなわち、最小限のデータ伝送の安全性しか保
証されない。さらに、このようにコードを対応させると
、相互コード化のための論理操作を最適化することが難
しい。

というのは、変調コードは並列論理で使用する必要があ
るのに対して、検出コードはコード化されたデータに対
して直列論理で使用する必要があるからである。

従って、本発明の目的には、ＭＢ／ＮＢグループコード
による変調にリード−ソロモン型のコード群のエラー検
出コードを対応させることも含まれる。さらに、本発明
はサイクリックコードにも関係する。しかし、複数ピッ
トのデータに対して直列に作用する２進コードと異なり
、リード−ソロモン型のコードはＭビット（または、Ｍ
ビットの倍数）のシンボルに対して並列に作用する。サ
イクリックコードの最大有効領域はほとんどエラーのな
いパケット領域であり、Ｍビット　（または、Ｍビット
の倍数）のシンボルに限定される。

ユーザーワードがコード化ならびに送信の前に多重化さ
れている場合には、リード−ソロモン型のコード化はユ
ーザーワードから直接行われる。

なお、多重化はユーザーワードだけでなく、ユーザーワ
ードと同じ長さのキーワードに対しても行われる。

リード−ソロモン型のコード化法ならびにエラー検出法
の理論はよく知られていて、しかもこの方法はよく使用
されているため、ここで詳細に説明することは無駄であ
る。

これより本発明のデータ伝送方法の実施方法を説明する
。

第１図は、コンビエータネットワークの端末に組み込む
ことのできるトランスミッタ装置ならびにレシーバ装置
の図である。この図については、既に本発明のデータ伝
送方法をよりよく理解するキーとなる要素に関連して説
明した。しかしながら、トランスミッタ装置ならびにレ
シーバ装置が、インターフェイス兼プロトコル制御ユニ
ットであるステーション１１を介して端末のプロセッサ
と交信することをここで付は加えてふくのがよかろう。

インターフェイス兼プロトコル制御ユニットにはエラー
検出装置またはエラー訂正装置を接続することができる
。特に、このインターフェイス兼プロトコル制御ユニッ
トには、データ送信の際に動作するキー発生装置１５と
、データ受信の際に動作するエラー検出装置１７を備え
てあくとよい。さらに、トランスミッタ装置ならびにレ
シーバ装置の制御回路には、端末のプロセッサからの制
御信号ＣＤ、、ＰＬがインターフェイス兼プロトコル制
御ユニット１１を介して入力される。これに対して、レ
シーバ装置は、端末のプロセッサに制御信号Ｃを出力す
る。

第２図はトランスミッタ装置をより詳細に示した図であ
る。送信インターフェイスＩＩＡはデータバスＤ１を介
してトランスミッタ装置と交信する。

このデータバスＤＩにより、１６ビットのユーザーワー
ドがトランスミッタ装置に送られる。送信インターフェ
イスＩＩＡはさらに、制御信号ＣＤとＦＬを出力する。

制御信号ＣＤはトランスミッタ装置の初期化ならびに停
止を制御する信号である。

制御信号ＦＬは送信するフラグのコールサインであり、
送信インターフェイスＩＩＡのプロトコル制御装置から
出力される。送信インターフェイス１１Ａはさらに、周
波数ｆのクロック信号を出力するローカルクロック発生
装置を備えている。上記のすべての信号は送信制御装置
２３に送られる。この送信制御装置２３からは制御信号
Ｃ１例えばトランスミッタ装置での受信確認信号または
動作エラー信号が出力される。

同一のユーザーワードを構成するビットは、データバス
ＤＩを介して並列に入力レジスタ２５に入力される。こ
の入力レジスタ２５の出力線はキー発生装置１５に接続
されるとともにマルチプレクサ２６の入力線に接続され
ているため、ユーザーワードまたはキー発生装置１５か
らのキーワードのいずれかを選択することができる。キ
ー発生装置１５の出力線は従ってマルチプレクサ２６の
入力線に接続されている。図示した実施例によると、ユ
ーザーワードは複数のデータワードを含んでいる。また
、マルチプレクサ２６の出力線は第２のマルチプレクサ
２７の入力線に接続されている。この第２のマルチプレ
クサ２７の出力線はレジスタ２８の入力線に接続されて
いる。レジスタ２８の出力線はバスＢ１に接続さ゛れ、
このバスＢ１はコード化装置２１０入力線に接続されて
いる。さらに、このコード化装置２１の出力線はバスＢ
２に接続されている。従って、８Ｂ／１０Ｂ型のコード
化を行う場合には、バスＢ１に並列な８本の接続線が含
まれ、バスＢ２には１０本の並列な接続線が含まれる。

最後に、バスＢ２は、並−直列変換器を構成するシフト
レジスタ２２の並列入力線に接続されている。このシフ
トレジスタ２２は、直列出力線１２と、クロック信号ｆ
を受信するクロック入力線と、バスＢ２上のデータの並
列入力を制御する入力線とを備えている。

コード化装置２１は補助出力線ＤＣを１本備えている。

この補助出力線ＤＣは価数制御装置２９に接続されてい
る。価数制御装置２９の出力線はコード化装置２１の補
助入力線ＡＣに接続されている。価数制御装置２９０機
能ならびに構成に関しては後に説明する。

キー発生装置１５はリード−ソロモン型である。

キー発生装置は、エラー検出およびエラー訂正の分野で
周知であり、特に磁気ディスクに応用されている。

従って、キー発生装置に関してさらに詳しく説明するこ
とは無駄である。しかしながら、リード−ソロモン型の
キー発生装置が、多項式をリード−ソロモンコードの特
殊な多項式で割算をする原理に従って動作することをこ
こでは思い出しておくとよい。なお、この割られること
になるもとの多項式の係数が伝送するメツセージワード
となる。

割算のためには、複数のビットに並列に作用するフィー
ドバック付のシフトレジスタを用いて、リード−ソロモ
ンコードの多項式での自動割算を実行させる。第２図の
実施例の場合、ユーザーデータワードは１６ビットであ
る。リードーソロモンコートノ多項式１ｔＸ”　＋Ｘ　
（Ｔ＋　Ｉ）＋Ｔ　（ただし、Ｔはガロア体Ｆ　（２１
６）の要素であり、■はこのガロア体の中性要素である
）の形になろう。このような２次の多項式の場合、メツ
セージにより発生させるキーはこの多項式で上記の除算
を行った余りにより構成される。このキーはキー発生装
置の２つのレジスタ内にある１６ビットのワード２個か
らなり、この２個のワードはフレームの末尾に連結され
る。

送信制御装置２３は同期信号ｆ　ｔＳｆｕ、ｆｍ。

ｆｎを出力する。これら同期信号は、トランスミツタ装
置やレシーバ装置の一部を構成するレジスタやマルチプ
レクサ等の素子の同期および制御に用いられる。送信制
御装置２３はまた、フラグ発生制御信号ＡＦＬを出力す
る。この信号ＡＦＬはフリップフロップ２８Ａの入力線
に入力される。このフリップフロップの出力線はコード
化装置２１の補助入力線に接続されている。最後に、送
信制御装置２３は、キー発生装置１５の制御信号ＲＣを
出力する。

ここで第２図のトランスミッタ装置の動作を説明する。

まず、送信するフレームが複数の部分で構成されている
ことを思い出しておくとよい。フレームは、まず特殊な
フラグであるフレームの開始を示すデリミツタと、いわ
ゆるメッッセージと、別の特殊なフラグであるフレーム
の終了を示すデリミツタとを含んでいる。フレームの間
には、レシーバ装置のクロック再生装置の機能を維持さ
せるためのフィラーキャラクタまたはフィラーが、トラ
ンスミッタ装置から出力される。いわゆるメツセージは
、長さの決まったユーザーワードと、場合によってはそ
の後に続く所定数のキーワードとで構成されている。従
って、トランスミッタ装置の送信制御装置は、フラグが
出力されたという事実と、メツセージの長さまたは伝送
すべきユーザーワードの総数を認識している必要がある
。こういった情報は制御信号ＦＬＳＣＤとして供給され
る。これら制御信号に応じて、送信制御装置２３はトラ
ンスミッタ装置内の様々な装置を正確に系列化するのに
必要な信号を出力する。特に、送信制御装置２３は、ユ
ーザーワードの周波数と同じ周波数の制御信号ｆｕを出
力する。この制御信号ｆｕには入力レジスタ２５をアク
ティブにする機能がある。この制御信号にはさらにキー
発生装置１５を同期させる機能もある。制御信号ｆｔに
はマルチプレクサ２６０制御機能がある。この制御信号
ｆｔはユーザーデータの完全な１ブロツクを伝送する際
の最後に現れて、キー発生装置１５内に記憶されている
キーワードの伝送を許可する。

第２図の実施例においては、コード化するデータワード
は８ビットであるが、ユーザーデータワードは１６ビッ
トである。従って、ユーザーワードは、マルチプレクサ
２７により８ビットの連続した２個のワードとして伝送
される。このマルチプレクサ２７は、「ワード周波数」
と呼ばれる周波数の信号ｆｍから得られた信号ｆｎによ
り制御される。

なお、「ワード周波数」はユーザーワードの周波数ｆｕ
の倍数に等しい。やはり同一の周波数であり、ｆｍと表
示される信号が、入力レジスタ２８、フリップフロップ
２８Ａ１価数制御装置２９、シフトレジスタ２２を同期
させるのに使用される。マルチプレクサ２６と２７は、
３２本の入力線と８本の出力線を有する単一のマルチプ
レクサ３２で置換してもよい。このマルチプレクサ３２
は、上記の各マルチプレクサに入力される信号である周
波数ｆｔとｆｎの２つの信号により制御される。

制御信号の説明が終わったので、メツセージ送信の際の
トランスミッタ装置の動作を説明することができる。送
信制御装置２３にはまずインターフェイスＩＩＡからの
送信制御信号が入力される。すると送信制御装置２３は
始動して、クロック信号ｆをもとにして得られる制御信
号ｆｍ、ｆｕＳ　ｆｎ。

ｆｔを出力する。送信制御装置２３がフラグ信号ＦＬを
受信すると、制御信号ＡＦＬがフリップフロップ２８Ａ
の入力線に入力される。制御信号ｆｕは、ユーザーワー
ドの周波数で、レジスタ２５への書込みを可能にすると
ともにキー発生装置１５を動作させる。制御信号ｆｔは
入力レジスタ２５内のデータをマルチプレクサ２７に移
すことを許可する信号である。制御信号ｆｎを用いると
、受信したユ、−ザーワードの先頭部の８ビットと末尾
部の８とャトを交互に選択することができる。同様に、
制御信号ｆｍはレジスタ２８内に書込みを許可する信号
である。制御信号ｆ　ｔ、ｆｕ、ｆｍは所定の関係の周
波数を有するが、同じ参照符号で表される信号同士は場
合によっては位相がずれているため、明らかに、回路の
各段で起こる可能性のある遅延を考慮することができる
。例えばレジスタ２８に入力される制御信号ｆｍはシフ
トレジスタ２２のコマンド入力に入力される制御信号ｆ
ｍよりも位相が進んでいる。

送信するデータブロックがコード化されて伝送されると
、送信制御装置２３がキー発生装置１５に信号ＲＣを送
る。この信号ＲＣにより、キーワードが含まれているレ
ジスタを読出すことができる。

これと同時に、送信制御装置２３は制御信号ｆｔを出力
する。すると、マルチプレクサ２６によりキー発生装置
１５の出力線とマルチプレクサ２７０入力線が交信状態
になる。次いで、キーワードが通常のデータワードと同
様にコード化される。

この実施例においては、シフトレジスタ２２はできるだ
け高い周波数で動作する必要がある。例えば周波数ｆを
２００ＭＨｚに固定しておくと、制御信号ｆｍにより制
御されるトランスミッタ装置内の様々な装置は２０ＭＨ
ｚまでの周波数でしか動作しない。従って、シフトレジ
スタ２２はＥＣＬ技術を用いて実現し、このトランスミ
ッタ装置内の他の要素はＣＭＯ３技術を用いて実現する
ことになろう。データ伝送の有効速度はこの場合１６０
メガビット／秒になる。

第３図は、本発明のレシーバ装置を表す図である。トラ
ンスミッタ装置からのメツセージは、２進データの形態
で伝送チャネルを介して直列に伝送される。このデータ
は変換後に増幅されて入力線６に現れる。このデータは
受信した直列信号から再生したクロックＦと同期してい
る。入力線６はシフトレジスタ３４の直列入力線Ｉに接
続されていて、やはりクロックＦと同期している。なお
、シフトレジスタ３４は従来通りの直線並列変換器を構
成している。シフトレジスタ３４の並列出力線はフラグ
検出装置３７の入力線に接続されている。このフラグ検
出装置は、同定された様々なフラグを表す信号を出力線
から出力する。このようなフラグとしては、フレームＳ
Ｄの開始を示すデリミツタやフレームＥＤの終了を示す
デリミツタのほか、場合によっては例えばリング状ネッ
トワークにおいて用いられるトークンＴがある。

第３図に示された実施例によると、使用されているコー
ドは２０ビットのフラグに対応する８Ｂ／１０Ｂコード
である。シフトレジスタ３４は並列出力線にフラグと同
数のビットを出力する必要があるため、少なくとも段を
２０段を有することになる。

これに対してコード化ワードは１０ビットのみであるか
ら、このシフトレジスタの最初の１０段だけがコード化
ワードの伝送に使われる。そこで、このシフトレジスタ
の最初の１０段はバッファ装置３９０入力に接続されて
いる。このバッファ装置３９には、再生クロックＦによ
る同期からローカルタロγりｆによる同期に変えるとい
う機能がある。このバッファ装置３９は制御装置３３に
接続されている。バッファ装置３９ならびに制御装置３
３の構成および機能に関しては後に詳しく説明する。

バッファ装置３９の出力線は、ローカルクロックワード
と呼ばれる制御信号ｆｍを用いて同期させたレジスタ３
６の入力線に接続されている。このレジスタ３６の出力
線はデコード装置１０の入力線に接続されている。従っ
て、本実施例ではデコード装置は、入力線に１０ビット
が並列に入力されると、デコードしたデータワードに対
応する８ビットを並列に出力線から出力する。デコード
族ｆｆ１ｏはさらにエラー信号用の補助出力線Ｅを備え
ている。

デコード装置１０でデコードされたデータワードはレジ
スタ３２の入力に入力される。同様に、エラー信号がフ
リップフロップ３２Ａの入力線に入力される。レジスタ
３２とフリップフロップ３２Ａは制御信号ｆｍを用いて
同期させる。レジスタ３２の出力線はデマルプチレクサ
３１の入力線に接続される。このデマルブチレクサ３１
には、デコード装置１０から出力された８ビットのワー
ドを１６ビットのワードに変換する機能がある。このよ
うな８／１６のデマルブチレクサはデータワードが８ビ
ットでユーザーワードが１６ビットである特殊な場合の
例であって、このタイプに限られることはない。もちろ
ん、ユーザーワードのビット数がデータワードのビット
数の倍数に等しいあらゆる場合にデマルプチレクサを一
般化することが可能である。

デマルブチレクサ３１の出力線は次いで１６個のフリッ
プフロップで構成されている別のレジスタ３５に接続さ
れる。このレジスタ３５の出力線は、端末の入力インタ
ーフェイスＩＩＢとエラー検出装置１７に接続されてい
る。

第３図のレシーバ装置はさらに、制御装置３８と、第２
図に関連して既に説明した送信制御装置２３を備えてい
る。制御装置３８には、再生クロック信号Ｆと、フレー
ムＳＤとＥＤの開始および終了の存在を示す信号が入力
される。制御装置３８は、これら入力信号に応じて、ま
ず、受信したワードの周波数に対応する同期信号Ｆｍを
出力する。この制御装置３８はまた、バッファ装置３９
への書込命令信号ＷＢを出力する。制御信号ＦｍとＷＢ
はバッファ装置３９の制御回路３３０入力信号として機
能する。

送信制御装置２３は、ローカルクロック信号ｆが入力さ
れると、デマルプチレクサ３１の制御信号ｆｎと、ロー
カルクロック信号ｆをもとにして得られるローカルワー
ドクロックｆｍとを出力する。制御信号ｆｍは、レジス
タ３６、レジスタ３２、フリップフロップ３２Ａを制御
する信号である。レジスタ３６、レジスタ３２、デマル
ブチレクセ３１にそれぞれ入力される信号は位相をずら
して右き、トランスミッタ装置内の様々な装置を通過す
る際に起こる遅延に十分対応できるようにしておく必要
がある。

最後に、制御装置２３はユーザーワードクロック信号ｆ
ｕも出力する。この制御信号ｆｕはレジスタ３５のクロ
ック入力線に入力されて、エラー検出装置１７の同期信
号として用いられる。

本発明の重要な特徴によると、エラー検出装置１７はリ
ード−ソロモン型のエラー検出装置である。

よく知られているように、リード−ソロ・モン型のエラ
ー検出装置は、本実施例においては１６ビットの２台の
レジスタで構成されている。このエラー検出装置は、リ
ード−ソロモンコードの多項式による割算装置を実施す
るための２段シフト装置を構成するフィードバックルー
プを備えている。

エラー検出装置１７を実現するため、各レジスタの１６
本の出力線は対応するレジスタのＯＲゲートの入力線に
接続されている。各ＯＲゲートの出力線では、エラーが
あるかどうかがメツセージの最後に示される。このエラ
ー検出装置１７が、伝送されるメツセージ中にエラーを
１個検出した場合には、回路３０の入力線に信号ＥＲ５
を供給する。回路３０はレシーバ装置で検出されたあら
ゆるエラーを集める機能をもつ。特に、この回路３０に
はデコード装置１０からの信号Ｅが入力される。この回
路３０にはまた、バッファ装置３９の制御回路３３から
の信号ＯＦとＵＦが入力される。これら２つの信号ＯＦ
とＵＦはバッファ装置の容量を越えたかどうかを示す信
号である。エラー信号ＥＲ３，Ｅ。

ＯＦ、ＵＦは回路３０でまとめられて、全体エラー信号
ＥＲとしてインターフェイスＩＩＢに向けて出力される
。

レシーバ装置の動作を説明するためには、受信された信
号が、フレームの開始デリミツタＳＤとデータワードと
キー７−ドとフレームの終了デリミツタＥＤとが連続し
た構成のフレームを形成していることを思い出すとよい
。本実施例においては、デリミツタＳＤとＥＤは２０ビ
ットである。デコード前に、２０ビットのワード２個か
らエラー検出キーが形成され・る。

伝送チャネルからの信号を用いると、受信クロック信号
Ｆの周波数ならびに位相の較正ができる。

このクロック信号Ｆによりシフトレジスタ３４の動作が
制御される。すなわち、シフトレジスタ３４には受信し
た２０個の２進データが記憶されてふり、これらデータ
はクロックパルス１個ごとに１段ずれる。

シフトレジスタ３４内にフレームの開始デリミツタが取
り込まれると、直ちにフラグ検出装置３７はそのことを
検出して制御回路３８に向けて信号ＳＤを出力する。制
御回路３８は、周波数Ｆの１／１０の周波数の受信クロ
ックワード信号を常に出力し続、ける。制御回路３８は
、信号ＳＤに応答して、クロック信号Ｆの１０倍の期間
に対応する遅延Ｔｍの後に信号ＷＢを出力する。この信
号ＷＢは制御回路３３をアクティブにする。制御回路３
３の動作については後に説明する。ところで、制御回路
３３は、バッファ装置３９への書込命令信号ｗ１．ｗ２
、ＷＢを出力する。制御信号ｆｍは、ローカルクロック
の周波数ｆの１／ｌＯの周波数をもつ持続するローカル
クロックワードである。この制御信号ｆｍが制御回路３
３に入力されると、この制御回路３３からはバッファ装
置３９の読出信号Ｒ１、Ｒ２、ＲＢが出力される。読出
信号ＲＢは、受信したフレームのワードがバッファ装置
３９の出力線に存在していることを示す信号である。上
記の様々な装置ならびに回路の動作は後に説明する。ロ
ーカルクロックワード信号ｆｍによりさらにレジスタ３
６．３２とフリップフロップ３２Ａが制御されて、デコ
ード装置１０によりコード化ワードがこのローカルクロ
ックワード信号ｆｍに同期してデコードされる。

先に説明したレシーバ装置と同様、デマルチプレクサ３
１を制御する信号ｆｎは、クロックパルス信号ｆｍ１個
ごとに１と００間で切り替わる。従って、レジスタ３５
には８ビットのデータワード２個で形成された１６ビッ
トのワードが記憶される。

レジスタ３５は、信号ｆｍの周波数の半分の周波数であ
るユーザーワードクロック信号により制御される。

このように、デマルチプレクサ３１ならびにレジスタ３
５から出力されたユーザーワードは、エラー検出装置１
７により制御信号ｆｕに同期して処理される。エラー検
出装置１７には、受信したフレームの終了を示す信号Ｒ
Ｂが制御回路３３から入力される。

フレーム検出装置３７は、フレームの終了を示すデリミ
ツタを検出すると、制御回路３８に向けて信号ＥＤを出
力する。

制御回路３８は、この信号ＥＤを受信してから時間Ｔｍ
Ｏ後に信号ＷＢをリセットする。このときから時間が約
１．５Ｔｍ経過した後に、制御回路３３は信号ＲＢをリ
セットする。

第４Ａ図と第４Ｂ図を用いて、第２図に示されたコード
化装置２１の構成と動作をより詳しく説明する。

第２図に示されていたコード化装置２１、レジスタ２８
、フリップフロップ２８Ａが再び第４Ｂ図に描かれてい
る。特別な実施例によると、コード化装置２１は単純に
１個のメモリで構成する。このメモリは例えばＲＯＭま
たはプログラマブルメモリであり、１０ビットのワード
によりアドレスされて１１ビットのワードを出力線から
出力する。メモリからなるコード化装置２１の１０本あ
るアドレス線のうちの８本はコード化するデータワード
を受信するためのバスＢ１を形成している。先に説明し
たフリップフロップ２８Ａの出力線には補助アドレス線
が１本接続されている。コード化装置２１の第１０番目
のアドレス線ＡＣには、価数制御装置２９からの出力信
号が入力される。この価数制御装置は単純に１個の排他
的ＯＲアゲ−２９Ａで構成されている。

この排他的ＯＲゲートの出力線はフリップフロップ２９
Ｂの入力線に接続され、このフリップフロップ２９Ｂの
出力線はコード化装置２１のアドレス線ＡＣに接続され
ている。排他的ＯＲアゲ−２９Ａの第１の入力線はコー
ド化装置２１の出力線ＤＣに接続され、第２の入力線は
フリップフロップ２９Ｂの出力線に接続されている。フ
リップフロップ２９Ｂはワードクロック信号ｆｍを用い
て同期させる。

コード化装置２１は、このような構成になっていると、
フレームとコード化ワードを同時に出力することができ
る。実際、受信した信号ＡＦＬとバスＢ１の入力線に存
在しているワードとに応じて、コード化装置２１は出力
線からバスＢ２に向けて半フラグに対応する１０ビット
のワードを出力する。

次のワードクロツタ信号が入力された際には、このコー
ド化装置２１はフラグの末尾部を形成する別の１０ビッ
トを出力する。アドレス入力線ＡＦＬがもはやアクティ
ブでないときには、コード化装置２１は、レジスタ２８
からのアドレス８ビットに対応する位置から読出された
コード化ワードを出力線から出力する。従って、コード
化装置２１は、関連するコード化ワードをレジスタ２８
内の各データワードに対応させる。

価数制御装置の動作を説明するには、コード化装置２１
内に記憶されている内部データの構造を記述するのがよ
かろう。第４Ａ図には８Ｂ／１０Ｂコードの例が示され
ている。この例においてはデータワードが１５２個あり
、それぞれを価数がゼロの１５２個のワードに対応させ
る。これらデータワードはＭＯｌＭ１、　、　、　Ｍ１
５１で表し、各データワードにはコード化ワードＴＺ（
１５）ＴＺ１１８．。

ＴＺ１５１を対応させる。その他のデータワードＭ１５
２　、　、　、　Ｍ２５５は、価数がゼロでないコード
化ワードＴＰＯ１ＴＰ　１．、、ＴＰ１０３またはＴＭ
ＯｌＴＭ１、、、ＴＭ１０３に対応する。価数がゼロで
ないコード化ワードに対応するデータワードは、フリッ
プフロップ２９Ｂに記憶されている値ＡＣに応じて、正
の価数を有するコード化ワードＴＰＯ１ＴＰ　１．　、
　、　ＴＰ１０３または負の価数を有するコード化ワー
ドＴＭＯ１ＴＭＩ、、、。

Ｔ　Ｍ２Ｏ３をアドレスする。さらに、アドレスされた
コード化ワードの価数がゼロであるかないかに応、じて
、補助ビット線ＤＣは論理値「０」または「１」をとる
。このようにコード化装置２１内のデータの構造がわか
ると、価数制御装置を構成する排他的ＯＲアゲ−２９Ａ
とフリップフロップ２９Ｂの動作が明らかになる。フリ
ップフロップ２９Ｂ内に記憶されている論理値が「０」
である状態から出発し、かつ、コー、ド化すべき第１の
データワードが価数ゼロのコードであると仮定すると、
アドレス線ＡＣの新しい値は「０」である。後に続くコ
ード化ワードの価数がゼロである限りは、アドレス線Ａ
Ｃの値は「０」にとどまる。コード化ワードの価数がゼ
ロでなくなると、アドレス線ＡＣの値は「０」であった
と仮定しているため、このデータワードに対応するコー
ド化ワードの価数が正になる。これと同時に排他的ＯＲ
ゲート２９Ａの出力線の論理値が「１」になる。従って
、フリップフロップ２９Ｂには論理値「１」が記憶され
る。次に、新しいデータワードが価数がゼロのコード化
ワードに対応する場合には、アドレス線ＡＣの値は変化
せず「１」のままにとどまる。価数がゼロのコード化ワ
ードに対応するデータワードが入力されている限り、ア
ドレス線ＡＣの値はいつまでもこの値にとどまる。価数
がゼロでないコード化ワードに対応するデータワードが
現れると、アドレス線ＡＣの値が「１」であるため、直
ちにこのデータワードに対応する新しいコード化ワード
は、価数がゼロでない以前に現れたコード化ワードの価
数と符号が反対の価数をもつようになる。アドレス線Ａ
Ｃとデータ線ＤＣの値が「１」であったため、フリップ
フロップにはアドレス線ＡＣの新しい値である「０」が
記憶される。アドレス線ＡＣの値が「１」である状態か
ら出発しても同じ結果が得られることは容易に確認する
ことができる。従って、初期条件がどうであれ、価数が
ゼロでないコード化ワードに対応するデータワードは、
常に、以前に現れた価数がゼロでないコード化ワードの
以前の価数と反対の価数を有するデータワードに対応す
る２つのコード化ワードの一方によりコード化される。

明らかに、メモリの代わりに同じ機能を実現するワイヤ
ードロジック回路を使用する別の実施例を考えることが
できる。しかし、この場合にはワイヤードロジックによ
るコード化回路は特定のコードにのみ使用されることに
なろう。これに対してメモリを用いる場合には、所定の
基準を満たすあらゆるコードに対してまったく同一の回
路を用いることができる。この場合、別のコードを選択
するのであればメモリの内容のみを変化させる。

第３図に示したデコード装置１０はメモリを１個使って
実現することもできる。このメモリは受信したｌＯビッ
トのコード化ワードによりアドレスされて８ビットのデ
ータワードを出力線から出力する。先に説明したコード
化法を考慮すると、明らかに、同一のデータワードに対
応する価数がゼロでない２つのコード化ワードによって
、メモリ内の１つしかないデータワードを表すのと正確
に同じ値が記憶されているロケーションがアドレスされ
るのが好ましい。

メモリを１個利用したこの実施例によると、データワー
ドを２５６個のみデコードするためには、このデコード
用メモリが８ビットのワードを１０２４個含むべきであ
ることが明らかである。この結果、メモリからなるデコ
ード装置１０に入力されるアドレスの値の中にはこのコ
ード内のいかなるデータワードにも対応しない値がある
。本発明の特徴によれば、この明らかな欠点は本発明で
は独特のやり方で利用されているが、そのためにはメモ
リ内のデータワード１個につき補助ビットＥが１本占用
される。

このことを説明する図が第５Ａ図であり、この図にはメ
モリ１０のアドレスＧ　Ｏ，、、Ｃ１０２３とこれらア
ドレスに対応するデータＤｏ、　、　、　　Ｄ１０２３
の間の対応関係が示されている。メモリに入力される任
意のアドレスは、コード化ワードであってもコード化ワ
ードでなくてもよい。入力アドレスがコード化ワードで
ない場合には、エラーが１つ発生したときにこのエラー
を検出可能であることが重要である。例えば、アドレス
ＣＯ，Ｃ：ＬＣ２が、それぞれデータＤ１、Ｄ２、Ｄ３
に対応するコード化ワードであるとすると、データワー
ドに対応する補助ビットＥは０になる。このことは、入
力されたアドレスがコード化ワードに対応していること
を意味する。これとは反対に、伝送エラーの結果として
、受信されたアドレスの１０ビットがコード化ワードに
まったく対応していない場合には、補助ピッ）Ｅは値が
１になる。従って、メモリ１０の出力線Ｅの論理値は、
本コードに属さないワードが現れるかどうかで決薫る。

このエラー信号は回路３０を介して受信インターフェイ
ス１１Ｂに伝えられる。

デコード装置１０の別の実施例が第５Ｂ図に示されてい
る。コード化装置と同様、デコード装置にメモリを使用
することは不可欠ではない。例えばデコード装置をワイ
ヤードロジックデコード装置１０Ａを用いて実現するこ
とも可能である。しかしながら、この場合でもメモリを
用いた実施例の場合と同様、エラーのあるコード化ワー
ドを指摘できるようにすることが可能である。このため
には、デコード装置１０Ａの入力線に補助メモリ１０Ｂ
のアドレス線を接続するだけでよい。従って、この補助
メモリ１０Ｂにはアドレス線と入力線が同数あり、各ア
ドレス線には２進ワードＥが対応する。例えばコード化
ワードが１０ビットである場合には補助メモリ１０Ｂの
容量は１０２４ビットとなる。先の例と同様に、アドレ
スが１つメモリに入力されて、しかもこのアドレスがコ
ード化ワードにまったく対応していないときには、この
メ％＋７は論理値「１」を出力線から出力する。これと
は反対にこのアドレスが１つのコード化ワードに対応し
ているときには、メモリの出力の論理値は「０」である
。

第６図はトランスミッタ装置の送信制御装置２３の主要
な回路を詳しく示した図である。ローカルワードクロッ
ク発生装置はシフトレジスタ２３Ａを主構成要素とする
。このシフトレジスタ２３Ａは１０段からなり、その並
列入力線のうちの第１入力線が論理値「ｌ」で、他の９
本の入力線は論理値「０」にされている。このシフトレ
ジスタ２３Ａには１０本の出力線、すなわちｆｍＱ、ｆ
ｍ１、、。

ｆｍＱがある。最後の出力線ｆｍ９はこのシフトレジス
タの並列入力線にフィードバックされている。さらに、
このシフトレジスタ２３Ａのクロック入力線にはローカ
ルクロック信号ｆが入力される。

このシフトレジスタ２３Ａはまた、２本の制御入力線５
Ｏ１Ｓ１を備えている。これら制御入力線の値により、
シフトレジスタの動作が制御される。

制御入力線Ｓｌはシフトレジスタの現状維持命令である
。シフトレジスタの現状維持機能が利用されていないと
きには、制御入力線Ｓ１は常に強制的に論理値「０」に
される。制御入力線ＳＯに論理値「０」が入力されると
、シフトレジスタ２３Ａには並列にデータがロードされ
る。制御入力線ＳＯに論理値「１」が入力されると、シ
フトレジスタ２３Ａはシフトする。ローカルワードクロ
ック信号ｆｍは常に入力されているので、制御入力線Ｓ
Ｏの論理値が「０」になるのは信号ＩＮＩにより決まる
初期ロード期間の間だけである。並列ロードモード、現
状維持モード、シフトモードの間の切り換えがこのよう
にできるシフトレジスタは当業者には周知であるので、
これ以上詳しくこの実施例を説明するのは無駄である。

シフトレジスタ２３Ａの最終出力線ｆｍ９を並列入力線
にフィードバックすることには、各出力線ｆｍｏ０．．
ｆｍ９から周波数ｆの１／１０の周波数の信号を出力さ
せるという意味がある。これら信号は互いに他の信号に
対して位相がローカルクロック信号ｆの周期の整数倍ず
れている。信号ｆｍＯ，，，ｆｍ９は、先にローカルワ
ードクロック信号と呼んだものを構成する。送信制御回
路２３はさらに、周波数二分割装置４４を備えている。

この周波数二分割装置４４の入力線にはＡＮＤゲート４
４Ａの出力線からの信号が入力される。ＡＮＤゲー）４
４Ａの第１の入力線にはワードクロック信号ｆｍｉのう
ちの１つが入力される。このＡＮＤゲート４４Ａのもう
一方の入力線にはインバータ４４Ｂの出力信号が入力さ
れる。なお、このインバータ４４Ｂの入力線には制御信
号ｆｔが入力されている。また、制御信号ｆｕによりレ
ジスタ２５とキー発生装置１５が制御される。

コード化装置２１に接続されたフリップフロップ２８Ａ
に入力されるフラグ制御信号ＡＦＬを発生させるための
回路４６には、コード化するワードがフラグであること
を示すインターフェイスＩＩＡからの信号ＦＬが入力さ
れる。回路４６にはさらに、ワードクロック信号ｆｒｎ
ｊも入力される。回路４６は、信号ＦＬを受信すると、
データワードを２個送信している間を通じて信号ＡＦＬ
を論理値「１」にする。

くトグル）フリップフロップＴの機能をもつ回路４７は
、シフトレジスタ２３Ａの出力線の１つからの信号ｆｍ
ｉに応答してマルチプレクサ２７０制御信号ｆｎを出力
する。

回路ユニット４５は、伝送インターフェイスＩＩＡから
出力される伝送フレームの長さを表す信号ｆｍｉと信号
ＣＤに応答して、信号ｆｔと信号ＲＣを出力する。

最後のデータワードが伝送され、さらに追加して２つの
ワードが伝送される時間に対応する期間論理値「１」が
維持される場合には、制御信号ｆｔは論理値「１」をと
る。従って、この期間には、マルチプレクサ２６により
キー発生装置１５と第２のマルチプレクサ２７の入力線
とが交信状態になるとともに、制御信号ｆｕがインアク
ティブとなる。この結果、キー発生装置１５のシフト機
能が停止する。

信号ＲＣは第１のキーワードの伝送が終わると論理値「
１」をとり、第２のキーワードの伝送に必要な期間を通
じてこの値を維持する。信号ＲＣが００ときにはキー発
生装置１５の第１のレジースタがインアクティブとなる
のに対して、信号ＲＣが１のときにはこのキー発生装置
１５の第２のレジスタがインアクティブとなる。

回路ユニット４５を実現するのに格別に困難な点はない
。従って、この点に関してさらに詳しく説明するのは無
駄である。

次に第６図に示した回路の動作を説明する。データの伝
送が始まるときに、送信インターフェイスＩＩＡは信号
ＣＤの値をセットする。レジスタ２３Ａはシフトモード
であり、ワードクロック信号ｆｍＯ，，，ｆｍ９を出力
する。送信インターフェイスＩＩＡはさらに、信号ＡＦ
Ｌを１にする信号ＦＬの値もセットする。周波数二分割
装置４４はユーザーワードクロック信号ｆｕを出力する
。この制御信号ｆｕは入力レジスタ２５をアクティブに
し、キー発生装置１５を動作させる。回路４７の出力信
号ｆｎは、ワードクロック信号ｆｍｉが１つ受信される
ごとに０と１の間で切り替わる。従って、入力レジスタ
２５、キー発生装置１５、マルチプレクサ２６、マルチ
プレクサ２７、それにコード化装置２１の入力レジスタ
２８は、発生した上記の様々な信号により同期状態にな
る。最初は信号ＡＦＬの論理値が「１」であるので、コ
ード化装置２１から発生した最初の２つのコード化ワー
ドは、入力線に存在しているワードに従って同定された
フラグの半分になろう。次に、回路４６が信号ＡＦＬを
自動的に論理値「Ｏ」にセットする。後に続くデータワ
ードは、一般にコード化装置２１によりコード化される
。回路ユニット４５が、送信するデータブロックの終了
を示す信号ｆｔ＝１を出力すると、キー発生装置１５は
動作を停止する。同様に、制御信号ｆｔにより、マルチ
プレクサ２７を介してキー発生装置１５の出力線とコー
ド他装置２１０入力レジスタ２８が交信状態になる。制
御信号ｆｔの論理値は、信号ＲＣに制御されて、２つの
キーワードの送信に必要な時間「１」に維持される。次
に、制御信号ｆ　、ｔは０に戻り、送信インターフェイ
スＩＩＡは、新たなフラグであるフレームの終了デリミ
ツタＥＤを送信させることのできる信号ｆｔＯ値を新た
にセットする。

第７図は、第３図に関連して既に説明したシフトレジス
タ３４とフラグ検出装置３７をさらに詳しく示す図であ
る。従来と同様に、シフトレジスタ３４は、複数のフリ
ップフロップｂ１、ｂ、２．　、、。

ｂ２０を互いにずらして配置した構成である。第１段の
フリップフロップｂ１には接続線６からの２通信号Ｉが
入力される。各フリップフロップのクロック入力線には
クロック再生装置からのクロック信号Ｆが入力される。

本実施例は２０ビットのフラグに対応する８Ｂ／１０Ｂ
コードに関するものであるから、シフトレジスタ３４が
少なくともフリップフロップを２０台備えていることが
好ましい。従来と同様、各フリップフロップには直接出
力線と反転出力線が備えられている。後者が小さな白丸
印で示されている。

フラグ検出装置３７の主構成要素は、フラグのビット数
と同数の入力を備える複数のＡＮＤゲートである。従っ
て、これらＡＮＤゲートの入力線の数は２０である。

検出装置をともかく１台実現するには、本データ伝送方
法の実施に必要とされるフラグと同数のＡＮＤゲートを
使用するだけでよい。第７図の装置は３個のフラグ５Ｄ
ＳＥＤＳＴのみを使用した場合であり、各フラグに共通
する部分はない。

シフトレジスタ３４とフラグ検出装置３７の接続は以下
のようにして行う。各フリップフロップの２本の出力線
のうちの一方、すなわち直接出力線または反転出力線を
各ＡＮＤゲート５０．５１．５２の入力線に接続する。

もちろん、デコードしようとしているフラグが何である
かにに応じてフリップフロップのいずれかの出力線を選
択する。従って、シフトレジスタ３４０２０台のフリッ
プフロップに記憶されている内容はＡＮＤゲート５０．
５１．５２により常に制御される。さらに、シフトレジ
スタ３４がフラグの１つに対応するビット全体を含んで
いるときには、対応するＡＮＤゲートは論理値「ｌ」を
とる。ＡＮＤゲートの各出力線はフリップフロップ５３
．５４．５５のいずれかに接続されている。さらに、シ
フトレジスタ３４の最初の１０台の７リツププロツプの
直接出力線はバッファ装置３９０入力線に接続されてい
る。このように接続すると、１０ビットのワードからな
るメツセージ中のデータとデコード装置の下流部分との
間を接続することができる。

第８図は、受信ワードクロック信号を発生させるのに主
として使用される送信制御装置３８の一部を示す図であ
る。この送信制御装置のクロック入力線には再生クロッ
ク信号Ｆが入力される。シフトレジスタ３８Ｂは２本の
制御入力線５Ｏ１Ｓ１を備えており、これら制御入力線
に入力された信号がこのシフトレジスタの動作を決定す
る。制御入力線Ｓ１が「１」のときには、制御入力線Ｓ
Ｏに入力される値に関係なくシフトレジスタ３８Ｂは現
状維持の状態にある。制御入力線ＳＯと８１が論理値「
０」のときには、シフトレジスタ３８Ｂは並列ロードの
状態にある。制御入力線ＳＯが論理値「１」で制御入力
Ｓ１が論理値「０」にとどまるときにはシフトレジスタ
はシフトモードであり、信号Ｆを用いて同期させる。こ
のシフトレジスタは論理回路３８Ａにより制御される。

この論理回路３８Ａの出力線ＣＦｍは上記のシフトレジ
スタ３８Ｂの制御入力線ＳＯに接続されている。論理回
路３８Ａの構成は、通常は論理値「１」である信号ＣＦ
ｍが、フレームの開始デリミツタＳＤが検出されるとク
ロック期間Ｆを通じて論理値「０」となるように決める
。シフトレジスタ３８Ｂの第１の並列入力線は常に強制
的に論理値「ｌ」にされているのに対し、他の９本の入
力線は強制的に論理値「０」にされている。このシフト
レジスタ３８Ｂの第１０番目の出力線Ｆｍ９は直列入力
線にフィードバックされる。

フレームの開始デリミツタＳＤが検出されたときには信
号ＣＦ’ｍはわずかの間論理値「０」をとり、シフトレ
ジスタ３８Ｂが並列ロードモードに変化する。このため
、フレームの最初に、受信されたワードクロックＦｍを
同期させることができる。

次に、信号ＳＤが論理値「０」である限りは、すなわち
、新しいデリミツタＳＤが検出されなかったのであれば
、シフトレジスタ３８Ｂは制御入力線３０と３１の論理
値が「１」であって、しかもシフトモードで動作してい
るので、１０本の出力線それぞれに「受信ワードクロッ
ク」と呼ばれる信号ＦｍＱ、Ｆｍ１．．．Ｆｍ９が現れ
る。これら信号の周波数は再生クロック信号Ｆの周波数
の１／１０であり、各信号は互いにこの再生クロック信
号Ｆの周期の整数倍ずれている。以下に、受信ワードク
ロックがどのように利用されるかを説明する。

論理回路３８Ａはさらに、フレームの開始デリミツタＳ
Ｄが受信されてから時間Ｔｍの後に論理値「１」をとり
、フレームの終了デリミツタＥＤが受信されてから時間
ＴｍＯ後に論理値「０」をとる信号ＷＢを出力する。こ
の信号ＷＢは、受信されたフレームのワードがバッファ
装置３９０入力線に存在していることを示す。この信号
ＷＢにより、バッファ装置への書込みの制御が行われる
。

第９図は、第３図に示したバッファ装置３９の一実施例
を示す図である。このバッファ装置は３台の１０ビット
レジスタ６１．６２．６３を備えている。各レジスタに
は入力線が１０本あり、それぞれシフトレジスタ３４の
最初の１０台のフリ少プフロップに接続されている。レ
ジスタ６１．６２．６３への書込みは、それぞれクロッ
ク信号Ｗ１、Ｗ２、Ｗ３により制御する。各レジスタに
は出力線が１０本あり、そのすべてが、１０本の出力線
を有するマルチプレクサ６４０入力線に接続されている
。マルチプレクサ６４は２つの選択信号Ｒ１、Ｒ２によ
り制御される。

マルチプレクサ６４の出力線はレジスタ３６の入力線に
接続されている。選択信号Ｒ１が「１」で選択信号Ｒ２
が「０」の場合、レジスタ６１の出力線はレジスタ３６
と交信状態になる。これに対して選択信号Ｒ１が「０」
で選択信号Ｒ２が「１」の場合には、レジスタ６２がレ
ジスタ３６と交信状態になる。

さらに、選択信号Ｒ１とＲ２が両方とも「０」の場合に
は、レジスタ６３がレジスタ３６と交信状態になる。

信号Ｗ１、Ｗ２、Ｗ３は、第１０図に示した回路を用い
て発生させる。また、信号Ｒ１、Ｒ２ｊｔ、第１１図に
示した回路を用いて発生させる。第１２図は、バッファ
装置と、第１０図ならびに第１１図に示した回路の動作
を説明するためのタイムチャートである。バッファ装置
３９の動作を記述するために、レシーバステーションＲ
にトランスミックスｆ　−ジョンＥからのメツセージが
入力された瞬間を考える。レシーバステーションＲのバ
ッファ装置３９には、伝送チャネルからの信号から取り
出した受信ワードクロック信号Ｆｍにより決まる所定の
タイミングで１０ビットのコード化ワードが入力される
。バッファ族［３９の役割はこれらコード化ワードを出
力線に移すことである。これらコード化ワードは、レシ
ーバステーションＲのローカルワードクロック信号ｆｍ
により決まる夕宥ミングでこの出力線から読出される。

受信ワードクロック信号Ｆｍはトランスミッタステーシ
ョンＥのローカルクロック信号により決まる。ところで
、各ローカルクロック信号は名目上は同一の周波数を有
するが、受信ワードクロック信号Ｆｍとローカルワード
クロック信号ｆｍＯ間には周波数差がほんのわずかにあ
りゼロではない。さらに、この２つの周波数の間には何
らかの位相関係があり、しかもこの関係は変化する。ロ
ーカルクロック信号の周波数ｆに対する許容誤差ならび
にフレームの最大炎ｉ考慮すると、バッファ装置３９は
、レシーバステーションＲ内のレジスタ３６にトランス
ミックステーションＥから送信したフレームの全ワード
がそれぞれ一度だけ入力されるように構成されている必
要がある。さらに、バッファ装置３９は、この規則がも
はや適用できないステーションに近づいた場合に確実に
アラーム信号（ＵＦまたはＯＦ）を発生できるようにな
っていなくてはならない。

このことは、トランスミッタステーションＥから発生し
たフレーム同士がフィラーにより分離され、かつ、フィ
ラー・がバッファ装置３９内を通過してはならないこと
を意味する。バッファ装置３９は、フィラーが受信され
ている間は待機状態にある。バッファ装置３９は、信号
ＷＢが論理値「１」である開動作する。

バッファ装置３９の深さＰは、備えられているレジスタ
の数である。すなわち本実施例では３である。この深さ
には、受信されたワードが様々な回路内でローカルクロ
ック信号ｆｍにより決まるタイ七ングで利用できるよう
に、時間間隔を２倍する機能がある。

第１０甲に示された回路はバッファ族［３９の制御装置
３３の一部分を構成する。この回路の主構成要素はシフ
トレジスタ３３Ａである。このシフトレジスタ３３Ａの
クロック入力線には受信クロックワード信号ＦｍＯが入
力され、制御入力線ＳＯには、論理値が「１」のときに
このシフトレジスタ３３Ａをシフトモードに変化させる
信号ＷＢが入力される。このとき、シフトレジスタ３３
Ａの制御入力線Ｓ１は強制的に論理値「０」にされる。

制御入力線ＳＯも論理値「０」の場合には、シフトレジ
スタ３３Ａは並列ロードモードになる。シフトレジスタ
３３Ａは３段からなり、並列入力線を３本備えている。

第１の入力線は常に論理値「１」に設定されており、他
の２本の並列入力線は強制的に論理値「０」にされてい
る。このシフトレジスタ３３Ａには３本の出力線Ｗ１、
Ｗ２、Ｗ３があり、それぞれバッファ装置３９のレジス
タ６１、　６２．６３のクロック入力線に接続されてい
る。このシフトレジスタ３３Ａの出力線Ｗ３は、自身の
並列入力線にフィードバックされている。

第１２図に示したタイムチャー）ＡＳＢ、Ｃ，Ｄ。

Ｅにより上記の回路の動作をよりよく理解することがで
きよう。

タイムチャートＡは、再生クロック信号Ｆを表す。

タイムチャートＢは、第８図のレジスタ３８Ｂから出力
された受信クロック信号ＦｍＯ１Ｆｍｌ１０．Ｆｍ９を
表す。

タイムチャートＣは、第８図のレジスタ３８Ｂに入力さ
れる信号ＣＦｍを表す。

タイムチャートＤは、論理回路３８Ａの出力信号ＷＢを
表す。

タイムチャートＥは、バッファ装置３９のレジスタ６１
．６２．６３への書込み制御信号Ｗ１、Ｗ２、Ｗ３を表
す。

第１図に示したトランスデユーサ−クロック再生回路１
６はメツセージを１つ受信すると、タイムチャートＡで
表される再生クロック信号Ｆを出力する。フレーム検出
装置３７からフレーム開始デリミツタが存在しているこ
とを示す信号ＳＤが出力されると、第８図の論理回路３
８Ａの出力信号ＣＦｍは直ちに論理値「０」のパルスと
なって受信ワードクロツタ信号Ｆｍを同期させる。フレ
ーム開始フラグの後に伝送される最初の１０ビットを受
信した後、すなわち、クロックＦの１０倍の周期のワー
ド期間Ｔｍの最後に、論理回路３８Ａからの信号ＷＢは
論理値「１」をとる。このことはタイムチャートＤの時
刻ｔ１に示されている。すると信号ＷＢが第１０図のシ
フトレジスタ３３Ａを始動させるので、タイムチャー）
Ｅに示された制御信号Ｗ１、Ｗ２、Ｗ３がこのシフトレ
ジスタ３３Ａの出力線に現れる。３つの制御信号Ｗ１、
Ｗ２、Ｗ３の周波数はすべてワード周波数ＦｍＯの１／
３に等しい。

さらに、制御信号Ｗ１は周波数ＦｍＯに固定され、制御
信号Ｗ２は制御信号Ｗ１に対して１ワ一ド周期Ｔｍ遅延
しており、制御信号Ｗ３は制御信号Ｗ１に対して２ワ一
ド周期Ｔｍ遅延している。従って、第９図に示されたレ
ジスタ６１．６２．６３内のデータにアクセスできる期
間はワードクロックの周期Ｔｍの３倍の長さに等しい。

第１１図は、第９図のマルチプレクサ６４に対する制御
信号Ｒ１とＲ２を発生させることのできる回路を表す図
である。この回路はバッファ装置３９の制御回路３３の
一部分をも構成する。この回路は第１０図のシフトレジ
スタ３３Ａとまったく同じシフトレジスタ３３Ｂを備え
ている。このシフトレジスタ３３Ｂの並列入力線には同
一のプリロード値が入力される。このシフトレジスタ３
３Ｂの第３の出力線Ｒ３は、自身の並列入力線にフィー
ドバックされている。制御入力線Ｓ１は強制的に「０」
にされているのに対し、制御入力線ＳＯには信号ＲＢが
入力されている。シフトレジスタ３３Ｂのクロック入力
線にはローカルワードクロック信号ｆｍが入力される。

第１０図の信号ＷＢにより信号Ｗ１、Ｗ２、Ｗ３が発生
するのと同様にして、信号ＲＢによりクロック信号Ｒ１
、Ｒ２、Ｒ３が発生する。

ローカルワードクロック信号ｆｍと同期している信号Ｒ
Ｂは、統合装置内において、受信ワードクロック信号Ｆ
ｍと同期している信号ＷＢから得られる。この統合装置
を用いると、同期状態を伝えるだけでなく、信号ＷＢの
セツティングと信号ＲＢのセツティングの間に平均値で
１，５Ｔｍの長さの遅延を導入することもできる。この
遅延は、レジスタ（６１または６２または６３）の出力
線に同一のデータが保持されている３Ｔｍの期間の間に
、表面上はこの出力が読出されるように決める。フレー
ム終了フラグＥＤが受信された後には信号ＷＢは論理値
「０」に戻り、しかも、クロック信号Ｗ１〜Ｗ３は所定
の位相で止められているため、クロック信号Ｒ１〜Ｒ３
が同じ位相になると信号ＲＢは論理値「Ｏｊに戻る。信
号ＲＢは、バッファ装置３９の出力線に受信フレームの
ワードが存在していることを示す。

論理アラームＵＦ１０Ｆは、クロック信号Ｗ１〜Ｗ３と
クロック信号Ｒ１〜Ｒ３の間の同期列に基づいている。

第１２図のタイムチャー）Ｆは信号ＲＢを表す。また、
タイムチャートＧはローカルワードクロック信号ｆｍを
表す。先の場合と同様に、タイムチャートＨに示されて
いる信号Ｒ１、Ｒ２、Ｒ３は周波数がローカルワードク
ロック信号ｆｍの周波数の１／３に等しい。信号Ｒ１は
信号ｆｍと同期しており、信号ＲＢが時刻ｔ２に現れる
ときに初めて出現する。

信号Ｒ２は信号Ｒ１に対してローカルワードクロック１
周期分遅延している。また、信号Ｒ３は信号Ｒ１に対し
てローカルワードクロック２周期分遅延している。

上記の実施例の説明により、バッファ装置３９のレジス
タ６１、　６２．６３は、受信ワードクロック信号を用
いて同期させた信号Ｗ１、Ｗ２、Ｗ３により書込みが制
御され、これらレジスタ６１、　６２．６３は、ローカ
ルワードクロック信号ｆｍから得られる□マルチプレク
サ６４の制御信号により読出されることがわかる。従っ
て、ローカルクロック信号の位相が再生クロック信号の
位相に対してドリフトしたとしても、受信されたワード
はデコード装置に送られる。いずれにせよ、フレームを
十分に短くし、しかもローカルクロツタ信号のドリフト
を十分に小さくして、メツセージの最後でのローカルク
ロック信号と再生クロック信号の間の位相のずれが０．
５Ｔｍ未満になるようにすることが好ましい。

しかしながら、このようになっていない場合でも、レジ
スタを３個よりも多く備えるバッファ装置と、対応する
数の入力線を有するマルチプレクサを用意するとよい。

この場合、さらに、第１０図と第１１図の回路には変更
を施して、バッファ装置内のレジスタの数と同数の段を
有するシフトレジスタ３３Ａ、３３Ｂを使用する必要が
ある。レジスタを３個備えるバッファ装置の場合につい
ての上記の説明は、任意の数Ｐ個のレジスタの場合に容
易に拡張することができる。従って、一般の場合への拡
張法についてこれ以上詳しく記述するのは無駄である。

バッファ装置３９の下流においては、受信データの伝送
は、ローカルクロックｆｍに同期した信号のみを用いて
行うことができる。さらに、デコード装置１００入力レ
ジスタ３６、このデコード装置１０の出力レジスタ３２
とフリップフロップ３２Ａ１デマルチプレクサ３１．レ
ジスタ３５、エラー検出装置１７に関しても同様である
。

いうまでもないことだが、フラグがＮビットの任意の倍
数で構成されている任意のＭＢ／ＮＢコードに上記の実
施例を適用できる。しかし、上記の説明は、最小のピッ
ト数からなるデータワードとコード化ワードを用いた場
合の簡単化されたコード化装置とデコード装置について
のものである。

特に、データワードとコード化ワードのビット数がさら
に大きい場合には、それに応じてコード化装置とデコー
ド装置も大規模なものになる。現在応用可能な技術を考
慮すると、本発明を実施する際の性能／コストの比が最
大になるのは８Ｂ／１０Ｂコードを選択する場合である
ことを指摘しておく。

【図面の簡単な説明】 第１図は、本発明によるトランスミッタ装置ならびにレ
シーバ装置の概略図であり、 第２図は、本、発明によるトランスミッタ装置を詳細に
示した図であり、 第３図は、本発明によるレシーバ装置を詳細龜示した図
であり、 第４Ａ図と第４Ｂ図は、本発明によるコード化装置の構
造ならびに一実施例を示す図であり、第５Ａ図と第５Ｂ
図は、本発明によるデコード装置の構造ならびに一実施
例を示す図であり、第６図は、本発明による伝送制御装
置の一実施例を示す図であり、 第７図、第８図、第９図、第１０図、第１１図は、本発
明によるトランスミッタ装置の一実施例の様々な要素を
示す図であり、 第１２図は、本発明の装置の動作を説明するためのタイ
ムチャートである。 （主な参照番号） １・・コード化装置、 ２．４・・並−直列変換器、 ３．８・・制御兼シーケンス装置、 １０・・デコード装置、 １０Ａ・・ワイヤードロジック回路、 １０Ｂ・・メモリ、 １３・・クロック発生装置、 １７・・エラー検出装置、　　２１　　・・メモリ、２
３・・送信制御装置、 ２６．２７・・マルチプレクサ、 ２９・・価数制御装置、 ２９Ａ・・排他的ＯＲゲート ２９Ｂ・・フリップフロップ、 ３３・・制御装置、 ３４・・シフトレジスタ ３７・・フラグ検出装置 ３８・・制御装置 ３９・・バッファ装置 ６１．６２．６３・・レジスタ 特許出願人　　　ビュル　ニス、アー。

Claims (29)

【特許請求の範囲】
1. （１）Ｍビットを含む各データワードを該データワード
   よりもビット数の大きなＮビットを含む対応するコード
   化ワードによりコード化して、各コード化ワードを直列
   に伝送し、該コード化ワードの列がメッセージを構成し
   、このメッセージの後には少なくとも１つのフラグを直
   列に伝送するディジタルデータの伝送方法であって、 上記各コード化ワードが以下の性質を有する、すなわち −論理値「１」または論理値「０」を連続して４個を越
   えて含むことがなく、 −２個を越えて連続する論理値「１」または論理値「０
   」で始まることがなく、かつ、終わることもなく、 「価数」すなわち上記各コード化ワードを構成する論理
   値「１」と論理値「０」の数の差が、Ｎが奇数の場合は
   絶対値で１以下であり、Ｎが偶数のときは２以下であり
   、 ＮビットまたはＮの倍数に等しいビット数を有するあら
   ゆるフラグが以下の性質を有する、すなわち、 −論理値「１」または論理値「０」を連続して４個を越
   えて含むことがなく、 −２個を越えて連続する論理値「１」または論理値「０
   」で始まることがなく、かつ、終わることもなく、 −１個のフラグと、任意のメッセージから取り出した、
   このフラグと同じ長さの任意のコード化シーケンスとの
   間のハミング距離が少なくとも２に等しい ことを特徴とする伝送方法。
2. （２）上記Ｎが偶数であることを特徴とする特許請求の
   範囲第１項に記載の伝送方法。
3. （３）各フラグの価数がゼロである、すなわち、各フラ
   グが論理値「１」と論理値「０」を同数含むことを特徴
   とする特許請求の範囲第２項に記載の伝送方法。
4. （４）フラグの数が少なくとも２であり、任意の２個の
   フラグの間のハミング距離が少なくとも２であることを
   特徴とする特許請求の範囲第１〜３項のいずれか１項に
   記載の伝送方法。
5. （５）可能なデータワードの中で、所定のデータワード
   を価数がゼロの単一のコード化ワードに対応させ、その
   他の各データワードを価数がゼロでなく互いに符号が反
   対の２個のコード化ワードに対応させ、１個のデータワ
   ードを価数の符号が互いに反対の２個のコード化ワード
   に対応させる場合には、このような１個のデータワード
   は、上記の２個のコード化ワードのいずれか一方であっ
   て、メッセージ中に先に現れた価数がゼロでないコード
   化ワードの価数と反対の符号の価数を有するコード化ワ
   ードによりコード化することを特徴とする特許請求の範
   囲第２〜４項のいずれか１項に記載の伝送方法。
6. （６）同一のデータワードに対応させた上記の２個の価
   数コード化ワードの符号が互いに反対であることを特徴
   とする特許請求の範囲第５項に記載の伝送方法。
7. （７）上記コード化ワードと上記フラグをＮＲＺ型にコ
   ード化した後に直列に伝送チャネルに送ることを特徴と
   する特許請求の範囲第１〜６項のいずれか１項に記載の
   伝送方法。
8. （８）上記データワードが８ビットを含み、上記コード
   化ワードが１０ビットを含み、上記フラグが２０ビット
   を含むことを特徴とする特許請求の範囲第２〜７項のい
   ずれか１項に記載の伝送方法。
9. （９）上記データワードは、ユーザーワードがすべて同
   一の長さである場合にはこれらユーザーワードから直接
   得られ、これらユーザーワードが上記データワードの長
   さの倍数である場合には多重化後に得られ、後者の場合
   には受信されたデータワードを分割して上記ユーザーワ
   ードを再構成することを特徴とする特許請求の範囲第１
   〜８項のいずれか１項に記載の伝送方法。
10. （１０）上記メッセージをフレームとして伝送し、各フ
    レームには所定数のユーザーワードを包含させ、このメ
    ッセージ中のこれらユーザーワードには、該ユーザーワ
    ードに対して「リード−ソロモン」型のコード化を行う
    ことにより得られたキーワードを付加し、上記ユーザー
    ワードと受信されたフレーム中のキーワードとを、「リ
    ード−ソロモン」型のエラー検出方法および／またはエ
    ラー訂正方法により処理することを特徴とする特許請求
    の範囲第１〜９項のいずれか１項に記載の伝送方法。
11. （１１）Ｍビットを含むデータワードを並列に受信して
    、該データワードよりもビット数の大きなＮビットを含
    むコード化ワードを並−直列変換器（２）に向けて並列
    に出力するコード化装置（１）と、制御信号および同期
    信号を上記コード化装置（１）と上記並−直列変換器（
    ２）に向けて出力する制御装置（３、２３）に接続され
    たローカルクロック発生装置（１３）とを備えており、
    メッセージを構成する一連のコード化ワードとフラグと
    を直列に出力するディジタルデータの伝送システム用ト
    ランスミッタ装置であって、 上記コード化装置（１）が、各データワードと制御信号
    とに応じて以下の性質を有するコード化ワードまたはフ
    ラグ、すなわち −論理値「１」または論理値「０」を連続して４個を越
    えて含むことがなく、 −２個を越えて連続する論理値「１」または論理値「０
    」で始まることがなく、かつ、終わることもない コード化ワードまたはフラグを発生させる手段（２１）
    を備え、 各コードワードは、Ｎが奇数のときは絶対値が１以下の
    価数であり、Ｎが偶数のときは絶対値が２以下の価数で
    あり、フラグと、このフラグと同数の連続ビットからな
    る、任意のメッセージから取り出されたあらゆるシーケ
    ンスとの間のハミング距離が２以上であり、上記フラグ
    がＮビットを含むか、あるいは、Ｎビットの倍数を含む
    かに応じて、上記コード化装置（１）がフラグまたはフ
    ラグの一部分を出力可能であることを特徴とするトラン
    スミッタ装置。
12. （１２）上記コード化装置が、価数がゼロのフラグを発
    生させる手段（２１）を備えることを特徴とする特許請
    求の範囲第１１項に記載のトランスミッタ装置。
13. （１３）上記コード化装置が、任意の２個のフラグの間
    のハミング距離が２以上であるフラグを発生させる手段
    （２１）を備えることを特徴とする特許請求の範囲第１
    １項または第１２項に記載のトランスミッタ装置。
14. （１４）上記コード化装置（１）が、選択信号（ＡＣ）
    の論理値に応じて、同一のデータワードに対応するゼロ
    でない互いに反対の符号の価数を有する２個のコード化
    ワードのうちの一方のコード化ワードを発生させる手段
    を備え、このコード化装置はさらに、価数がゼロでない
    コード化ワードの価数を示すフラグ（ＤＣ）と、上記価
    数表示フラグ（ＤＣ）の論理値に応じて上記選択信号を
    出力する選択装置（２９）を備えており、メッセージ中
    に先に現れた価数がゼロでないコード化ワードの価数と
    符号が反対の価数を有するコード化ワードが上記の２個
    のコード化ワードの中から選択されることを特徴とする
    特許請求の範囲第１１〜１３項のいずれか１項に記載の
    トランスミッタ装置。
15. （１５）上記価数表示フラグ（ＤＣ）は、上記コード化
    ワードの価数がゼロのときには論理値「０」をとり、上
    記コード化ワードの価数がゼロでない場合には論理値「
    １」をとり、上記選択装置は、２入力の「排他的ＯＲ」
    ゲート（２９Ａ）の出力線に入力線が接続されたフリッ
    プフロップ（２９Ｂ）を備え、上記「排他的ＯＲ」ゲー
    トの第１の入力線には上記価数表示フラグが入力され、
    第２の入力線は上記フリップフロップ（２９Ｂ）の出力
    線に接続され、この出力線からは上記選択信号（ＡＣ）
    が出力されることを特徴とする特許請求の範囲第１４項
    に記載のトランスミッタ装置。
16. （１６）上記コード化ワードと上記価数表示フラグを発
    生させる上記手段が、Ｍ本のアドレス線には上記データ
    ワードが入力され、１本の補助アドレス線にはフラグ制
    御信号（ＡＦＬ）が入力されるメモリ（２１）で構成さ
    れ、このメモリ（２１）は、入力されたアドレスに応じ
    て、コード化ワードまたはフラグまたはフラグの一部分
    を含むＮビットのワードを出力することを特徴とする特
    許請求の範囲第１１〜１５項のいずれか１項に記載のト
    ランスミッタ装置。
17. （１７）上記メモリ（２１）が、上記選択装置（２９）
    のフリップフロップ（２９Ｂ）の出力に接続された補助
    アドレス線を１本備えることを特徴とする特許請求の範
    囲第１５項および第１６項に記載のトランスミッタ装置
    。
18. （１８）上記コード化装置（１）が８ビットのワードを
    受信して１０ビットのワードを出力することを特徴とす
    る特許請求の範囲第１１〜１７項のいずれか１項に記載
    のトランスミッタ装置。
19. （１９）上記コード化装置（１）の入力線がマルチプレ
    クサ（２６、２７）の出力線に接続され、このマルチプ
    レクサは、Ｍ本の出力線とＭの倍数の本数の入力線を有
    することを特徴とする特許請求の範囲第１１〜１８項の
    いずれか１項に記載のトランスミッタ装置。
20. （２０）Ｍビットの整数倍のビットを備えるユーザーワ
    ードを受信して、出力線からは同じビット数のキーワー
    ドを出力する「リード−ソロモン」型のキー発生装置（
    １５）を含み、このキー発生装置の出力線が上記マルチ
    プレクサの入力に接続されていることを特徴とする特許
    請求の範囲第１１〜１９項のいずれか１項に記載のトラ
    ンスミッタ装置。
21. （２１）伝送線からの入力信号をもとにしてクロック信
    号（Ｆ）を発生させるクロック再生回路（１６）と、上
    記クロック信号（Ｆ）を用いて同期させる、入力線には
    上記入力信号が入力される直線並列変換器（４、３４）
    と、この直−並列変換器（４、３４）から出力されるＮ
    ビットのワードが入力されるデコード装置（１０）と、
    受信信号中にフラグがあるかないかを検出してフラグを
    同定し、同定されたフラグが何であるかに応じてサービ
    ス信号（ＳＤ、ＥＤ、Ｔ）を出力する検出装置（３７）
    と、上記クロック信号（Ｆ）を受信して、上記サービス
    信号に応じた制御信号およびシーケンス信号を上記デコ
    ード装置（１０）に向けて出力する制御兼シーケンス装
    置（８、３８）とを備えるディジタルデータ伝送システ
    ム用のレシーバ装置であって、 上記デコード装置の入力に入力されているＮビットの各
    ワードの性質に応じて、該デコード装置は、Ｎビットが
    コード化ワードを構成する場合には、このＮビットより
    もビット数の小さなＭビットのデータワードを出力し、
    Ｎビットがコード化ワードをまったく構成しない場合に
    はエラー信号（Ｅ）出力することを特徴とするレシーバ
    装置。
22. （２２）上記デコード装置（１０）が上記直線並列変換
    器（４、３４）から出力されたワードが入力されるＮ本
    のアドレス線を有するメモリを備え、このメモリは、入
    力されたアドレスに応じて、コード化ワードまたはエラ
    ー信号（Ｅ）に対応するデータワードを構成するＭビッ
    トのワードを出力することを特徴とする特許請求の範囲
    第２１項に記載のレシーバ装置。
23. （２３）上記デコード装置（１０）が、Ｎ本の入力線を
    有するワイヤードロジック回路（１０Ａ）と、Ｎ本のア
    ドレス線と１本のみの出力線を有するメモリ（１０Ｂ）
    とを備え、上記ワイヤードロジック回路の入力線と上記
    メモリのアドレス線には上記直−並列変換器（４、３４
    ）から出力されたワードが入力され、上記ワイヤードロ
    ジック回路の出力からはＭビットのデータワードが出力
    され、入力されたアドレスに対応するコード化ワードが
    まったくない場合には上記メモリからエラー信号（Ｅ）
    が出力されることを特徴とする特許請求の範囲第２１項
    に記載のレシーバ装置。
24. （２４）上記レシーバ装置が上記クロック信号の周波数
    Ｆの近傍の周波数ｆを有するローカルクロック発生装置
    （１３）を備え、上記制御兼シーケンサ装置（８、３８
    ）は、上記クロック信号（Ｆ）と上記サービス信号とか
    ら周期Ｔｍに対応する周波数Ｆ／Ｎのワードクロック信
    号を発生させ、Ｐ段（６１、６２、６３）のバッファメ
    モリ（３９）は、上記直線並列変換器（４、３４）の出
    力と上記デコード装置の入力の間に配置され、バッファ
    制御装置（３３）は、周波数がＦ／（Ｐ・Ｎ）である各
    段への書込信号（Ｗ１、Ｗ２、Ｗ３）を出力し、段ｉへ
    の書込信号は段Ｐへの書込信号と比べて位相が値ｉＴｍ
    ずれており、上記バッファ制御装置（３３）は、上記ロ
    ーカルクロックからの信号（ｆ）をもとにして得られた
    周波数がｆ／（Ｐ・Ｎ）である各段の読出信号（Ｒ１、
    Ｒ２）を発生させ、メッセージの先頭では、読出しの瞬
    間が同一の段への書込みの瞬間に比べて時間（Ｐ・Ｔｍ
    ）／２だけ遅延していることを特徴とする特許請求の範
    囲第２１〜２３項のいずれか１項に記載のレシーバ装置
    。
25. （２５）上記バッファメモリ（３９）の段は、入力が並
    列に接続され、出力がＰ−Ｎ本の入力線とＮ本の出力線
    を有するマルチプレクサ（６４）の入力に接続された複
    数個のＮビットのレジスタ（６１、６２、６３）により
    構成され、上記書込信号（Ｗ１、Ｗ２、Ｗ３）は、それ
    ぞれ上記レジスタ（６１、６２、６３）の書込制御端子
    に入力され、上記読出信号（Ｒ１、Ｒ２）は上記マルチ
    プレクサ（６４）の選択端子に入力されていることを特
    徴とする特許請求の範囲第２４項に記載のレシーバ装置
    。
26. （２６）上記デコード装置（１０）を、ローカルクロッ
    ク信号（ｆ）をもとにして得られた周波数がｆ／Ｎのロ
    ーカルワードクロック信号（ｆｍ）を用いて同期させる
    ことを特徴とする特許請求の範囲第２４項または第２５
    項に記載のレシーバ装置。
27. （２７）上記直−並列変換器（４、３４）が、シフトレ
    ジスタを構成するように接続された少なくとも２０個の
    フリップフロップで構成され、これら２０個のフリップ
    フロップの出力線は、上記フラグ検出装置（３７）の２
    ０本の入力線に接続され、上記デコード装置（１０）は
    、１０本の入力線と８本の出力線を有することを特徴と
    する特許請求の範囲第２１〜２６項のいずれか１項に記
    載のレシーバ装置。
28. （２８）上記デコード装置（１０）の出力線に出力され
    ているデータワードが、Ｍ本の入力線とＭの倍数の本数
    の出力線を有するデマルチプレクサ（３１）の入力線に
    入力されていることを特徴とする特許請求の範囲第２１
    〜２７項のいずれか１項に記載のレシーバ装置。
29. （２９）上記デコード装置（１０）から出力されたデー
    タワードの整数倍を含むワードが入力される「リード−
    ソロモン」型のエラー検出装置（１７）を備えることを
    特徴とする特許請求の範囲第２１〜２８項のいずれか１
    項に記載のレシーバ装置。