JPH01166632A - ディジタル信号の復号方法及びその回路 - Google Patents
ディジタル信号の復号方法及びその回路Info
- Publication number
- JPH01166632A JPH01166632A JP62324408A JP32440887A JPH01166632A JP H01166632 A JPH01166632 A JP H01166632A JP 62324408 A JP62324408 A JP 62324408A JP 32440887 A JP32440887 A JP 32440887A JP H01166632 A JPH01166632 A JP H01166632A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- signal line
- output
- input
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 15
- 238000001514 detection method Methods 0.000 claims abstract description 22
- 238000004891 communication Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000005540 biological transmission Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/04—Conversion to or from representation by pulses the pulses having two levels
- H03M5/14—Code representation, e.g. transition, for a given bit cell depending on the information in one or more adjacent bit cells, e.g. delay modulation code, double density code
- H03M5/145—Conversion to or from block codes or representations thereof
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、たとえばデータ通信装置等に広く使用される
復号回路、即ち誤り訂正等のために符号化された信号を
受信側にて元のデータに復号するための方法及びその回
路に関する。
復号回路、即ち誤り訂正等のために符号化された信号を
受信側にて元のデータに復号するための方法及びその回
路に関する。
〔従来の技術〕
１第４図はデータ通信の一般的な通信系を模式的に示し
たブロック図である。
１第４図はデータ通信の一般的な通信系を模式的に示し
たブロック図である。
図中５５は送信すべきデータが入力される信号線であり
、符号器５１に接続されている。
、符号器５１に接続されている。
この符号器５１は、信号線５５から入力される送信すべ
き１ビットのデータが”１”である場合には３ビットの
データ“１，１．１”に、“０１である場合には”０，
０．０”にそれぞれ変換して発信器５２へ出力する。
き１ビットのデータが”１”である場合には３ビットの
データ“１，１．１”に、“０１である場合には”０，
０．０”にそれぞれ変換して発信器５２へ出力する。
発信器５２は符号器５１から与えられる３ビット単位の
信号を通信路５６へ出力する。
信号を通信路５６へ出力する。
一方、５３は受信器であり、通信路５６を経由して送信
される信号を受信して復号３５４に与える。
される信号を受信して復号３５４に与える。
復号器５４は受信器５３から与えられるデータが、その
３ビットの内の２ビットが“１”であれば１ビットのデ
ータ“１”を、また３ビットの内の２ビットが“０”で
あれば１ビットのデータ““０”をそれぞれ信号線７へ
出力する。
３ビットの内の２ビットが“１”であれば１ビットのデ
ータ“１”を、また３ビットの内の２ビットが“０”で
あれば１ビットのデータ““０”をそれぞれ信号線７へ
出力する。
このような構成は、たとえば日本工業技術センター発行
の「誤り訂正符号化技術の要点」 （昭和６１年３月２
０日）等に記載されており、通信路５６上で発生するエ
ラーを訂正し得る手法として有効である。
の「誤り訂正符号化技術の要点」 （昭和６１年３月２
０日）等に記載されており、通信路５６上で発生するエ
ラーを訂正し得る手法として有効である。
しかし上述の如き手法は、１ビットのデータを３ビット
に変換して送信し、受信側にて３ビットのデータを比較
し、その結果から１ビットのデー夕を復号して出力する
処理を行っているので、復号の際に比較的長い処理時間
を要するという問題がある。
に変換して送信し、受信側にて３ビットのデータを比較
し、その結果から１ビットのデー夕を復号して出力する
処理を行っているので、復号の際に比較的長い処理時間
を要するという問題がある。
本発明はこのような事情に鑑みてなされたものであり、
復号の際に要する処理時間を実時間にレベルにまで短縮
可能なディジタル信号の復号方法及びその回路の提供を
目的とする。
復号の際に要する処理時間を実時間にレベルにまで短縮
可能なディジタル信号の復号方法及びその回路の提供を
目的とする。
Ｃ問題点を解決するための手段〕
本発明のディジタル信号の復号方法及びその回路では、
受信した３ビット１組のデータの第１及び第２の各１ビ
ットのデータが“１”であれば１ビットのデータ“１″
に復号し、第１及び第２の各１ビットのデータが“０′
であれば１ビットのデータ“ＯＲに復号し、第１及び第
２の各１ビットのデータが“１”と“０”との組合わせ
であれば第３のビットをそのまま復号データとするよう
にしている。
受信した３ビット１組のデータの第１及び第２の各１ビ
ットのデータが“１”であれば１ビットのデータ“１″
に復号し、第１及び第２の各１ビットのデータが“０′
であれば１ビットのデータ“ＯＲに復号し、第１及び第
２の各１ビットのデータが“１”と“０”との組合わせ
であれば第３のビットをそのまま復号データとするよう
にしている。
本発明のディジタル信号の復号方法及びその回路では、
受信データが入力されれば直ちに復号データが出力され
る。
受信データが入力されれば直ちに復号データが出力され
る。
以下、まず本発明の原理について説明する。
第１図は本発明に係るディジタル信号の復号方法の手順
を示すフローチャートである。
を示すフローチャートである。
まず、１ビットのデータ“１″が“１，１．１”に、“
０”が“０．０．００にそれぞれ３ビットに変換された
データが入力されると、その内の第１及び第２ビットの
値が検出され、両者が“１”であれば復号結果のデータ
を１１”にする。
０”が“０．０．００にそれぞれ３ビットに変換された
データが入力されると、その内の第１及び第２ビットの
値が検出され、両者が“１”であれば復号結果のデータ
を１１”にする。
また第１及び第２ビットの値が共に“０”であると検出
された場合には復号結果として“θ″を出力する。
された場合には復号結果として“θ″を出力する。
更に、第１及び第２ビットが“１２ と“０”との組合
わせ、即ち第１ビットが“１”で第２ビットが“０”で
ある場合、または第１ビフトが“０′で第２ビットが５
１”である場合には第３ビットの値をそのまま１隻号結
果とする。
わせ、即ち第１ビットが“１”で第２ビットが“０”で
ある場合、または第１ビフトが“０′で第２ビットが５
１”である場合には第３ビットの値をそのまま１隻号結
果とする。
以上により、結果的には受信した３ピッ１−のデータは
その内２ビットまたは３ビットが“１′であれば１ビフ
トデータ“１″に、２ビットまたは３ビットが“０”で
あれば０”にそれぞれ復号される。
その内２ビットまたは３ビットが“１′であれば１ビフ
トデータ“１″に、２ビットまたは３ビットが“０”で
あれば０”にそれぞれ復号される。
以下、本発明の具体的実施例について図面を参照して詳
述する。
述する。
第２図は本発明に係るディジタル信号の復号回路の構成
を示すブロック図である。
を示すブロック図である。
図中６ａ、６ｂ、６ｃはそれぞれ第１．第２．第３の信
号線であり、図示しない受信器が受信した３ビット単位
のデータの各１ビットがこれらを介して伝送される。
号線であり、図示しない受信器が受信した３ビット単位
のデータの各１ビットがこれらを介して伝送される。
また図中７は本発明回路により復号された結果のデータ
が出力される第４の信号線７である。
が出力される第４の信号線７である。
そして、第１．第２の信号線６ａ、 ６ｂは検出手段１
０に与えられる、第３の信号線６ｃはゲート手段４０に
与えられている。
０に与えられる、第３の信号線６ｃはゲート手段４０に
与えられている。
この検出手段１０は両信号線６ａ、 ６ｂへの入力信号
が共に“１”であるか、共に“ＯＲであるか、あるいは
それぞれ異なる値、即ち“１″と“０”の組合わせであ
るかを検出し、共に“１”である場合には第１の検出信
号Ｓ１を第１の信号発生手段２０へ、共に““０”であ
る場合には第２の検出信号Ｓ２を第２の信号発生手段３
０へ、異なる値である場合には第３の検出信号Ｓ３をゲ
ート手段４０へそれぞれ出力する。
が共に“１”であるか、共に“ＯＲであるか、あるいは
それぞれ異なる値、即ち“１″と“０”の組合わせであ
るかを検出し、共に“１”である場合には第１の検出信
号Ｓ１を第１の信号発生手段２０へ、共に““０”であ
る場合には第２の検出信号Ｓ２を第２の信号発生手段３
０へ、異なる値である場合には第３の検出信号Ｓ３をゲ
ート手段４０へそれぞれ出力する。
そして、第１の信号発生手段２０は第１の検出信号Ｓ１
が与えられると信号“１”を第４の信号線７へ出力し、
第２の信号発生手段３０は第２のネ★出ず３号Ｓ２が与
えられると信号“０”を第４の信号線７へ出力し、ゲー
ト手段４０は第３の検出信号Ｓ３が与えられると第３の
信号線６ｃへの入力信号を第４の信号線７へ出力する。
が与えられると信号“１”を第４の信号線７へ出力し、
第２の信号発生手段３０は第２のネ★出ず３号Ｓ２が与
えられると信号“０”を第４の信号線７へ出力し、ゲー
ト手段４０は第３の検出信号Ｓ３が与えられると第３の
信号線６ｃへの入力信号を第４の信号線７へ出力する。
従って、受信された３ビットの内の２ビア）が“１″で
あれば第４の信号線７からは信号“１”が出力され、受
信された３ビットの内の２ビットが““０”であれば第
４の信号線７からは信号“１″が出力される。
あれば第４の信号線７からは信号“１”が出力され、受
信された３ビットの内の２ビットが““０”であれば第
４の信号線７からは信号“１″が出力される。
第３図は本発明に係るディジタル信号の復号回路のより
詳細な構成を示す回路図であり、上述の本発明方法を具
体的に実施するための回路を示している。
詳細な構成を示す回路図であり、上述の本発明方法を具
体的に実施するための回路を示している。
図中６ａ、６ｂ、６ｃはそれぞれ第１．第２．第３の信
号線であり、図示しない受信器が受信した３ビット単位
のデータの各１ビットがこれらを介して伝送される。
号線であり、図示しない受信器が受信した３ビット単位
のデータの各１ビットがこれらを介して伝送される。
また図中７は本発明回路により復号された結果のデータ
が出力される第４の信号線７である。
が出力される第４の信号線７である。
次に、図中１は２人力のＮＯＲゲートであり、第１の信
号線６ａと第２の信号線６ｂとを両人力としている。こ
のＮＯＲゲート１の出力は第１のインバータ３ａの入力
及び第１のｎ型スイッチングトランジスタ５ａのベース
にそれぞれ与えられている。
号線６ａと第２の信号線６ｂとを両人力としている。こ
のＮＯＲゲート１の出力は第１のインバータ３ａの入力
及び第１のｎ型スイッチングトランジスタ５ａのベース
にそれぞれ与えられている。
第１のｎ型スイッチングトランジスタ５ａは上述の如く
、そのベースにＮＯＲゲート１の出力が与えられている
他、コレクタは第４の信号線７に、エミツタは接地電位
９にそれぞれ接続されている。
、そのベースにＮＯＲゲート１の出力が与えられている
他、コレクタは第４の信号線７に、エミツタは接地電位
９にそれぞれ接続されている。
第１のインバータ３ａの出力、叩ちＮＯＲゲート１の出
力の反転信号は２人力の第２のＮＡＮＯゲー）２ｂの一
方の入力となっている。
力の反転信号は２人力の第２のＮＡＮＯゲー）２ｂの一
方の入力となっている。
２ａは２人力の第１のＮＡＮＤゲートであり、第１の信
号線６ａと第２の信号１１６ｂとを両人力としている。
号線６ａと第２の信号１１６ｂとを両人力としている。
この第１のＨＡＮＤゲート２ａの出力は上述の第２のＮ
ＡＮＤゲート２ｂの入力及び第１のｎ型スイッチングト
ランジスタ４ａのベースにそれぞれ与えられている。
ＡＮＤゲート２ｂの入力及び第１のｎ型スイッチングト
ランジスタ４ａのベースにそれぞれ与えられている。
第１のｎ型スイッチングトランジスタ４ａは上述の如く
、そのベースに第１のＮＡＮＤゲーｔ−２ａの出力が与
えられている他、コレクタは電源電位８に、エミッタは
第４の信号線７にそれぞれ接続されている。
、そのベースに第１のＮＡＮＤゲーｔ−２ａの出力が与
えられている他、コレクタは電源電位８に、エミッタは
第４の信号線７にそれぞれ接続されている。
第２のＮＡＮＤゲート２ｂは前述の如く第１のインバー
タ３ａの出力と第１のＮＡＮＤゲート２ａの出力とを両
人力とし、その出力は第２のインバータ３ｂの入力及び
第２のｐ型スイッチングトランジスタ４ｂのベースに与
えられている。
タ３ａの出力と第１のＮＡＮＤゲート２ａの出力とを両
人力とし、その出力は第２のインバータ３ｂの入力及び
第２のｐ型スイッチングトランジスタ４ｂのベースに与
えられている。
第２のインバータ３ｂの出力、即ち第２のＮＡＮＤゲー
ト２ｂの出力の反転信号は第２のｎ型スイッチングトラ
ンジスタ５ｂのベースに与えられている。
ト２ｂの出力の反転信号は第２のｎ型スイッチングトラ
ンジスタ５ｂのベースに与えられている。
第２のｐ型スイッチングトランジスタ４ｂは上述の如く
、そのベースに第２ＯＮＡＮＤゲート２ｂの出力が与え
られている他、コレクタは第３の信号線６ｃに、エミッ
タは第４の信号線７にそれぞれ接続されている。
、そのベースに第２ＯＮＡＮＤゲート２ｂの出力が与え
られている他、コレクタは第３の信号線６ｃに、エミッ
タは第４の信号線７にそれぞれ接続されている。
また第２のｎ型スイッチングトランジスタ５ｂは上述の
如く、そのベースに第２のインバータ３ｂの出力が与え
られている他、コレクタは第３の信号線６ｃに、エミッ
タは第４の信号線７にそれぞれ接続されている。
如く、そのベースに第２のインバータ３ｂの出力が与え
られている他、コレクタは第３の信号線６ｃに、エミッ
タは第４の信号線７にそれぞれ接続されている。
なお上述の第３図に示した詳細な回路図と第２図のブロ
ック図とを比較した場合、第１の信号発生手段２０は第
１のｎ型スイッチングトランジスタ４ａ電源電 段３０は第１のｎ型スイッチングトランジスタ５ａと接
地電位９とにて構成され、ゲート手段４０は第２のｐ型
スイッチングトランジスタ４ｂと第２のｎ型スイッチン
グトランジスタ５ｂとにてそれぞれ構成され、他のＮＯ
Ｒゲート１，第１のＮＡＮＤゲート２ａ，第２のＮＡＮ
Ｄゲート２ｂ，第１のインバータ３ａ，第２のインバー
タ３ｂ等にて検出手段１０が構成されている。
ック図とを比較した場合、第１の信号発生手段２０は第
１のｎ型スイッチングトランジスタ４ａ電源電 段３０は第１のｎ型スイッチングトランジスタ５ａと接
地電位９とにて構成され、ゲート手段４０は第２のｐ型
スイッチングトランジスタ４ｂと第２のｎ型スイッチン
グトランジスタ５ｂとにてそれぞれ構成され、他のＮＯ
Ｒゲート１，第１のＮＡＮＤゲート２ａ，第２のＮＡＮ
Ｄゲート２ｂ，第１のインバータ３ａ，第２のインバー
タ３ｂ等にて検出手段１０が構成されている。
以上のように構成された本発明回路の動作は以下の如く
である。
である。
第１の信号線６ａ及び第２の信号１１６ｂに共に信号“
ｌ”が入力された場合、第１のＮＡＮＤゲート２ａの出
力は““０”になる、従って、第１のｐ型スイ７チング
トランジスタ４ａのベースに信号“０”が与えられるの
で、この第１のｎ型スイッチングトランジスタ４ａが導
通し、第４の信号線７は電源電位８に接続される。
ｌ”が入力された場合、第１のＮＡＮＤゲート２ａの出
力は““０”になる、従って、第１のｐ型スイ７チング
トランジスタ４ａのベースに信号“０”が与えられるの
で、この第１のｎ型スイッチングトランジスタ４ａが導
通し、第４の信号線７は電源電位８に接続される。
この際、ＮＯＲゲート１の出力も“０”になって第１の
ｎ型スイッチングトランジスタ５ａのベースにも信号“
“０”が与えられるので、この第】のｎ型スイッチング
トランジスタ５ａは導通しない。また第２ＯＮＡＮＤゲ
ート２ｂの一方の入力には第１のＮＡＮＤゲート２ａの
出力“０”が与えられるのでその出力は′Ｉ”になり、
この信号＠１”が第２のｐ型スイッチングトランジスタ
４ｂのベースに与えられると共に、第２のインバータ３
ｂにて反転された信号“０”が第２のｎ型スイッチング
トランジスタ５ｂのベースに与えられるので、第２のｐ
型スイッチングトランジスタ４ｂと第２のｎ型スイッチ
ングトランジスタ５ｈとは共に導通しない。
ｎ型スイッチングトランジスタ５ａのベースにも信号“
“０”が与えられるので、この第】のｎ型スイッチング
トランジスタ５ａは導通しない。また第２ＯＮＡＮＤゲ
ート２ｂの一方の入力には第１のＮＡＮＤゲート２ａの
出力“０”が与えられるのでその出力は′Ｉ”になり、
この信号＠１”が第２のｐ型スイッチングトランジスタ
４ｂのベースに与えられると共に、第２のインバータ３
ｂにて反転された信号“０”が第２のｎ型スイッチング
トランジスタ５ｂのベースに与えられるので、第２のｐ
型スイッチングトランジスタ４ｂと第２のｎ型スイッチ
ングトランジスタ５ｈとは共に導通しない。
従って、第１の信号線６ａと第２の信号線６ｂとに共に
“１′″が入力された場合には第１のｐ型スイッチング
トランジスタ４ａのみが導通するので、第４の信号線７
からは信号゛１”（電源電位８）が出力される。
“１′″が入力された場合には第１のｐ型スイッチング
トランジスタ４ａのみが導通するので、第４の信号線７
からは信号゛１”（電源電位８）が出力される。
一方、第１の信号線６ａ及び第２の信号線６ｂに共に信
号“Ｏ“が入力された場合、ＮＯＲゲート１出力は”ｌ
″になる。従って、第１のｎ型スイッチングトランジス
タ５ａのベースに信号“１”が与えられるので、この第
１のｎ型スイッチングトランジスタ５ａが導通し、第４
の信号線７は接地電位９に接続される。
号“Ｏ“が入力された場合、ＮＯＲゲート１出力は”ｌ
″になる。従って、第１のｎ型スイッチングトランジス
タ５ａのベースに信号“１”が与えられるので、この第
１のｎ型スイッチングトランジスタ５ａが導通し、第４
の信号線７は接地電位９に接続される。
この際、第１のＮＡＮＤゲート２ａの出力も“１”にな
って第１のｐ型スイッチングトランジスタ４ａのベース
にも信号“１”が与えられるので、この第１のｐ型スイ
ッチングトランジスタ４ａは導通しない。
って第１のｐ型スイッチングトランジスタ４ａのベース
にも信号“１”が与えられるので、この第１のｐ型スイ
ッチングトランジスタ４ａは導通しない。
また第２のＮＡＮＤゲート２ｂの一方の入力には第１の
ＮＡＮＤゲート２ａの出力“１”が与えられるのでその
出力は“１′になり、この信号“１″が第２のｐ型スイ
ッチングトランジスタ４ｂのベースに与えられると共に
、第２のインバータ３ｂにて反転された信号“０”が第
２のｎ型スイッチングトランジスタ５ｂのベースに与え
られるので、第２のｐ型スイッチングトランジスタ４ｂ
と第２のｎ型スイッチングトランジスタ５ｂとは共に導
通しない。
ＮＡＮＤゲート２ａの出力“１”が与えられるのでその
出力は“１′になり、この信号“１″が第２のｐ型スイ
ッチングトランジスタ４ｂのベースに与えられると共に
、第２のインバータ３ｂにて反転された信号“０”が第
２のｎ型スイッチングトランジスタ５ｂのベースに与え
られるので、第２のｐ型スイッチングトランジスタ４ｂ
と第２のｎ型スイッチングトランジスタ５ｂとは共に導
通しない。
従って、第１の信号線６ａと第２の信号線６ｂとに共に
“Ｏｍが入力された場合には第１のｎ型スイッチングト
ランジスタ５ａのみが導通ずるので、第４の信号線７か
らは信号“０”（接地電位９）が出力される。
“Ｏｍが入力された場合には第１のｎ型スイッチングト
ランジスタ５ａのみが導通ずるので、第４の信号線７か
らは信号“０”（接地電位９）が出力される。
更に、第１の信号線６ａに信号“ｌ”が、第２の信号線
６ｂに信号“０”がそれぞれ入力された場合には、ＮＯ
Ｒゲート１の出力が“θ″になり第１のインバータ３ａ
の出力が＠１２になる。また第１のＮＡＮＤゲート２ａ
の出力が１”になるので、第１のＮＡＮＤゲート２ａの
出力は“０″になり、これが第２のｐ型スイッチングト
ランジスタ４ｂのベースに与えられるため第３の信号線
６ｃが第４の信号線７と接続される。
６ｂに信号“０”がそれぞれ入力された場合には、ＮＯ
Ｒゲート１の出力が“θ″になり第１のインバータ３ａ
の出力が＠１２になる。また第１のＮＡＮＤゲート２ａ
の出力が１”になるので、第１のＮＡＮＤゲート２ａの
出力は“０″になり、これが第２のｐ型スイッチングト
ランジスタ４ｂのベースに与えられるため第３の信号線
６ｃが第４の信号線７と接続される。
この際、ＮＯＲゲート１の出力が“Ｏ“になるので第１
のｎ型スイッチングトランジスタ５ａは導通せず、また
第１のＮＡＮＤゲート２ａの出力が“ドになるので第１
のｐ型スイッチングトランジスタ４ａも導通しない、な
お第２のＮＡＮＤゲート２ｂの出力“０”が第２のイン
バータ３ｂにて反転されて第２のｎ型スイッチングトラ
ンジスタ５ｂのベースには信号“１ｍが与えられるので
この第２のｎ型スイッチングトランジスタ５ｂは導通す
る。
のｎ型スイッチングトランジスタ５ａは導通せず、また
第１のＮＡＮＤゲート２ａの出力が“ドになるので第１
のｐ型スイッチングトランジスタ４ａも導通しない、な
お第２のＮＡＮＤゲート２ｂの出力“０”が第２のイン
バータ３ｂにて反転されて第２のｎ型スイッチングトラ
ンジスタ５ｂのベースには信号“１ｍが与えられるので
この第２のｎ型スイッチングトランジスタ５ｂは導通す
る。
従って、第１の信号線６ａに“１”が、第２の信号線６
ｂに“Ｏｍがそれぞれ入力された場合には第２のｐ型ス
イッチングトランジスタ４ｂが導通するので、第４の信
号線７からは第３の信号線６Ｃへの入力信号がそのまま
出力される。
ｂに“Ｏｍがそれぞれ入力された場合には第２のｐ型ス
イッチングトランジスタ４ｂが導通するので、第４の信
号線７からは第３の信号線６Ｃへの入力信号がそのまま
出力される。
これに対して第１の信号線６ａに信号“０”が、第２の
信号線６ｂに信号“１＃がそれぞれ入力された場合には
、ＮＯＲゲート１の出力が“０”になり第１のインバー
タ３ａの出力が“１”になる、また第１のＮ＾ＮＤゲー
ト２ａの出力が１＃になるので、第１のＮＡＮＤゲート
２ａの出力は“０”になり、これが第２のインバータ３
ｂにて反転されて“１”になり、第２のｎ型スイッチン
グトランジスタ５ｂのベースに与えられるため第３の信
号線６Ｃが第４の信号線７と接続される。
信号線６ｂに信号“１＃がそれぞれ入力された場合には
、ＮＯＲゲート１の出力が“０”になり第１のインバー
タ３ａの出力が“１”になる、また第１のＮ＾ＮＤゲー
ト２ａの出力が１＃になるので、第１のＮＡＮＤゲート
２ａの出力は“０”になり、これが第２のインバータ３
ｂにて反転されて“１”になり、第２のｎ型スイッチン
グトランジスタ５ｂのベースに与えられるため第３の信
号線６Ｃが第４の信号線７と接続される。
この際、ＮＯＲゲート１の出力が“Ｏｍになるので第１
のｎ型スイッチングトランジスタ５ａは導通せず、また
第１のＮＡＮＯゲート２ａの出力が“１＃になるので第
１のｐ型スイッチングトランジスタ４ａも導通しない。
のｎ型スイッチングトランジスタ５ａは導通せず、また
第１のＮＡＮＯゲート２ａの出力が“１＃になるので第
１のｐ型スイッチングトランジスタ４ａも導通しない。
なお第２のＮＡＮＤゲート２ｂの出力“Ｏｍが第２のｐ
型スイッチングトランジスタ４ｂのベースに与えられる
のでこの第２のｎ型スイッチングトランジスタ５ｂは導
通する。
型スイッチングトランジスタ４ｂのベースに与えられる
のでこの第２のｎ型スイッチングトランジスタ５ｂは導
通する。
従って、第１の信号線６ａに“０”が、第２の信号線６
ｂに“１”がそれぞれ入力された場合には第２のｎ型ス
イッチングトランジスタ５ｂが導通するので、第４の信
号線７からは第３の信号線６Ｃへの入力信号がそのまま
出力される。
ｂに“１”がそれぞれ入力された場合には第２のｎ型ス
イッチングトランジスタ５ｂが導通するので、第４の信
号線７からは第３の信号線６Ｃへの入力信号がそのまま
出力される。
なお、上記実施例では第１の信号線６ａと第２の信号線
６ｂとの入力出力が“１′と０″との組合わせである場
合、第２のｐ型スイッチングトランジスタ４ｂと第２の
ｎ型スイッチングトランジスタ５ｂとが共に導通するよ
うに構成されているが、これはｎ型スイッチングトラン
ジスタ （本実施例では５ｂ）はハイレベルの信号の伝
送効率が低く、また逆にｎ型スイッチングトランジスタ
（本実施例では４ｂ）はローレベルの信号の伝送効率
が低いため、両者を併用してそれぞれの信号を確実に伝
送するようにしているためである。
６ｂとの入力出力が“１′と０″との組合わせである場
合、第２のｐ型スイッチングトランジスタ４ｂと第２の
ｎ型スイッチングトランジスタ５ｂとが共に導通するよ
うに構成されているが、これはｎ型スイッチングトラン
ジスタ （本実施例では５ｂ）はハイレベルの信号の伝
送効率が低く、また逆にｎ型スイッチングトランジスタ
（本実施例では４ｂ）はローレベルの信号の伝送効率
が低いため、両者を併用してそれぞれの信号を確実に伝
送するようにしているためである。
以上のように本発明によれば、３ビットで１単位のデー
タを早ければ２ビットが入力された時点で復号データと
して出力することが出来、また遅くとも３ビット目のデ
ータあそのまま復号結果のデータとして出力されるので
、受信したデータの復号に要する時間が短縮される。
タを早ければ２ビットが入力された時点で復号データと
して出力することが出来、また遅くとも３ビット目のデ
ータあそのまま復号結果のデータとして出力されるので
、受信したデータの復号に要する時間が短縮される。
第１図は本発明方法の手順を説明するためのフローチャ
ート、第２図は本発明方法を実施するための具体回路構
成を示すブロック図、第３図はその詳細な回路構成を示
す本発明回路の回路図、第４図は従来の一般的な通信系
を模式的に示すブロック図である。 １ ・Ｎｏｔ？ゲート ２ａ−第１のＮＡＮＤゲート
２ｂ・・・第２のＮＡＮＤゲート ３ａ・・・第１の
インバータ３ｂ・・・第２のインバータ ４ａ・・・
第１のｎ型スイッチングトランジスタ ４ｂ・・・第
２のｎ型スイッチングトランジスタ ５ａ・・・第１
のｎ型スイッチングトランジスタ ５ｂ・・・第２の
ｎ型スイッチングトランジスタ ６ａ、６ｂ、６ｃ・
・・第１．第２．第３の信号線 ７・・・第４の信号
線 ８・・・電源電位９・・・接地電位 １０−・
・検出手段 ２ｏ・・・第１の信号発生手段 ３０
・・・第３の信号発生手段 ４ｏ・・・ゲート手段 なお、各図中同一符号は同−又は相当部分を示す。
ート、第２図は本発明方法を実施するための具体回路構
成を示すブロック図、第３図はその詳細な回路構成を示
す本発明回路の回路図、第４図は従来の一般的な通信系
を模式的に示すブロック図である。 １ ・Ｎｏｔ？ゲート ２ａ−第１のＮＡＮＤゲート
２ｂ・・・第２のＮＡＮＤゲート ３ａ・・・第１の
インバータ３ｂ・・・第２のインバータ ４ａ・・・
第１のｎ型スイッチングトランジスタ ４ｂ・・・第
２のｎ型スイッチングトランジスタ ５ａ・・・第１
のｎ型スイッチングトランジスタ ５ｂ・・・第２の
ｎ型スイッチングトランジスタ ６ａ、６ｂ、６ｃ・
・・第１．第２．第３の信号線 ７・・・第４の信号
線 ８・・・電源電位９・・・接地電位 １０−・
・検出手段 ２ｏ・・・第１の信号発生手段 ３０
・・・第３の信号発生手段 ４ｏ・・・ゲート手段 なお、各図中同一符号は同−又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １、１ビットのディジタルデータ“１”が“１，１，１
”に、同“０”が“０，０，０”に符号化されたディジ
タル信号の復号方法において、 ３ビットのデータの内、最初の２ビットが 共に“１”であれば１ビットのデータ“１”に復号し、 最初の２ビットが共に“０”であれば１ビットのデータ
“０”に復号し、 最初の２ビットが“１”と“０”の組合わせであれば第
３のビットのデータをそのまま復号すること を特徴とするディジタル信号の復号方法。 ２．１ビットのディジタルデータ“１”が“１，１，１
”に、同“０”が“０，０，０”に符号化されたディジ
タル信号の各ビットの信号が第１、第２、第３の信号線
に入力され、入力された３ビットのデータを１ビットの
データに復号して第４の信号線から出力するディジタル
信号の復号回路において、 第１の信号線と第２の信号線の入力信号が共に“１”ま
たは“０”あるいは“１”と“０”との組合わせである
ことを検出してそれぞれ第１、第２、第３の検出信号を
出力する検出手段と、該検出手段から前記第１の検出信
号が与えられることにより、“１”を出力する第１の信
号発生手段と、 前記検出手段から前記第２の検出信号が与えられること
により、“０”を出力する第２の信号発生手段と、 前記第３の信号線の入力信号が与えられており、前記検
出手段から前記第３の検出信号が与えられることにより
、前記第３の信号線の入力信号を前記第４の信号線へ出
力するゲート手段と を備えたことを特徴とするディジタル信号の復号回路。 ３、１ビットのディジタルデータ“１”が“１，１，１
”に、同“０”が“０，０，０”に符号化されたディジ
タル信号の各ビットの信号が第１、第２、第３の信号線
に入力され、入力された３ビットのデータを１ビットの
データに復号して第４の信号線から出力するディジタル
信号の復号回路において、 前記第１の信号線と第２の信号線の入力信号が入力され
るＮＯＲゲートと、 コレクタが前記第４の信号線に、エミッタが接地電位に
、ベースが前記ＮＯＲゲートの出力にそれぞれ接続され
、前記ＮＯＲゲートの出力が“０”の場合に前記第４の
信号線の出力信号を接地電位とする第１のｎ型スイッチ
ングトランジスタと、 前記第１の信号線と第２の信号線の入力信号が入力され
る第１のＮＡＮＤゲートと、 コレクタが電源電位に、エミッタが前記第４の信号線に
、ベースが前記第１のＮＡＮＤゲートの出力にそれぞれ
接続され、前記第１のＮＡＮＤゲートの出力が“０”の
場合に前記第４の信号線の出力信号を前記電源電位とす
る第１のｐ型スイッチングトランジスタと、前記ＮＯＲ
ゲートの出力信号が入力される第１のインバータと、 該第１のインバータの出力と前記第１のＮＡＮＤゲート
の出力とが入力される第２のＮＡＮＤゲートと、 コレクタが前記第３の信号線に、エミッタが前記第４の
信号線に、ベースが前記第２のＮＡＮＤゲートの出力に
それぞれ接続され、前記第２のＮＡＮＤゲートの出力が
“０”の場合に前記第３の信号線の入力信号を前記第４
の出力信号とする第２のｐ型スイッチングトランジスタ
と、 前記第２のＮＡＮＤゲートの出力が入力される第２のイ
ンバータと、 コレクタが前記第３の信号線に、エミッタが前記第４の
信号線に、ベースが前記第２のインバータの出力にそれ
ぞれ接続され、前記第２のインバータの出力が“１”の
場合に前記第３の信号線の入力信号を前記第４の出力信
号とする第２のｐ型スイッチングトランジスタと を備えたディジタル信号の復号回路。 ４、ワンチップ上に構成されてなる特許請求の範囲第３
項記載のディジタル信号の復号回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62324408A JPH01166632A (ja) | 1987-12-22 | 1987-12-22 | ディジタル信号の復号方法及びその回路 |
| US07/217,585 US4943965A (en) | 1987-12-22 | 1988-07-11 | Digital signal decoding method and circuit therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62324408A JPH01166632A (ja) | 1987-12-22 | 1987-12-22 | ディジタル信号の復号方法及びその回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01166632A true JPH01166632A (ja) | 1989-06-30 |
Family
ID=18165466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62324408A Pending JPH01166632A (ja) | 1987-12-22 | 1987-12-22 | ディジタル信号の復号方法及びその回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4943965A (ja) |
| JP (1) | JPH01166632A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04262630A (ja) * | 1991-02-15 | 1992-09-18 | Fujitsu Ltd | 衛星通信方式 |
| DE4444602C1 (de) * | 1994-12-14 | 1996-09-19 | Sgs Thomson Microelectronics | Verfahren zur Bewertung eines RDS-Signals |
| SE511310C2 (sv) * | 1997-05-20 | 1999-09-06 | Ericsson Telefon Ab L M | Förfarande för bitdetektering i ett radiokommunikationssystem |
| US10156842B2 (en) | 2015-12-31 | 2018-12-18 | General Electric Company | Device enrollment in a cloud service using an authenticated application |
| US10318903B2 (en) | 2016-05-06 | 2019-06-11 | General Electric Company | Constrained cash computing system to optimally schedule aircraft repair capacity with closed loop dynamic physical state and asset utilization attainment control |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3449716A (en) * | 1963-05-09 | 1969-06-10 | Sangamo Electric Co | Digital self-optimizing terminal |
| GB2156117A (en) * | 1984-03-14 | 1985-10-02 | Philips Electronic Associated | Method of, and a circuit for, estimating true data from distorted digital data signals |
| US4617475A (en) * | 1984-03-30 | 1986-10-14 | Trilogy Computer Development Partners, Ltd. | Wired logic voting circuit |
| JPS6170637A (ja) * | 1984-09-11 | 1986-04-11 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 多数決によるエラ−検出訂正方法 |
| EP0193332B1 (en) * | 1985-02-22 | 1992-07-22 | Nec Corporation | Received signal processing apparatus |
| US4809274A (en) * | 1986-09-19 | 1989-02-28 | M/A-Com Government Systems, Inc. | Digital audio companding and error conditioning |
| US4771427A (en) * | 1986-10-02 | 1988-09-13 | United Technologies Corporation | Equalization in redundant channels |
| FR2606239A1 (fr) * | 1986-10-30 | 1988-05-06 | Bull Sa | Procede et dispositif de transmission de donnees numeriques |
-
1987
- 1987-12-22 JP JP62324408A patent/JPH01166632A/ja active Pending
-
1988
- 1988-07-11 US US07/217,585 patent/US4943965A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4943965A (en) | 1990-07-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0273736A (ja) | 情報処理システム | |
| US5694429A (en) | Mobile radio communication system | |
| JPH01166632A (ja) | ディジタル信号の復号方法及びその回路 | |
| JPH0823310A (ja) | 光信号伝送装置 | |
| JPH0254639A (ja) | 誤り訂正機能付データ変復調装置 | |
| JPH0294838A (ja) | 誤り訂正回路 | |
| JPH04287543A (ja) | 並列光伝送回路 | |
| JPS62268231A (ja) | デイジタル伝送回路 | |
| JP2845720B2 (ja) | 誤り検出装置 | |
| JPH0437342A (ja) | データ伝送方法及びデータ伝送装置 | |
| JPS63208333A (ja) | Ｐｃｍ信号復号器 | |
| JP2001119326A (ja) | 伝送路監視装置 | |
| Sinha et al. | Circuitry for Error Detection and Correction in Digital Data Transmission | |
| JPS60167549A (ja) | 送受信回路 | |
| JPH03266523A (ja) | 符号変換回路 | |
| JPS62217742A (ja) | デ−タ通信制御装置 | |
| JPH02240753A (ja) | 非同期通信用ｉｃ | |
| JPS58125937A (ja) | 符号伝送方式 | |
| JPH0783272B2 (ja) | 符号変換回路 | |
| JPH0746135A (ja) | ３値符号送受信回路 | |
| JPH03133214A (ja) | 符号変換回路 | |
| JP2005184211A (ja) | デジタル無線装置による制御信号伝送方式 | |
| JPH08316921A (ja) | 符号伝送方法 | |
| JPH10163878A (ja) | 信号転送方法および信号転送システム | |
| JPH04142129A (ja) | 信号送信装置および信号受信装置 |