JPH02240753A - 非同期通信用ｉｃ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は非同期通信用ＩＣにおけるエラー検出機能に
関するものである。

〔従来の技術〕

第３図は従来の非同期通信用ＩＣの送受信部の構成ブロ
ック図である。図Ｉこおいて、（１３は送信部、（３）
は受信部、（５１はパリティ発生回路、（６）はパリテ
ィ検出回路を示す。第３図の転送内容は第４図のように
なる。転送データは６ビツトを１つの■位としていて、
Ｄｏ＃Ｄ、である。また、Ｄ０７は次の転送データの先
頭ビットである。ＳＴはスタートビット、Ｐはパリティ
ビット、ＳＴＰはストップビットである。

従来の技術では転送データのエラー検出ｌζ１ビツトの
パリティビットＰを使用していた。

〔発明が解決しようとする課題〕

従来の非同期通信のエラー検査技術はパリティチエツク
で行っている。しかし、この場合、偶数個のビットエラ
ーが発生した時は検出出来ない。

この発明は上記のような問題点を解消するためになされ
たもので、エラー検出率を上げることを目的としている
。

〔課題を解決するための手段〕

この発明に係る非同期通信ＩＣはエラー検出に巡回冗長
検査ｃ以下ＣＲＣと呼ぶ）による複数個のチェックコー
ドを使用したものである。

〔作用〕

この発明における非同期通信ＩＣは通信データの後にエ
ラー検出用のチェックコードをＣＲＣによる複数個のビ
ットを付加することによって、バースト誤りを検出する
事が可能となり、奇数個のビット誤りしか検出出来ない
パリティチエツクよりもエラー検出率は上がる。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図はこの発明の一実施例を示す非同期通信用ＩＣの
送受信部の構成ブロック図である。図において、ＩＩＪ
は送信部、（２）はチェックコード発生回路、（３）は
受信部、（４）はチェックコード検出回路である。

チェックコード発生回路（２）およびチェックコード検
出回路（４）はＣＲＣでチェックコードを発生する回路
と検出する回路である。第２図はこの発明の一実施例を
示す非同期通信用ＩＣの転送内容で、ＳＴはスタートビ
ット、ＳＴＰはストップビットである。

転送データは６ビツトを１つの単位としていて、Ｈ，Ｈ
−Ｌ−Ｌ−Ｈ−Ｈ・の内容である。また、チェックコー
ドはＨＬＬＨでの内容である。

次に動作について説明する。

送信を行う時、チェックコード発生回路（２）でチェッ
クコードを発生させ、送信データの後に複数個のチェッ
クコードを出力する。また、受信時にはチェックコード
検出回路（４）でチェックコードを検出シ、受信データ
にエラーがあるかどうか判定する。この場合はデータが
６ビツトで、チェックコードが４ビツトの例を示してい
る。

〔発明の効果〕

以上のようにこの発明によれば、ＣＲＣによる複数個の
チェックコードをデータの後に付ける事により、パリテ
ィチエツクに比べ、エラー検出率を上げることができる
。

【図面の簡単な説明】

第１図、第２図はこの発明の一実施例を示したもので、
第１図は非同期通信ＩＣの送受信部の構成ブロック図、
第２図は第１図の転送内容を示す図、第３図、第４図は
従来のもので、笛３図は非同期通信ＩＣの送受信部の構
成ブロック図、第４図は第３図の転送内容を示す図であ
る。 図−ζおいて、（υは送信部、（２）はチェックコード
発生回路、（３）は受信部、（４）はチェックコード検
出回路を示す。 なお、図中、同一符号は同一　または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 複数個のチェックコードを持つた巡回冗長検査を行う機
   能を備えた事を特徴とする非同期通信用ＩＣ。