JP2003143242A - データ通信方法及びデータ通信装置 - Google Patents

Abstract

(57)【要約】 【課題】 パラレルリンクを使用して高速なデータ通信
及びタイミングスキューを低減し、より高速なデータ通
信を可能としたデータ通信方法とデータ通信装置を提供
する。 【解決手段】 ２以上からなるＮビットのデータを３以
上からなるＭビットの送信データに符号化し、送信クロ
ックに同期させて該送信データのいずれか少なくとも１
つのレベルが遷移するように送信信号を生成して伝送線
路に送信し、上記伝送線路を通して受信された上記Ｍビ
ットからなる受信信号の遷移を捕らえて上記送信クロッ
クに対応された上記Ｍビットの受信データを検出し、そ
れに基づいてもとのＮビットのデータに復号化する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、データ通信装置
に関し、主として超小型演算処理装置（ＭＰＵ：Ｍｉｃ
ｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）もしくは、主
記憶装置等との間でのデータ通信技術に利用して有効な
技術に関するものである。

【０００２】

【従来の技術】集積回路同士のデータ通信の方式は、主
として伝送線路を複数用い、データを並列に通信する並
列通信方式（パラレルリンク：Ｐａｒａｌｌｅｌ Ｌｉ
ｎｋ）と、伝送線路を単数用いてデータを直列に通信す
る直列通信方式（シリアルリンク：Ｓｅｒｉａｌ Ｌｉ
ｎｋ）とに分けられる。通常パラレルリンクは、複数デ
ータを同時に通信することが可能であるため、単位時間
当たりの送受信データ量が大きいが、複数データのタイ
ミングのずれ（スキュー）を抑える必要があるため、伝
送線路の短い上記半導体集積回路同士のデータ通信等に
おいて一般的に用いられている。これに対し上記シリア
ルリンクは、１回に送受信できるデータ量は１つである
ため、単位時間当たりの送受信データ量は少ないもの
の、タイミングスキューを考える必要が少ないため、長
距離の伝送が容易であり、主にＶＴＲ（ビディオ・テー
プ・レコーダ）、ＤＶＤプレーヤやミニディスク・レコ
ーダ、セットトップボックス等のデジタル機器の相互接
続に用いられている。

【０００３】上記パラレルリンクの例として、ＪＥＤＥ
Ｃ Ｓｔａｎｄａｒｄ ７９， Ｄｏｕｂｌｅ Ｄａｔ
ａ Ｒａｔｅ （ＤＤＲ） ＳＤＲＡＭ Ｓｐｅｃｉｆ
ｉｃａｔｉｏｎ（以下、文献１という）が挙げられる。
またシリアルリンクの例として、ＩＥＥＥ １３９４ａ
−２０００（以下、文献２という）が挙げられる。

【０００４】

【発明が解決しようとする課題】金属酸化膜半導体（Ｍ
ＯＳ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ）トランジスタのスケーリングにより、集積回路
（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）の処
理能力は劇的に増加してきた。しかし、ＩＣと外部との
インターフェースはＭＯＳのスケーリングが通用しにく
く、それに伴いＩＣと外部とのデータ通信速度が問題と
なってきた。特に同一回路基板（ＰＣＢ：Ｐｒｉｎｔｅ
ｄ Ｃｉｒｃｕｉｔ Ｂｏａｄ）上におけるＩＣとＩＣ
と（集積回路同士）の通信では、通信速度が不足しシス
テム全体の性能を引き下げる要因になりつつある。

【０００５】従来のパラレルリンクでは同じデータが続
いた場合、伝送線に信号の遷移が起こらない。このた
め、連続したデータの個数（ラン長）を判別するため、
クロック信号もしくはデータストローブ信号が必要とな
る。クロック信号とデータを別々に送ることの問題点
は、タイミング制約の問題である。従来のパラレルリン
クでは、データのウインドウの中央付近で、データ取り
込み用クロック信号ＣＬＫが立ち上がり（もしくは立ち
下がり）、データを一括して取り込む。前記文献１にお
いて、メモリ→メモリコントローラへのデータ伝送（リ
ード動作）では、ＤＱＳ信号（ストローブ）とＤＱ（デ
ータ）が同位相で出力されるが、メモリコントローラ内
部でデータ取り込み用の位相を生成する。

【０００６】この場合、データおよびクロック信号ＣＬ
Ｋは、ジッタ及びスキューを持つため位相にばらつきが
見られる。データを正しく取り込むためには、クロック
信号ＣＬＫに対してデータに、十分なセットアップ時間
およびホールド時間が必要となる。タイミング余裕であ
るデータのウインドは、クロック信号ＣＬＫのジッタで
減少し、更にセットアップ時間及びホールド時間に分割
される。データ転送速度が上がると、データのウインド
ウが小さくなるのに対し、データおよびクロック信号Ｃ
ＬＫにおける位相のばらつきはあまり変化しない。この
ことが、パラレルリンクにおいて伝送線路１本当たりの
データ転送速度の上昇を妨げている。

【０００７】半導体集積回路装置の入出力ピンには必ず
インダクタンス成分が含まれる。通常ＣＭＯＳバッファ
は定常状態では電流を流さず、伝送線路が遷移するとき
のみ電流が発生する。上記パラレルリンクでは、複数の
出力バッファを有し、全ての出力バッファの出力信号が
遷移した場合には、チップ内部の電源線と接地線との間
には大きな電流が流れる。インダクタンスの両端に現れ
る電位差は、流れる電流の変化量に依存して大きくな
る。このため、上記のように大きく電流が変化する場合
には、出力バッファに動作電圧を与える電源線と接地線
との電位差は、大きく減少する。ただし、外部の電源線
及び接地線は安定しているとする。この電源線−接地線
の変動を同時スイッチングノイズといい、電源電圧が減
少することで、出力バッファの電流駆動力は減少し、出
力バッファの遅延は大きくなる。

【０００８】逆に、上記複数の出力バッファのうち１つ
の出力バッファの出力信号にしか遷移が発生しない場合
には、出力バッファに動作電圧を与える電源線と接地線
との間には、あまり電流が流れず、電流の変化量も少な
い。このため、インダクタンスの両端に現れる電位差
は、流れる電流の変化量に依存して小さいものとなる。
このように電流の変化量が小さい場合には、出力バッフ
ァに動作電圧を与える電源線と接地線との電位差はあま
り減少しない。そのため、出力バッファの電流駆動力は
あまり減少せず、出力バッファの遅延は小さくなる。

【０００９】このように遷移する出力信号の多い場合と
少ない場合とで出力バッファでの遅延時間に差が生じて
伝送線路上でジッタとして観測される。ジッタは、タイ
ミングウインドウ減少の原因となり、伝送速度の高速化
に対する障害となる。容易に類推できることであるが、
この同時スイッチングノイズによる伝送線路のジッタは
伝送線路の数が多ければ多いほど大きくなり、伝送線路
数の増加も妨げる。

【００１０】本発明の目的は、パラレルリンクを使用し
つつ、高速なデータ通信を実現したデータ通信方法とデ
ータ通信装置を提供することにある。本発明の他の目的
は、パラレルリンクを使用しつつ、タイミングスキュー
を低減し、より高速なデータ通信が可能なデータ通信方
法とデータ通信装置を提供することにある。この発明の
前記ならびにその他の目的と新規な特徴は、本発明の記
述および添付図面から明らかになるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、２以上からなるＮビットの
データを３以上からなるＭビットの送信データに符号化
し、送信クロックに同期させて該送信データのいずれか
少なくとも１つのレベルが遷移するように送信信号を生
成して伝送線路に送信し、上記伝送線路を通して受信さ
れた上記Ｍビットからなる受信信号の信号遷移を捕らえ
て上記送信クロックに対応された上記Ｍビットの受信デ
ータを検出し、それに基づいてもとのＮビットのデータ
に復号化する。

【００１２】

【発明の実施の形態】図１に、本発明に係るデータ通信
装置の一実施例のブロック図が示されている。この実施
例のデータ通信装置の大まかな構成は、次の通りであ
る。１１０は送信側装置であり、１２０は受信側装置で
ある。これらの送信側装置１１０と受信側装置１２０
は、特に制限されないが、それぞれが半導体チップに形
成される。上記２つの半導体チップ１１０と１２０と
は、伝送線路１１０＿０〜１１０＿５により接続され
る。これらの伝送線路１１０＿０〜１１０＿５は、特に
制限されないが、上記送信側装置１１０と受信側装置１
２０とが搭載される実装基板上のプリント配線等により
構成される。

【００１３】送信側装置１１０において、端子１１６＿
０〜１１６＿３（１１６＿ｎ）はデータ入力端子であ
り、送信側装置１１０に含まれる図示しないデータ処理
回路で形成された送信データが入力される。特に制限さ
れないが、この実施例では、端子１１６＿０〜１１６＿
３に対応された４ビットのパラレルデータを送信する例
に向けられている。上記４ビットのデータは、符号化回
路１１１により６ビットの遷移符号１１７＿０〜１１７
＿５に変換される。これら遷移符号１１７＿０〜１１７
＿５は、送信回路を通して上記伝送線路１０１＿０〜１
０１＿５へ送出される。

【００１４】上記送信回路は、送信用のクロック信号１
１８により動作するＤ−フリップフロップ回路１１２＿
０〜１１２＿５及び１１３＿０〜１１３＿５と排他的論
理和回路１１４により、上記遷移符号の論理値を伝送線
路のレベルの遷移の有無の形態に変換し、出力バッファ
１１５を介して上記伝送線路１０１＿０〜１０１＿５に
向けて送出する。例えば、遷移符号の論理値が“１”
（＝論理１）なら伝送線路のレベルを遷移させ、“０”
（＝論理０）なら伝送線路のレベルを遷移させないで前
のレベルを維持させるという形態に変換するものであ
る。このような伝送線路のレベルの遷移を形成するため
に、排他的論理和回路が用いられる。

【００１５】上記フリップフロップ回路１１２＿０〜１
１２＿５から遷移符号が出力され、フリップフロップ回
路１１３＿０〜１１３＿５には、上記排他的論理和回路
１１４により形成された１つ前に送信した伝送線路のレ
ベルが保持されている。排他的論理和回路１１４は、フ
リップフロップ回路１１２＿０〜１１２＿５から出力さ
れる遷移符号が論理１なら、フリップフロップ回路１１
３＿０〜１１３＿５に保持されている１つ前の伝送線路
のレベルを遷移（反転）させ、遷移符号が論理０ならフ
リップフロップ回路１１３＿０〜１１３＿５に保持され
ている１つ前と同じ伝送線路のレベルを出力させる。

【００１６】受信側装置１２０において、上記伝送線路
１０１＿０〜１０１＿５を通して伝えられた伝送線路の
レベルは、入力バッファ１２５により取り込まれ、フリ
ップフロップ回路１２３＿０〜１２３＿５と排他的論理
和回路１２４からなる受信回路により、上記転送線路の
レベルの遷移の有無の形態の受信信号を２値の遷移符号
１２７＿０〜１２７＿５に変換する。これらの遷移符号
１２７＿０〜１２７＿５は、復号回路１２１によりもと
の４ビットのデータに復号化され、フリップフロップ回
路１２２＿０〜１２２＿３に取り込まれて４ビットの受
信データ１２６＿０〜１２６＿３が形成される。これら
の受信データは、図示しない信号処理回路に伝えられ
る。

【００１７】上記実施例において、送信側装置１１０の
送信データは、Ｎビットである場合には、符号化回路１
１１ではそれをＭビットの遷移符号に符号化するもので
あるが、この場合にＭ＞Ｎのように設定され、符号化さ
れて形成された遷移符号には少なくとも１ビットの論理
１を含むようにされる。

【００１８】図２には、前記図１の実施例回路の動作の
一例を説明するための動作波形図が示されている。初期
状態では、前記図１中のすべてのＤ−フリップフロップ
（Ｄ−ＦＦ）の出力が“０”であるものとして説明を行
う。実際のシステムにおいては、送／受信回路では回路
の初期化時及びデータ通信終了直後（又は直前）に、各
Ｄ−ＦＦのリセットを行うようにされる。よって、デー
タ送信開始直前にはすべてのＤ−ＦＦがリセットされて
いることになる。データ通信の終了タイミングは、命令
による方法、通信命令１回のデータ量をあらかじめ決定
しておくなどの方法が考えられるが、本発明はそれに限
定されるものではない。

【００１９】図２に示した通り、データ転送の周期をｔ
ＣＫと定義する。送信側装置１１０の動作は、次の通り
である。図示しない信号処理回路で形成された送信デー
タＤ（ｔ）［３：０］が、データ入力端子１１６＿０〜
１１６＿３に入力される。ここで、Ｄ（ｔ）［０］は入
力端子１１６＿０に、以下Ｄ（ｔ）［１］は１１６＿
１，Ｄ（ｔ）［２］は１１６＿２，Ｄ（ｔ）［３］は１
１６＿３へ入力される。以後、本明細書では、以下のよ
うな表現を用いる。「Ｄ（ｔ）［ｎ］が１１６＿ｎへ入
力される」。ここで、Ｄ（ｔ）［３：０］は、時刻ｔ，
ビット幅４ビットのデータを示す。また、Ｄ（ｔ）
［３：０］の値は、送信クロック１１８によって離散的
な値を取り、送信クロック１１８の１サイクル後のデー
タはＤ（ｔ＋１）［３：０］と表現する。ここで説明し
たデータの表現法式は、他のデータでも同様である。

【００２０】データＤ（ｔ）［３：０］は、符号化器１
１１により符号化され、遷移符号Ｔ（ｔ）［５：０］と
して配線１１７＿ｍへ出力される。この変換は、次の式
（１）のように表現することができる。 ｆ（Ｄ（ｔ）［３：０］）＝Ｔ（ｔ）［５：０］ ・・・・・・・・（１）

【００２１】図３には、データ符号化の一実施例の構成
図が示されている。同図は、Ｄ（ｔ）［３：０］からＴ
（ｔ）［５：０］への符号化の変換例が示されている。
図３を見て判る通り、Ｄ（ｔ）［３：０］とＴ（ｔ）
［５：０］は１対１に対応し、互いに変換可能である。
前記図１の符号化器１１１は、読み出し専用メモリ（Ｒ
ｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ： ＲＯＭ）を用いる
ことで実現できるが、次に示すような論理ゲート回路の
組み合わせでも実現可能である。

【００２２】図４には、この発明に用いられる符号化回
路の一実施例の回路図が示されている。この実施例で
は、入力端子１１６＿０〜１１６＿３から供給される４
ビットのパラレルデータは、２ビットずつが２組に分け
られて２入力のナンドゲート回路により４通りのデコー
ド信号に変換され、上記合計８つのデコード信号を２つ
ずつ組み合わせて合計１６通りのデコード信号に変換さ
れる。それを元にゲート回路により前記図３に示した６
ビットのうち３ビットが論理１となる遷移符号１１７＿
０〜１１７＿５を生成する。

【００２３】同図中の信号１７０１＿０〜１７０１＿３
は、前記図１には示されていないが、図３の”Ｎｏ Ｄ
ａｔａ”，”Ｃｏｍｍａｎｄ０”，”Ｃｏｍｍａｎｄ
１”，”Ｃｏｍｍａｎｄ２”にそれぞれ相当する。これ
らの４通りの制御信号１７０１＿０〜１７０１＿３が入
力されると、入力端子１１６＿０〜１１６＿３から入力
されたデータの符号化を行う経路に設けられた論理ゲー
トが閉じられて、その符号化が無効にされ、各１７０１
＿０〜１７０１＿３に対応して符号化された遷移符号が
出力される。これらの制御信号の意味は後に説明する。

【００２４】図３中の最下段のＤ（ｔ）［ｎ］の欄に”
（０）”とあるのは、Ｔ（ｔ）［５：０］＝”その他”
を変換した場合に、Ｄ（ｔ）［３：０］＝０が出力さ
れ、データ有効フラグ１２８も“０”になるという意味
で、Ｄ（ｔ）［３：０］からＴ（ｔ）［５：０］への変
換時には意味を持たない。また、図３に示した通り、Ｔ
（ｔ）［５：０］は６ビットの内、３ビットが”１”
で、他の３ビットが”０”を示すように符号化される。
この条件下でのＴ（ｔ）［５：０］の場合の数は式
（２）のように表現することが出来る。 ₆Ｃ₃ ＝２０ ・・・・・・・・・・・・・・・（２）

【００２５】Ｄ（ｔ）［３：０］は４ビット信号である
ため、場合の数は１６である。よって６ビットからなる
遷移符号Ｔ（ｔ）［５：０］によってＤ（ｔ）［３：
０］をすべて表現することが可能である。Ｔ（ｔ）
［ｍ］は、送信クロック１１８の立ち上がりエッジで、
フリップフロップ回路１１２＿ｍにラッチされる。この
時、フリップフロップ回路１１３＿ｍには、１サイクル
前の伝送線路のレベルＬ（ｔ−１）［ｍ］が保持され
る。ここで、初期状態であるＬ（ｔ−１）［ｍ］はすべ
て“０”である。Ｔ（ｔ）［ｍ］とＬ（ｔ−１）［ｍ］
は排他的論理和回路（ＥｘＯＲ）１１４で演算され、出
力バッファ１１５によって送信される。この伝送線路の
レベルを、次式（３）のようにＬ（ｔ）［ｍ］で示す。 Ｌ（ｔ）［ｍ］＝Ｔ（ｔ）［ｍ］＊Ｌ（ｔ−１）［ｍ］ ・・・・・（３） ここで、＊排他的論理和演算を表す（以下、同じ）。

【００２６】送信クロック１１８の次サイクルでは、入
力端子１１６＿ｎにＤ（ｔ＋１）［ｎ］が入力され、フ
リップフロップ回路１１３＿ｍにはＬ（ｔ）［ｍ］が保
持され、伝送線路１０１＿ｍのレベルはＬ（ｔ＋１）
［ｍ］となる。

【００２７】受信側装置１２０の動作は、次の通りであ
る。フリップフロップ回路１２３＿ｍには１サイクル前
の伝送線路のレベルＬ（ｔ−１）［ｍ］が保持されてい
る。ここでも、初期状態であるＬ（ｔ−１）［ｍ］はす
べて“０”である。このＬ（ｔ−１）［ｍ］と、入力バ
ッファ１２５によって増幅された伝送線路１０１＿ｍの
レベルＬ（ｔ）［ｍ］とを、排他的論理和回路１２４で
排他的論理和演算することにより、配線１２７＿ｍに、
次式（４）のように遷移符号Ｔ（ｔ）［ｍ］が出力され
る。 Ｔ（ｔ）［ｍ］＝Ｌ（ｔ）［ｍ］＊Ｌ（ｔ−１）［ｍ］ ・・・・・（４）

【００２８】排他的論理和演算の性質から、上記式
（３）が成立すれば無条件に上記式（４）が成立する。
復元された遷移符号Ｔ（ｔ）［５：０］は、復号回路１
２１によって復号され、Ｄ（ｔ）［３：０］が出力され
る。また復号回路１２１は、復号したデータが有効であ
るというフラグを、データ有効フラグ１２８として出力
する。このとき、復号回路１２１はＤ（ｔ）［ｍ］から
少し遅れてデータ有効フラグ１２８を出力するように設
計されている。データ有効フラグ１２８が、Ｄ（ｔ）
［ｍ］から少し遅れて立ち上がることにより、Ｄ−フリ
ップフロップ回路１２２＿ｎにおけるデータセットアッ
プ時間を確保できる。

【００２９】伝送線路におけるスキューなどにより、Ｔ
（ｔ）［５：０］が未だ無効である場合、すなわち前記
図３の”その他”が入力された場合、復号回路１２１の
データ有効フラグ１２８及びＤ（ｔ）［ｎ］はすべて
“０”が出力される。フリップフロップ回路１２２＿ｎ
はデータ有効フラグ１２８の立ち上がりエッジでＤ
（ｔ）［ｎ］を保持し、データ出力端子１２６＿ｎから
Ｄ（ｔ）［ｎ］を出力する。これにより送受信装置によ
るデータの伝送が完了する。なお、データ有効フラグ１
２８が立ち上がった直後は、１０１＿ｍと１２３＿ｍが
同じ値となるため、排他的論理和回路１２４の出力１２
７＿ｍ及び、復号回路１２１の出力はすべて“０”とな
る。復号回路１２１は符号化回路１１１と同様、ＲＯＭ
を用いて構成することが出来るが、次に示す論理ゲート
回路を用いた回路で構成することも可能である。

【００３０】図５には、この発明に用いられる復号回路
の一実施例の回路図が示されている。この実施例の復号
回路１２１は、入力端子１２７＿０〜１２７＿５から供
給される６ビットの遷移符号は、３ビットずつが２組に
分けられてナンドゲート回路によりそれぞれ８通りのデ
コード信号に変換され、上記合計１６つのデコード信号
を２つずつ組み合わせて合計２０通りのデコード信号が
形成され、それらを元にゲート回路により前記図３に示
した１６通りの４ビットのデータ１２９＿０〜１２９＿
３と、４通りの信号１８０１＿０〜１８０１＿３を生成
する。

【００３１】上記信号１８０１＿０〜１８０１＿３は、
前記図１に示されておらず、前記符号化回路１１１にお
ける信号１７０１＿０〜１７０１＿３に対応している。
つまり、信号１８０１＿０〜１８０１＿３は、前記図３
における”Ｎｏ Ｄａｔａ”，”Ｃｏｍｍａｎｄ
０”，”Ｃｏｍｍａｎｄ１”，”Ｃｏｍｍａｎｄ２”の
それぞれに対応している。

【００３２】図６には、この発明を説明するための波形
図が示されている。図６（ａ）と（ｂ）には、この発明
を説明するための波形例であり、図６（ｃ）には比較の
ための従来のパラレルリンクでの波形例が示されてい
る。前記文献１のようなパラレルリンクではは同じデー
タが続いた場合（Ｄ（ｔ）［３：０］＝Ｄ（ｔ−１）
［３：０］）、伝送線路に遷移が起こらない。このた
め、連続したデータの個数（ラン長）を判別するため、
クロック信号もしくはデータストローブ信号が必要とな
る。文献１において、ＤＱＳ信号がストローブ信号にあ
たる。

【００３３】図６（ｃ）に示した通り、従来のパラレル
リンクでは、データＤ（ｔ）［３：０］のウインドウ４
０１（ａ）の中央付近で、データ取り込み用クロック信
号ＣＬＫが立ち上がり（もしくは立ち下がり）、データ
Ｄ（ｔ）［３：０］を一括して取り込む。前記文献１に
おいて、メモリ→メモリコントローラへのデータ伝送
（リード動作）では、ＤＱＳ信号（ストローブ）とＤＱ
（データ）が同位相で出力されるが、メモリコントロー
ラ内部でデータ取り込み用の位相を生成するため、実質
的に図６（ｃ）と変わらない。

【００３４】上記（ｃ）に示した通り、データＤ（ｔ）
［３：０］およびクロック信号ＣＬＫは、ジッタ及びス
キューを持つため位相にばらつきが見られる（４０２，
４０３（ａ））。データＤ（ｔ）［３：０］を正しく取
り込むためには、クロック信号ＣＬＫに対してデータＤ
（ｔ）［ｎ］に、十分なセットアップ時間４０４および
ホールド時間４０５が必要となる。上記（ｃ）におい
て、タイミング余裕であるデータＤ（ｔ）［３：０］の
ウインドウ４０１（ａ）は、クロック信号ＣＬＫのジッ
タ４０２で減少し、更にセットアップ時間４０４及びホ
ールド時間４０５に分割される。データ転送速度が上が
ると、データＤ（ｔ）［３：０］のウインドウ４０１
（ａ）が小さくなるのに対し、データＤ（ｔ）［３：
０］およびクロック信号ＣＬＫにおける位相のばらつき
４０２，４０３（ａ）はあまり変化しない。このこと
が、パラレルリンクにおいて伝送線路１本当たりの、デ
ータ転送速度の上昇を妨げている。

【００３５】それに対して、本発明における送受信装置
は、伝送線路１０１＿ｍ上のレベルＬ（ｔ）［ｍ］自体
には情報がなく、レベルＬ（ｔ）［ｍ］の遷移にデータ
が符号化されており、さらに１データに対し必ず３つの
伝送線遷移が発生する。よって、Ｌ（ｔ）［ｍ］と別に
クロック信号もしくはデータストローブ信号を送信する
必要は無い。

【００３６】つまり、図６（ａ），（ｂ）に示した通
り、本発明における送受信装置では、クロック信号ＣＬ
Ｋを送信する必要が無い。データの取り込みクロック
は、データ有効フラグ１２８として伝送線路１０１＿ｍ
のレベルＬ（ｔ）［５：０］から直接抽出するため、デ
ータのセットアップ／ホールド時間の問題も回避でき
る。よって、タイミング制約は伝送線路１０１＿ｍのレ
ベルＬ（ｔ）［５：０］におけるウインドウ４０１
（ｂ）だけとなり、図６（ｃ）に示した従来のパラレル
リンクでとの比較において、図６（ａ）のように伝送速
度が同じならタイミングマージンを大きくすることがで
き、図６（ｂ）のようにタイミングマージンが同じなら
伝送線路１本当たりの、データ転送速度を容易に上げる
ことが出来る。

【００３７】加えて図３に示した通り、Ｔ（ｔ）［５：
０］は常に３ビットが“１”，その他３ビットが“０”
となるので、伝送線路は１データ当たり３つの伝送線が
必ず遷移することになる。そのため、多ビット伝送でし
ばしば問題となる同時スイッチングノイズの影響を一定
にすることで、実質的に同時スイッチングノイズ起因の
ジッタを抑えることが出来る。

【００３８】図７には、この発明に用いられる送信バッ
ファとパッケージの一実施例の概略等価回路図が示され
ている。図７に示した通り、送信装置を構成する半導体
集積回路装置のパッケージ５０３の入出力ピンには必ず
インダクタンス成分５０１が含まれる。通常ＣＭＯＳバ
ッファは定常状態では電流を流さず、伝送線路が遷移す
るときのみ電流が発生する。上記インダクタンスの両端
に現れる電位差は、次式（５）で表される。 ΔＶ＝Ｌ（ｄｉ／ｄｔ） ・・・・・・・・・・・・（５）

【００３９】本発明における送信装置１１０では、送信
信号のデータパターンに係わらず常に伝送線路１０１＿
０〜１０１＿５からなる６本中のうち３本の伝送線路の
信号レベルが遷移するようにデータが符号化される。そ
のため図８の波形図のように、信号遷移時６３１，６４
１での電流波形は常にほぼ一定となる。そのため、電源
電圧ＶＣＣの落ち込みも６３２，６４２のように一定と
なり、かかるタイミングでの出力バッファ１１５の動作
電圧５０４と、回路の接地電位５０５間の電位差も一定
となる。つまり、送信信号のデータパターンに係わらず
出力バッファ１１５の遅延が一定となる（ｄ（３））。

【００４０】したがって、本発明における送信装置１１
０では、同時スイッチングノイズの影響があるものの、
送信データのパターンには無関係にその効果が一定とな
るため、データパターンに依存したジッタが発生しな
い。これにより、いっそうのタイミングマージンの拡大
なるいは高速化が可能となるものある。

【００４１】これに対して、従来のパラレルリンクにお
いては同時スイッチングノイズ起因のジッタを抑えるた
めに、同時スイッチングノイズ自体を抑える必要があっ
た。例えば、４ビットのパラレルリンクでは４ビット遷
移時のノイズｄ（４）の絶対値を小さくすることで、１
ビット遷移時のノイズｄ（１）との差ｄ（４）−ｄ
（１）の値を抑えるという発想である。具体的な方法と
しては、低インダクタンスパッケージの採用及び電源パ
ッドを多数取ることでインダクタンス５０１の実効値を
小さくする方法が取られてきた。しかしその両者ともコ
スト増加の原因となる。特に近年、ＩＣの消費電流増加
とデータ入出力の高速化により、電源パッド及び信号パ
ッド数はＩＣのチップ面積を大きく左右する要因となっ
ている。

【００４２】本発明における送信側装置では、電源パッ
ドを増加せずに同時スイッチングノイズ起因のジッタを
抑えることが可能であるため、高速化やタイミングマー
ジンの拡大を図りつつ、従来のパラレルリンクと比較し
て信号パッド数は若干増加するものの電源パッドを削減
することでコスト削減も可能になるという優れた効果を
奏することができる。

【００４３】さらに、本発明における送信側装置１１０
と受信側装置１２０で転送できる情報の場合の数は２０
である。つまり、６ビットのうち、３ビットを論理１と
して３ビットを論理０とする情報の組み合わせは、２０
となる。上記４ビットのデータの場合の数は１６である
ため、４つの符号化されないパターンが存在することに
なる。この残った４つのパターンに適当な情報を載せる
ことが可能である。例えば、前記図３に示したように、
データなし（Ｎｏ Ｄａｔａ）や各種の命令（Ｃｏｍｍ
ａｎｄ０、Ｃｏｍｍａｎｄ１，Ｃｏｍｍａｎｄ２）を符
号化することが出来る。

【００４４】前記文献１においては、送信データＤＱと
は別の制御信号を用いたデータマスク信号やバースト転
送の停止命令が定義されており、信号パッド数の増加や
回路の複雑化の要因となっている。有効なデータが存在
しないことを符号化することで、これらが必要無くな
り、コスト削減が可能になる。また、命令をデータ伝送
線路に重畳することで、更に命令用の信号パッドを削減
することが出来る。

【００４５】この発明の適用によって、プリント基板に
形成される伝送線路でのデータ速度が大幅に高速とな
り、従来のパラレルリンクとは逆に、送信側装置１１０
における符号化回路１１１での信号処理の方が遅くなる
可能性を持つ。この場合には、符号化回路１１１での速
度によって、データ転送速度が決定されてしまうという
問題を有する。すなわち、端子１１６＿ｎに送信データ
Ｄ（ｔ）［ｎ］が入力されてから、符号化端子１１７＿
ｍに遷移符号Ｔ（ｔ）［ｍ］が出力されるまでの時間を
ｔＥＮとおくと、伝送線路１０１＿０〜１０１＿５にお
けるレベルＬ（ｔ）［ｍ］の遷移の間隔ｔＣＫをｔＥＮ
以下にすることは出来ない。

【００４６】図９には、本発明に係るデータ通信装置の
他の一実施例のブロック図が示されている。この実施例
は、伝送線路でのデータ速度に適合した高速なデータ通
信を可能とした高速送信側装置１１０＿２に向けられて
いる。図１０には、その動作の一例を説明するためのタ
イミング図が示されている。

【００４７】図９に示した通り、高速送信側装置１１０
＿２は、前記図１の送信側装置１１０と違い送信用位相
同期ループ（ＰＬＬ：Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏ
ｏｐ）回路７１０を持っている。この送信用ＰＬＬ回路
７１０は入力された送信クロック１１８から、９０°ず
つの位相差があるクロック信号７１１，７１２，７１
３，７１４を生成する。

【００４８】高速送信側装置１１０＿２は、特に制限さ
れないが、１サイクル当たり１６ビットのデータを扱う
ため、４組のデータ入力端子１１６＿ｎ＿０，１１６＿
ｎ＿１，１１６＿ｎ＿２，１１６＿ｎ＿３を持ってい
る。１６ビットの入力データＤ（４ｒ）［ｎ］，Ｄ（４
ｒ＋１）［ｎ］，Ｄ（４ｒ＋２）［ｎ］，Ｄ（４ｒ＋
３）［ｎ］がそれぞれ、データ入力端子１１６＿ｎ＿
０，１１６＿ｎ＿１，１１６＿ｎ＿２，１１６＿ｎ＿３
に入力されると、クロック信号７１１，７１２，７１
３，７１４の立ち上がりエッジによってＤ−フリップフ
ロップ回路７０２＿ｎ＿０，７０２＿ｎ＿１，７０２＿
ｎ＿２，７０２＿ｎ＿３にラッチされる。

【００４９】上記入力データＤ（４ｒ）［ｎ］，Ｄ（４
ｒ＋１）［ｎ］，Ｄ（４ｒ＋２）［ｎ］，Ｄ（４ｒ＋
３）［ｎ］は、０から始まるサイクル数を表し、この例
では［３：０］の４ビットを表している。したがって、
図１０において、Ｄ（０）［３：０］，Ｄ（１）［３：
０］，Ｄ（２）［３：０］，Ｄ（３）［３：０］からな
る１６ビットのデータが前のサイクルで出力され、Ｄ
（４）［３：０］，Ｄ（５）［３：０］，Ｄ（６）
［３：０］，Ｄ（７）［３：０］からなる１６ビットの
データが当該サイクルで送信される。

【００５０】それぞれの４ずつのデータは別々の符号化
回路１１１で並列に符号化される。符号化された遷移符
号Ｔ（４ｒ）［ｍ］，Ｔ（４ｒ＋１）［ｍ］，Ｔ（４ｒ
＋２）［ｍ］，Ｔ（４ｒ＋３）［ｍ］は信号線１１７＿
ｍ＿０，１１７＿ｍ＿１，１１７＿ｍ＿２，１１７＿ｍ
＿３に出力される。ここで、ｒはサイクル数、ｍは
［５：０］の６ビットを表す。

【００５１】遷移符号Ｔ（４ｒ）［ｍ］は、Ｄ−フリッ
プフロップ回路７０３＿ｍに保持されている前サイクル
の伝送線路のレベルＬ（４ｒ−１）［ｍ］と排他的論理
和演算されて、Ｌ（４ｒ）［ｍ］として信号線７０１＿
ｍ＿０に出力される。同様に遷移符号Ｔ（４ｒ＋１）
は、直前に出力されたＬ（４ｒ）［ｍ］と排他的論理和
演算されて、Ｌ（４ｒ＋１）［ｍ］として７０１＿ｍ＿
１に出力される。以下、Ｌ（４ｒ＋２）［ｍ］，Ｌ（４
ｒ＋３）［ｍ］がそれぞれ演算され、７０１＿ｍ＿２，
７０１＿ｍ＿３に出力される。

【００５２】信号線７０１＿ｍ＿３に出力されたＬ（４
ｒ＋３）［ｍ］は次のサイクルで使用するために、Ｄ−
フリップフロップ回路７０３＿ｍにラッチされる。信号
線７０１＿ｍ＿ｔに出力された、Ｌ（４ｒ）［ｍ］，Ｌ
（４ｒ＋１）［ｍ］，Ｌ（４ｒ＋２）［ｍ］，Ｌ（４ｒ
＋３）［ｍ］はパラレル−シリアル変換回路７２０で、
２４ビット幅の信号から６ビット幅の信号へ変換され
る。その時ビットレートは４倍となる。

【００５３】図１１には、前記図９のパラレル−シリア
ル変換回路の一実施例の回路図が示されている。この実
施例のパラレル−シリアル変換回路は、４ビットパラレ
ル信号を１ビットシリアル信号に変換するシリアライザ
９０１を、６個組み合わせた構造になっており、２４ビ
ットパラレル信号を１ビットシリアル信号×６に変換す
ることが出来る。上記シリアライザ９０１は、前記のよ
うに送信用ＰＬＬ回路７１０により形成されたクロック
信号７１１，７１２，７１３，７１４に対応し、送信ク
ロック１１８の１周期を１／４ずつ時分割して７０１＿
０＿０，７０１＿０＿１，７０１＿０＿２，７０１＿０
＿３の順にパラレルデータをシリアルに出力する。

【００５４】図１０のタイミング図において、送信クロ
ック１１８の周期は、Ｄ−フリップフロップ回路の遅延
ｔＦＦ，符号化回路１１１の遅延ｔＥＮ，排他的論理和
回路１１４の遅延ｔＥＯで決定される。ｔＦＦ，ｔＥＯ
の遅延量がｔＥＮと比較して無視できるとすれば、送信
クロック１１８の周期は、送信側装置１１０と高速送信
側装置１１０＿２とでほぼ同じ程度まで高速化できる。
高速送信側装置１１０＿２は送信クロック１１８の１／
４の周期でデータを転送できるため、高速送信側装置１
１０＿２は送信側装置１１０の４倍の高速な転送速度を
持つことになる。このことは、また符号化回路１１１で
の遅延時間ｔＥＮのほぼ１／４の高速なデータ転送速度
を実現できることを意味する。

【００５５】前記図９に示した実施例では、データ処理
を４並列で行ったが、これをもっと拡張することが出来
るのは明らかである。例えば８並列で処理を行えば、送
信クロック１１８の８倍の転送速度が得られる。このよ
うに、並列度を上げることによって、ＭＯＳトランジス
タの速度に係わりなく、要求されるデータ転送速度を得
ることが出来る。

【００５６】前記図１に示した受信側装置１２０におけ
るクリティカルパスは、 ｉ） 伝送線路１０１＿ｍのレベルが変化 ｉｉ） 復号回路１２１による復号 ｉｉｉ）データ有効フラグ１２８が立ち上がる ｉｖ） Ｄ−フリップフロップ回路１２３＿ｍに送線路
１０１＿ｍのレベルが保持される ｖ） 復号回路１２１による復号 ｖｉ） データ有効フラグ１２８が立ち下がる という経路である。

【００５７】ここで、Ｄ−フリップフロップ回路１２３
＿ｍや排他的論理和回路１２４における遅延量を無視出
来るほど小さいと考えると、復号回路１２１による復号
時間ｔＤＥの２倍の時間が転送データ周期ｔＣＫの最小
値となる。符号化回路１１１の処理時間ｔＥＮと復号回
路１２１の処理時間ｔＤＥが同一であるとすると、受信
回路１２０におけるデータ受信速度の上限は、送信回路
１１０における送信速度の上限の１／２ということにな
る。もちろん、高速送信回路１１０＿２と比較すると１
／８の速度でしか受信できない。言うまでもないことで
あるが、転送レートを高速化するためには受信回路の高
速化が必要である。

【００５８】図１２には、本発明に係るデータ通信装置
の他の一実施例のブロック図が示されている。この実施
例は、伝送線路でのデータ速度に適合した高速なデータ
通信を可能とした高速受信側装置１２０＿２に向けられ
ている。この実施例の高速受信側装置１２０＿２は、デ
ータサンプリング回路１０１０とデータデコード回路１
０２０とに分かれる。

【００５９】図１３には、前記図１２のデータサンプリ
ング回路１０１０の一実施例のブロック図が示され、図
１４にはその動作の一例を説明するためのタイミング図
が示されている。データサンプリング回路１０１０は、
受信用ＰＬＬ回路１１１０を持っており、かかる受信用
ＰＬＬ回路１１１０により受信クロック１００２から１
２位相のサンプリングクロック１１１１＿０〜１１１１
＿１１（１１１１＿ｓ）を生成している。この高速受信
側装置１２０＿２では、受信クロック１００２の周期
は、データ転送周期ｔＣＫの４倍に等しい。

【００６０】図１４のタイミング図において、受信用Ｐ
ＬＬ回路１１１０から出力されたサンプリングクロック
クロック１１１１＿ｓで伝送線路１０１＿ｍのレベルを
サンプリングする。伝送線路１０１＿ｍは、各レベルが
約３回ずつサンプリングされ（３倍オーバーサンプリン
グ）、７２ｂｉｔ（６×４×３）のサンプリングデータ
１００１＿ｍ＿ｓとしてデータデコード回路１０２０へ
出力される。

【００６１】この実施例のようなオーバーサンプリング
の利点を説明する。図１６にサンプリングクロック１１
１１＿ｓに対する伝送線路１０１＿ｍのレベルＬ（ｔ）
［ｍ］のタイミング図を示す。図１６に示した通り、伝
送線路１０１＿ｍにおけるジッタ，スキュー，受信用Ｐ
ＬＬのジッタ等により、サンプリングクロック１１１１
＿ｓに対する伝送線路１０１＿ｍのレベルＬ（ｔ）
［ｍ］のタイミングにはジッタが発生する。

【００６２】図１６の例によれば、サンプリングクロッ
ク１１１１＿（３ｒ＋１）でサンプリングされたレベル
Ｌ（ｔ）［ｍ］のみが正しいレベルをサンプリングでき
ている。その他のサンプリングデータは、ジッタの影響
を受けており、１つ前もしくは後のレベルをサンプリン
グしている可能性がある。３倍オーバーサンプリングを
行うことで、３組のサンプリングデータのうち、少なく
とも１組は正しい値をサンプリングしていることが期待
できる。

【００６３】図１５には、図１２のデコード回路１０２
０の一実施例のブロック図が示されている。サンプリン
２データ１００１＿ｍ＿ｓは、デコード回路１０２０で
デコードされる。図１５では、図の簡略化のため、ｍ方
向を省略していることに注意する。正しいデータＤ
（ｔ）［３：０］をデコードするために、デコード回路
１０２０はサンプリングクロック１１１１＿（３ｒ），
１１１１＿（３ｒ＋１），１１１１＿（３ｒ＋２）でサ
ンプリングされたサンプリングデータ１００１＿ｍ＿ｓ
から正しくサンプリングされているサンプリングデータ
を選択する必要がある。そこで、データの遷移に注目す
る。

【００６４】図１７に示した通り、図１６では１１１１
＿（３ｒ＋２）と１１１１＿（３ｒ）の間の遷移が最も
多く、次に１１１１＿（３ｒ）と１１１１＿（３ｒ＋
１）の間での遷移が多く、１１１１＿（３ｒ＋１）と１
１１１＿（３ｒ＋２）との間でははほとんど遷移が発生
していない。そのことから、サンプリングクロック１１
１１＿（３ｒ＋１）でサンプリングされた、サンプリン
グデータ１００１＿ｍ＿（３ｒ＋１）が正しいと判断で
きる。

【００６５】以上のことを踏まえた上で図１５を用いて
データデコード回路１０２０の動作を説明する。データ
デコード回路１０２０の信号遷移を図１８のタイミング
図に示す。まずサンプリングデータ１００１＿ｍ＿ｓ
は、図１８に示した通り位相がそろっていない。このま
までは処理を行うことが困難であるため、Ｄ−フリップ
フロップ回路１３０１＿ｍ＿ｓ，および１３０２＿ｍ＿
ｓで位相をそろえる。１３０１＿ｍ＿ｓと１３０２＿ｍ
＿ｓへ供給するクロック１１１１＿２，１１１１＿８の
位相は１８０°ずれているため、各Ｄ−フリップフロッ
プ回路のセットアップ／ホールド時間に余裕を持たせて
いる。

【００６６】フリップフロップ回路１３０２＿ｍ＿１２
には、１サイクル前の１３０２＿ｍ＿１１のデータが保
持されている。次に遷移を検出するために、隣接するＤ
−フリップフロップ回路１３０２＿ｍ＿ｓの排他的論理
和演算を排他的論理和回路１３０３で行う。算出された
７２ビットの遷移データ１３０６を計数回路１３１０へ
入力し、１００１＿ｍ＿（３ｒ），１００１＿ｍ＿（３
ｒ＋１），１００１＿ｍ＿（３ｒ＋２）のうち正しくサ
ンプリングされているものを判定する。

【００６７】選択されたサンプリングデータ１００１＿
ｍ＿ｓは、Ｄ−フリップフロップ回路１３０５＿ｍ＿ｔ
にラッチされる。なお、Ｄ−フリップフロップ回路１３
０５＿ｍ＿４には１サイクル前の１３０５＿ｍ＿３のデ
ータが保持されている。このＤ−フリップフロップ回路
１３０５＿ｍ＿ｔに保持されている、伝送線のレベルＬ
（ｔ）［ｍ］を用いて、データのデコードを行い、１６
ビットのデータ１２６＿ｎ＿ｔとして出力される。

【００６８】高速受信側装置１２０＿２において、復号
回路１２１の出力の一つであるデータ有効フラグ１２８
は使用されないため、データ有効フラグ１２８用の回路
を復号回路１２１から省略することは可能だが、デコー
ドされたデータが正しい値かどうかを判断する信号とし
て使用することが出来るため、この実施例においてはあ
えて残してある。

【００６９】高速受信側装置１２０＿２において受信速
度を制限する要因は、計数回路１３１０における処理時
間ｔＣＮかもしくは、復号回路１２１における処理時間
ｔＤＥである。排他的論理和回路１３０３，１２４の遅
延時間ｔＥＯを無視したとしても、受信クロック１００
２のサイクル時間はｔＣＮとｔＤＥの両者より大きくな
ければならない。この時、受信データのサイクル時間ｔ
ＣＫは、受信クロック１００２のサイクル時間の１／４
となる。

【００７０】ここで、ｔＣＮがｔＤＥより短くｔＤＥと
ｔＥＮがほぼ等しいとすれば、送信クロック１１８と受
信クロック１００２とに同じクロックを供給すること
で、高速送信側装置１１０＿２と高速受信側装置１２０
＿２との間で正しくデータの送受信が行われる。もし、
ｔＣＮもしくはｔＤＥが、ｔＤＥより大きかったとして
も、高速受信側装置１２０＿２における処理は、いずれ
もフィードバックを行わない。ゆえに、容易にパイプラ
イン化を行うことができるため、要求される通信速度に
応じて回路の動作速度を上げることが出来る。

【００７１】前記図９及び図１２実施例において、それ
ぞれ送信側装置と受信側装置を示したが、ＩＣの構成で
送信側装置もしくは受信側装置のみが必要となることは
まれであり、むしろ送信側装置と受信側装置とが１つの
ＩＣに集積されているのが一般的である。つまり、ＩＣ
同士でデータ通信を行うとき、１つのＩＣから他のＩＣ
に向けて一方向的にデータ通信を行うことはまれであ
り、上記２つのＩＣの間で双方向にデータが通信され
る。例えば、プロセッサとメモリとの間では、書き込み
動作ではプロセッサからメモリに向けてデータが伝えら
れるが、読み出し動作ではメモリからプロセッサに向け
てデータが伝えられる。したがって、本願において、送
信側装置や受信側装置は、データ通信の方向から見た概
念であり、実際のシステムでは１つの半導体集積回路装
置があるときは送信側装置とされ、別のときには受信側
装置とされる。

【００７２】したがって、高速送信側装置１１０＿２と
高速受信側装置１２０＿２とを１つのＩＣに集積する場
合、送信用ＰＬＬ回路７１０と受信用ＰＬＬ回路１１１
０とを送受信回路共用にして、回路面積及び消費電力を
低減することが可能である。例えば、受信用ＰＬＬ回路
１１１０のみを搭載し、クロック信号１１１１＿０，１
１１１＿３，１１１１＿６，１１１１＿９をそれぞれ、
クロック信号７１１，７１２，７１３，７１４として使
用するという方法が考えられる。

【００７３】前記図９及び図１２の実施例において２つ
の受信回路を示したが、伝送線路のレベルが遷移すると
いう特徴を用いて受信回路を構成する方法はこの２つに
限るものではない。よって、更にいくつかの受信側装置
の構成について説明する。

【００７４】図１９には、この発明に用いられる受信回
路の他の一実施例のブロック図が示されている。この実
施例は、３ビット遷移検出式受信回路１２０＿３に向け
られている。図２２には、その動作の一例を説明するめ
のにタイミング図が示されている。この実施例の受信回
路１２０＿３を、前記図１９及び図２２を参照して説明
する。

【００７５】伝送線路１０１＿ｍからレベルＬ（ｔ）
［ｍ］が入力される。ここで、Ｄ−フリップフロップ回
路１２３＿ｍには１サイクル前の伝送線路のレベルＬ
（ｔ−１）［ｍ］が保持されており、排他的論理和回路
１２４が遷移符号Ｔ（ｔ）［ｍ］を出力する。ここで３
ビット検出回路１９０１は、排他的論理和回路１２４の
出力１２７＿ｍのうち３ビット以上が“１”を示してい
るとき、３ビット検出信号１９０３に“１”の値を出力
する。上記３ビット検出回路１９０１が３ビット以上
“１”を示していることを検出するのに必要な時間はｔ
ＤＴとする。３ビット検出信号１９０３の立ち上がりエ
ッジにより、Ｄ−フリップフロップ回路１２３＿ｍは、
伝送線路のレベルＬ（ｔ）［ｍ］を保持し、Ｄ−フリッ
プフロップ回路１９０７＿ｍは遷移符号Ｔ（ｔ）［ｍ］
を保持する。

【００７６】４分周回路１９０６は、３ビット検出信号
１９０３の立ち下がりエッジに同期して、それぞれ位相
の異なる４つの４分周クロック信号１９０４＿ｓを出力
する。４分周クロック信号１９０４＿ｓの立ち上がりエ
ッジで、Ｄ−フリップフロップ回路がそれぞれ１９０２
＿ｍ上の遷移符号Ｔ（ｔ）［ｍ］を保持し、１９０５＿
ｍ＿ｓへ出力する。

【００７７】信号１９０４＿ｓは４分周クロックである
ため、１９０５＿ｍ＿ｓ上の遷移符号Ｔ（ｔ）［ｍ］は
４×ｔＣＫ期間保持される。この１９０５＿ｍ＿ｓ上の
遷移符号Ｔ（ｔ）［ｍ］を復号回路１２１が復号し、デ
ータＤ（ｔ）［ｎ］が得られる。最後にデータＤ（ｔ）
［ｎ］をＤ−フリップフロップ回路でラッチして、１２
６＿ｎ＿ｓとして出力する。なお、それぞれの復号回路
１２１から、データ有効フラグ１２８＿ｓが出力される
が、これは１２６＿ｎ＿ｓから出力されたデータが正し
く復号されたものかどうかを判定する信号として利用で
きる。

【００７８】この実施例の３ビット遷移検出式受信回路
１２０＿３におけるｔＣＫの最小値は以下の式（７）、
（８）によって規定される。 ４×ｔＣＫ＞ｔＤＦ＋ｔＦＦ ・・・・・・・・・・・（７） ｔＣＫ＞ｔＦＦ＋２（ｔＥＯ＋ｔＤＦ） ・・・・・・・・・・・（８）

【００７９】式（７）は、復号回路１２１による復号時
間ｔＤＥに許される時間による規定である。式（８）
は、まず３ビット検出回路１９０１が、３ビット遷移を
検出し、３ビット検出信号１９０３が立ち上がる（ｔＥ
Ｏ＋ｔＤＴ）。その後、Ｄ−フリップフロップ回路１２
３＿ｍに伝送線のレベルを保持することで（ｔＦＦ）、
排他的論理和回路１２４の出力がすべて“０”となり、
３ビット検出信号１９０３が立ち下がる（ｔＥＯ＋ｔＤ
Ｔ）までの時間による規定である。式（８）が満たされ
ないと、３ビット検出信号１９０３が立ち下がる前に伝
送線のレベルが遷移してしまい、次の３ビット検出信号
１９０３の立ち上がりエッジが消えてしまう。

【００８０】２つの式のうち、式（７）の方の規定は、
復号回路１２１による復号の並列度（この例では４）を
上げるか、復号回路１２１をパイプライン化すること
で、より小さいｔＣＫに対応させることが出来る。よっ
て、３ビット遷移検出式受信回路１２０＿３で受信でき
る最小ｔＣＫは、式（８）からわかるように３ビット検
出回路１９０１の検出時間ｔＤＴによって決定する。こ
れにより、３ビット検出回路１９０１の高速化が重要に
なる。そこで、３ビット検出回路１９０１を次に説明す
る図２０，図２１で示したようなアナログ回路で構成す
ることで、ディジタル回路を使用するよりも高速化が図
られる。

【００８１】図２０には、この発明に用いられる３ビッ
ト検出回路の一実施例の回路図が示されている。この実
施例は，差動型３ビット検出回路１９０１＿１に向けら
れている。並列形態の２００２＿０〜２００２＿５，及
び並列形態の２００３＿０〜２００３＿４は同一の電流
駆動力を持つＮチャンネル型ＭＯＳＦＥＴである。１つ
分の電流駆動力をＩｎとする。上記２００３＿０〜２０
０３＿４に並列接続される２００３＿５はその半分の電
流駆動力０．５Ｉｎを持つＮチャンネル型ＭＯＳＦＥＴ
である。

【００８２】上記ＭＯＳＦＥＴ２００３＿０〜２００３
＿２はゲート端子が接地されており、ＭＯＳＦＥＴ２０
０３＿３〜２００３＿５はゲート端子が電源に接続され
ている。よって、２００３＿０〜２００３＿５には合計
して２．５Ｉｎの電流駆動力を持っている。これれと差
動形態にされたＭＯＳＦＥＴ２００２＿０〜２００２＿
５には、前記の例では６個の入力信号１２７＿ｍが入力
されており、これらＭＯＳＦＥＴ２００２＿０〜２００
２＿５の合計電流駆動力は、入力信号１２７＿ｍに含ま
れる“１”値の数に比例する。例えば１ビットだけ
“１”を示せばＩｎ，４ビットが“１”であれば４Ｉｎ
の電流駆動力がある。

【００８３】上記ＭＯＳＦＥＴ２００２＿ｍの合計電流
駆動力とＭＯＳＦＥＴ２００３＿ｍの合計電流駆動力の
差は、電流ミラー形態にされたＰチャンネル型ＭＯＳＦ
ＥＴ２００４＿０，２００４＿１で構成される能動負荷
によって求められる。つまり、上記ＭＯＳＦＥＴ２００
２＿ｍの合計電流は、電流ミラー回路２００４＿０，２
００４＿１介して、上記ＭＯＳＦＥＴ２００３＿ｍに供
給される。

【００８４】インバータ回路２００５の入力は、入力信
号１２７＿ｍの内、３ビット以上が“１”である場合、
電流ミラーを介した押し出し電流が３Ｉｎ以上となり、
上記ＭＯＳＦＥＴ２００３＿０〜２００３＿５による合
計２．５Ｉｎの吸い込み電流より大きくなり、その差電
流によってハイレベルにチャージアップされる。逆に、
入力信号１２７＿ｍの内、２ビット以下が“１”である
場合、電流ミラーを介した押し出し電流が２Ｉｎ以下と
なり、上記ＭＯＳＦＥＴ２００３＿０〜２００３＿５に
よる合計２．５Ｉｎの吸い込み電流より小さくなって、
その差分の電流によってロウレベルにディスチャージさ
れる。このようにして、バッファ２００５の出力１９０
３は、入力信号が３ビット以上“１”のときにはハイレ
ベルにされ、２ビット以下“１”ではロウレベルにされ
る。

【００８５】図２１には、この発明に用いられる３ビッ
ト検出回路の他の一実施例の回路図が示されている。入
力信号１２７＿０〜１２７＿５がゲートに供給されたＮ
チャンネル型ＭＯＳＦＥＴ２１０２＿０〜２１０２＿５
と、ＭＯＳＦＥＴ２１０３＿０〜２１０３＿４とは同一
の電流駆動力Ｉｎを持つように形成される。そして、上
記ＭＯＳＦＥＴ２１０３＿０〜２１０３＿４と並列形態
にされたＭＯＳＦＥＴ２１０３＿５は、その半分の電流
駆動力０．５Ｉｎを持つようにされたＮチャンネル型Ｍ
ＯＳＦＥＴである。上記ＭＯＳＦＥＴ２１０３＿０〜２
１０３＿２はゲート端子が接地されており、２１０３＿
３〜２１０３＿５はゲート端子が入力信号のハイレベル
に対応した電源に接続されている。よって、２１０３＿
０〜２１０３＿５は合計して２．５Ｉｎの電流駆動力を
持っている。

【００８６】上記ＭＯＳＦＥＴ２１０２＿０〜２１０２
＿５には入力信号１２７＿ｍが入力されており、２１０
２＿０〜２１０２＿５の合計電流駆動力は“１”値の数
に比例する。例えば１ビットだけ“１”を示せばＩｎ，
４ビットが“１”であれば４Ｉｎの電流駆動力がある。

【００８７】Ｐチャンネル型ＭＯＳＦＥＴ２１０４＿１
のゲート電位は、演算増幅器２１０１によってネガティ
ブフィードバック制御されており、信号２１０６の電位
はインバータ２１０５＿１の論理閾値に等しくなってい
る。Ｐチャンネル型ＭＯＳＦＥＴ２１０４＿０はＰチャ
ンネル型ＭＯＳＦＥＴ２１０４＿１と同等であり、ゲー
ト電位も等しくされる。よって、上記Ｐチャンネル型Ｍ
ＯＳＦＥＴ２１０４＿１に流れる電流と同じ電流がＰチ
ャンネル型ＭＯＳＦＥＴ２１０４＿０に流れるようにさ
れる。

【００８８】つまり、Ｐチャンネル型ＭＯＳＦＥＴ２１
０４＿０からは、上記電流２．５Ｉｎに対応した電流が
流れる。したがって、入力信号１２７＿ｍに対応してＮ
チャンネル型ＭＯＳＦＥＴ２１０２＿０〜２１０２＿５
の合計電流駆動力が上記Ｐチャンネル型ＭＯＳＦＥＴ２
１０４＿０から供給される電流２．５Ｉｎ以上であれ
ば、信号線２１０７の電位は、インバータ２１０５＿１
の論理閾値より低く、逆にＮＭＯＳ ２１０２＿０〜２
１０２＿５までの合計電流駆動力が２．５Ｉｎ未満であ
れば、信号線２１０７の電位は、インバータ２１０５＿
１の論理閾値より高くなる。上記インバータ２１０５＿
０と２１０５＿１の論理閾値は等しくなるように設計さ
れており、１２７＿ｍのうち３ｂｉｔ以上が“１”であ
れば、出力１９０３に“１”が出力される。

【００８９】図２３には、この発明に用いられる受信回
路の他の一実施例のブロック図が示されている。この実
施例の受信回路は、エッジトリガ式受信回路１２０＿４
に向けられている。図２４には、その動作の一例を説明
するためのタイミング図が示されている。これらの図２
３と図２４を用いて、エッジトリガ式受信回路を説明す
る。

【００９０】伝送線路１０１＿ｍからレベルＬ（ｔ）
［ｍ］が入力される。ここで、伝送線路のレベルが遷移
すると、エッジ検出回路２３０１がレベルの遷移を検出
する。具体的には、伝送線路のレベルが遷移すると、エ
ッジ検出信号２３０２が立ち下がり、遅延回路２３０８
の遅延量ｔＤＬ期間だけ“０”を保持し、その後“１”
の値に戻る。そのエッジ検出信号２３０２の立ち上がり
に同期して、伝送線のレベルＬ（ｔ）［ｍ］をＤ−ＦＦ
に保持し、信号２３０５＿ｍを出力する。

【００９１】図２４では伝送線路のレベルＬ（ｔ）
［ｍ］が遷移するタイミングが各伝送線路で同一である
としているが、現実には各信号線でスキューが生じる。
そのスキューを、ｔＤＬ以下に抑えることで、伝送線路
レベルの遷移が終了しないうちに、エッジ検出信号２３
０２が立ち上がり有効でないレベルをＤ−フリップフロ
ップ回路に取り込むことを防ぐことが出来る。逆に言え
ば、システム全体で生ずる伝送線のスキューを隠蔽でき
るように、遅延回路２３０８の遅延量ｔＤＬを設定する
必要がある。

【００９２】４分周回路２３０３はエッジ検出信号２３
０２の立ち上がりに同期して、位相の違う４つの４分周
クロック２３０４＿０〜２３０４＿３を出力する回路で
ある。このとき、エッジ検出信号２３０２が立ち上がっ
てから、４分周クロック２３０４＿０〜２３０４＿３が
立ち上がるまでの遅延は、Ｄ−フリップフロップ回路の
遅延と比較して若干大きくなるように設計されている。
この４分周クロック２３０４＿０〜２３０４＿３の立ち
上がりエッジに同期して、各Ｄ−フリップフロップ回路
に伝送線路のレベルＬ（ｔ）［ｍ］が保持され、２３０
６＿ｍ＿ｓ （ｓ＝０〜３）に出力される。

【００９３】保持された伝送線のレベル２３０６＿ｍ＿
ｓは、排他的論理和回路１２４で隣接するタイミングを
演算され、遷移符号Ｔ（ｔ）［ｍ］として２３０７＿ｍ
＿ｓ出力される。図２４に示した通り、遷移符号Ｔ
（ｔ）［ｍ］は各々約３×ｔＣＫ期間保持される。２３
０７＿ｍ＿ｓに出力された遷移符号Ｔ（ｔ）［ｍ］は、
復号回路１２１へ入力され、データＤ（ｔ）［ｎ］が出
力される。データＤ（ｔ）［ｎ］は、４分周クロック２
３０４＿０〜２３０４＿３で更にラッチされ、１２３＿
ｎ＿ｓとして出力される。このとき復号回路１２１から
出力されるデータ有効フラグ１２８によって、それぞれ
のデータが正しく復号されているかどうかを確認でき
る。

【００９４】この実施例のエッジトリガ式受信回路１２
０＿４における受信速度は、前記図６で定義したウイン
ドウ４０１（ｂ），スキュー４０３（ｂ）によって定義
される。ウインドウ４０１（ｂ）は、ｔＤＬよりも大き
くなければならず、スキューはｔＤＬよりも小さくなけ
ればならない。よってｔＣＫの最小値はｔＤＬ＋スキュ
ーで表現される。上記の通りｔＤＬはスキューを隠蔽で
きるように設計されるため、本エッジトリガ式受信回路
の受信速度を上げるには、伝送線路のジッタを抑えるこ
とが肝心である。

【００９５】エッジトリガ式受信回路も復号回路１２１
の遅延量によってｔＣＫが抑えられる。 ３×ｔＣＫ＞ｔＦＦ＋ｔＥＯ＋ｔＤＥ ・・・・・・・・・（９） しかし、他の実施例と同様、復号回路の並列度を上げる
か（この例では４）、パイプライン処理を適用すること
によって、より小さいｔＣＫに対応させることが出来
る。

【００９６】図２５には、この発明に用いられる受信回
路の他の一実施例のブロック図が示されている。この実
施例の受信回路は、ＰＬＬ同期式受信回路１２０＿５に
向けられている。図２６には、その動作の一例を説明す
るためのタイミング図が示されている。これらの図２５
と図２６を用いて、ＰＬＬ同期式受信回路を説明する。

【００９７】伝送線路１０１＿ｍからレベルＬ（ｔ）
［ｍ］が入力され、内部信号２５０５＿ｍとなる。ＰＬ
Ｌ ２５０１はクロック２５０５の立ち上がりエッジ
を、２５０５＿ｍの遷移に一致させるようにネガティブ
フィードバック制御を行う。具体的には位相周波数検出
回路（Ｐｈａｓｅ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔ
ｏｒ：ＰＦＤ）で２５０５＿ｍとクロック２５０５の位
相／周波数比較を行い、位相／周波数比較信号２５０８
を出力する。

【００９８】チャージポンプ２５０３は、位相／周波数
比較信号２５０８に従い周波数制御信号２５０７の値を
変化させる。電圧制御発振器（Ｖｏｌｔａｇｅ Ｃｏｎ
ｔｒｏｌｅｄ Ｏｓｃｉｌｌａｔｏｒ： ＶＣＯ）は、
周波数制御信号２５０７の値に従い発振周波数を変化さ
せ、クロック２５０５の立ち上がりエッジを２５０５＿
ｍの遷移に一致させる。

【００９９】クロック２５０５と逆位相をもつクロック
２５０６の立ち上がりエッジに同期してＤ−ＦＦが、伝
送線路のレベルＬ（ｔ）［ｍ］を保持する。この後の処
理は前記図２３の実施例のエッジトリガ式受信回路１２
０＿４と同様に進むので省略する。

【０１００】この実施例のＰＬＬ同期式受信回路１２０
＿５におけるｔＣＫの最小値は、ＰＬＬの最小発振周期
と前記式（９）で決定される。式（９）は前記図２３の
実施例と同様に復号回路１２１の並列度を上げるかパイ
プライン処理を適用することで、より小さいｔＣＫに対
応させることが可能である。よって、ＰＬＬ同期式受信
回路１２０＿５の最小ｔＣＫは、どれだけ高速なＰＬＬ
を設計できるかにかかっている。

【０１０１】ここまでの説明では説明の簡略化のため、
実際に転送するデータＤ（ｔ）［３：０］と伝送線路上
に現れる信号Ｌ（ｔ）［５：０］との関係のバリエーシ
ョンについては説明しなかった。しかし言うまでもな
く、１データ毎に伝送線路上に必ず遷移が発生するとい
うことが本発明の要であり、他のバリエーションも考え
られる。以上の実施例では、同時スイッチングノイズ起
因のジッタを防ぐという効果を強調するため、４ビット
を６本の伝送線路で転送したが、１データ毎に伝送線路
上に必ず遷移が発生するという効果のみを考えれば、最
低１本の伝送線路が遷移すればよく、またすべての伝送
線路が遷移しても良い。このように考えれば、４ビット
のデータをを５本の伝送線路で転送し、１データでの遷
移数を２本または３本と設定することでデータ転送が可
能になる。 ₅Ｃ₃ ＋ ₅Ｃ₂ ＝２０ ・・・・・・・・・・・・（１０）

【０１０２】また伝送線路の遷移数が常に一定である場
合でも、符号化回路／復号回路の規模を考えなければ、
伝送線路の本数に対する転送１回当たりのビット数の効
率を向上させることが出来る。ｍ本の伝送線路を使用し
て、必ずｕ本の伝送線路が遷移する場合、１回毎に転送
できる情報量は以下の式（６）によって現すことが出来
る。 Ｌｏｇ₂ （ _mＣ_u ）ビット（ｂｉｔ）

【０１０３】例として、ｍ＝４０，ｕ＝２０（＝４０／
２）とおくと、転送できる情報量は３７ｂｉｔ強であ
る。よって、伝送線路のｂｉｔ効率は３７／４０×１０
０＝９２．５％である。これまで説明してきたｍ＝６，
ｕ＝３の場合は４／６×１００＝６６．７％である。式
（６）から容易に類推できることであるが、ｍが大きく
なればなるほど伝送線路のｂｉｔ効率は向上し、ｍが同
じであればｕ＝ｍ／２のときｂｉｔ効率が最大となる。

【０１０４】さらに、ｍ，ｕの値を適切に選択すること
により、同時スイッチングノイズの影響を更に低減させ
ることが可能である。図８において、同時スイッチング
ノイズは、伝送線路レベルの遷移パターンに関係なく遷
移する伝送線路数にのみ依存するとした。しかし厳密に
言えば、出力バッファに使用されるＮチャンネル型ＭＯ
ＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴの特性の違いに
より、伝送線路レベルの立ち上がり（“０”→“１”）
と、立ち下がり（“１”→“０”）とでは、電流波形に
違いがある。

【０１０５】そこで、ｍ＝１２，ｕ＝６とおき、１つ前
の伝送線路レベルＬ（ｔ−１）［１１：０］を考慮しつ
つ、遷移符号Ｔ（ｔ）［１１：０］を符号化／復号する
ことで、伝送線路の立ち上がり立ち下がりの数をそろえ
ることが可能となる。言うまでもないことであるがこの
場合、伝送線路レベルの初期値Ｌ（０）［１１：０］の
うち、伝送線路６本が“１”で残り６本が“０”とな
る。この時、転送できるｂｉｔ数はｍ＝６，ｕ＝３の場
合の２倍となる。

【０１０６】つまり、Ｌ（ｔ−１）［ｍ］が“１”の伝
送線路と“０”の伝送線路とでそれぞれ遷移符号化を行
うと考えると設計が容易となる。伝送線路レベルの立ち
上がりと立ち下がりとの数をそろえることの利点は、同
時スイッチングノイズの低減のほかに、オープンドレイ
ン型の出力バッファに対応可能となる事も挙げられる。
また、本発明における送／受信回路は単独で用いられる
だけでなく、他の機能回路と組み合わせても使用され
る。例えば、演算処理装置と記憶装置との通信に適用す
ることを考える。

【０１０７】図２７には、この発明に係るデータ通信装
置の一実施例のブロック図が示されている。この実施例
のデータ通信装置は、送／受信回路をＩＣの中に集積す
る場合に向けられている。演算処理装置２７１１，送信
側装置１１０及び受信側装置１２０を１つの演算処理Ｉ
Ｃ２７１０として集積する。同様に記憶装置２７２１，
送信側装置１１０及び受信側装置１２０を１つの記憶Ｉ
Ｃ２７２０として集積する。ＩＣ内部ではタイミングス
キューの保証が容易であるため、パラレル伝送を行う信
号１１６＿ｎ，１２６＿ｎのタイミングスキューが問題
となりにくい。これらの半導体集積回路装置２７１０、
２７２０は、プリント基板等の実装基板に搭載され、伝
送線路１０１＿ｍは、かかるプリント基板に形成された
プリント配線により構成される。

【０１０８】図２８には、この発明に係るデータ通信装
置の他の一実施例のブロック図が示されている。この実
施例のデータ通信装置は、前記図２７のように送／受信
側装置をＩＣの中に集積するものとは逆に、送／受信側
装置をＩＣの外づけにするものである。前記図２８に示
したように演算処理ＩＣ２８１０と別に送信側装置１１
０，受信側装置１２０を設置し，演算処理ＩＣ２８１０
と送／受信側装置の間をパラレルリンクで接続する。

【０１０９】同様に記憶ＩＣ２８２０と別に送信側装置
１１０，受信側装置１２０を設置し，記憶ＩＣ ２８２
０と送／受信側装置の間をパラレルリンクで接続する。
この際，演算処理ＩＣと記憶ＩＣとの距離と比較して、
演算処理ＩＣ２８１０と送／受信側装置の間の距離もし
くは記憶ＩＣ２８２０と送／受信側装置の間の距離は一
般的に短くすることが出来、タイミングスキューの影響
を抑えることが出来る。

【０１１０】特に制限されないが、演算処理ＩＣ２８１
０や記憶ＩＣ２８２０を既存の半導体チップで形成し、
それに本願発明が適用された送信側装置１１０，受信側
装置１２０を構成する半導体チップを組み合わせて同じ
パッケージで封止し、みかけ上は１つの半導体集積回路
装置で構成する。この構成では、上記演算処理ＩＣ２８
１０と送／受信側装置の間の距離もしくは記憶ＩＣ２８
２０と送／受信側装置の間の距離は一般的に短くするこ
とができ、あるいはボンディグワイヤにより相互に接続
させ、外部端子が持つインダクタンス成分の影響を排除
した接続ができる。

【０１１１】前記本発明における送信側装置１１０，１
１０＿２及び高速受信側装置１２０＿２にはクロック信
号を供給する必要がある。その場合、前記図２７の実施
例のように、１つのクロック発生回路２７３０を用い、
演算処理装置側と記憶装置側に同一のクロックを供給す
る構成と、前記図２８の実施例のように、複数のクロッ
ク発生回路２７３０を用い、演算処理装置側と記憶装置
側に別のクロックを供給する構成とがある。

【０１１２】一般的に、前記図２８のように演算処理装
置側と記憶装置側に別のクロックを供給する場合、複数
のクロック発生回路２３７０の間に発生する、クロック
発振周期及び位相の微細なずれが問題となる。しかし本
発明の受信側装置においては、高速受信側装置１２０＿
２以外は、受信側装置にクロックを供給する必要はな
く、送／受信側装置のクロックの周期／位相がずれた場
合でも、正確にデータを受信することが出来る。また、
高速受信側装置１２０＿２においても、オーバーサンプ
リング処理を行った後の処理を変更することで、クロッ
クの周期／位相がずれた場合でも、正確にデータを受信
出来るようにすることは容易である。

【０１１３】以上の説明では、半導体集積回路装置ＩＣ
−ＩＣ間のデータ伝送について説明してきたが、本発明
をＩＣ内部のデータ伝送に応用することは容易である。
例えば、ライブラリ化されたＩＰ（Ｉｎｔｅｌｌｅｃｔ
ｕａｌ Ｐｒｏｐｅｒｔｙ）を組み合わせて、ＩＣ上に
１つのシステムを集積するＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ
ａ Ｃｈｉｐ）の設計を行う場合、つまりは前記図２
７や図２８の各回路ブロックは１つの半導体基板上に形
成することもできる。

【０１１４】このようなシステムＬＳＩにおいて、機能
ブロック（機能ユニット）ＩＰ−ＩＰ間の通信に本発明
を適用することで、ＩＰ間を高速で接続し、配線領域を
削減するといった応用例が考えられる。言うまでもない
が前記のように複数のＩＣを１つのパッケージに封入し
たＭＣＭ （Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）に
ついても同様のことが言える。

【０１１５】前記図３に示したデータ符号化の構成は、
送信側装置と受信側装置で一致している必要はあるもの
の、固定している必要はない。そこで、この変換表を可
変とすることにより、外部伝送線路上に流れるデータの
内容を隠蔽する、いわゆるデータの暗号化に応用するこ
とも可能である。

【０１１６】前記のような演算処理ＩＣと記憶ＩＣ間の
データ通信を例にして説明すると、演算処理ＩＣは記憶
ＩＣに対して、書き込み動作なら特定のアドレスを指定
し、書き込み動作の指示及び書き込むべきデータを送信
する。したがって、この場合のデータ通信では、上記ア
ドレス信号、ライトフラグ、及び書き込みデータが前記
のように符号化されて送信される。前記のような４ビッ
トパラレルリンクでは、上記アドレス、フクグ及びデー
タが複数回に分けてシリアルに転送される。演算処理Ｉ
Ｃは記憶ＩＣに対して、読み出し動作なら特定のアドレ
スを指定するデータ通信を行う。記憶ＩＣにおいて、指
定されたメモリセルを選択して記憶データを取り出し、
記憶ＩＣは演算処理ＩＣに対して上記記憶データのデー
タ通信を行う。

【０１１７】この実施例では、高速なデータ通信を行う
ことに特徴があるので、大量のデータの通信を行うこと
に向けられている。したがって、４ビット程度のデータ
の書き込みや読み出しを行うのに、その都度演算処理Ｉ
Ｃと記憶ＩＣとの間で前記のような動作を行うことはそ
れほど大きな効果は生じない。このため、書き込み動作
なら、演算処理ＩＣでは特定のアドレス範囲を指定し、
書き込み動作の指示及び書き込むべき多くのデータを送
信し、記憶ＩＣでは上記アドレス範囲のメモリセルを連
続的に選択し、上記受信したデータを書き込むようにす
る。

【０１１８】また、読み出し動作なら、演算処理ＩＣに
より特定のアドレス範囲を指定し、記憶ＩＣにおいて、
上記指定されたアドレス範囲のメモリセルを連続して選
択して記憶データ取り出し、それらを連続してデータ通
信を行うようにするのがよい。この場合、記憶ＩＣのメ
モリ選択動作と上記データ通信速度が一致しない場合に
は、記憶ＩＣにバッファメモリを設けて、その時間調整
を行うようにすればよい。このようなバッファメモリ
は、演算処理ＩＣにも設けるものであってもよい。

【０１１９】上記伝送線路に複数の周辺デバイスが搭載
されるシステムなら、上記記憶ＩＣを含む周辺装置には
デバイスアドレスが割り当てられる。このデバイスアド
レスにより、特定のＩＣ同士の間でデータ通信が行われ
る。上記のように複数のデバイスが伝送線路に接続され
る場合、いずれのデバイスが伝送線路の使用権を持つか
の調整を行う必要がある。このため、上記伝送線路の使
用に関する調整回路を、個々のデバイスに設けるたり、
あるいは専用の調整回路をシステム上に設けるようにす
ればよい。このような伝送線路の調整に、前記命令（Ｃ
ｏｍｍａｎｄ０、Ｃｏｍｍａｎｄ１，Ｃｏｍｍａｎｄ
２）を利用することができる。

【０１２０】上記の実施例から得られる作用効果は、下
記の通りである。 （１） ２以上からなるＮビットのデータを３以上から
なるＭビットの送信データに符号化し、送信クロックに
同期させて該送信データのいずれか少なくとも１つのレ
ベルが遷移するように送信信号を生成して伝送線路に送
信し、上記伝送線路を通して受信された上記Ｍビットか
らなる受信信号の遷移を捕らえて上記送信クロックに対
応された上記Ｍビットの受信データを検出し、それに基
づいてもとのＮビットのデータに復号化することによ
り、クロックのジッタやデータのスキューによる時間マ
ージンの設定が不要となり、タイミングマージンの拡大
又はデータ転送速度の向上が可能になるという効果が得
られる。

【０１２１】（２） 上記に加えて、上記送信データを
Ｍビットのうち少なくとも１ビットが２値のうちの一方
の論理値を含むように符号化し、送信クロックに同期し
て上記Ｍビットの送信データのうち上記一方の論理値の
ものをレベル遷移し、他方の論理値のものは同じレベル
に維持することにより、簡単な構成で送信クロックに同
期させて送信データに対応してレベル遷移を有する送信
信号を形成することができるという効果が得られる。

【０１２２】（３） 上記に加えて、上記Ｍビットの送
信データうち２以上の同じ数のビットが上記一方の論理
値を持つようにすることにより、同時スイッチングノイ
ズにより送信信号に生じるジッタを軽減することができ
るという効果が得られる。

【０１２３】（４） 上記に加えて、上記受信側におい
て、上記受信信号の信号変移を検出してタイミング信号
を生成し、かかるタイミング信号により上記受信信号か
らＭビットの受信データを検出することにより、簡単な
構成で信号遷移の形態で送信された送信信号を２値レベ
ルの受信信号に変換することができるという効果が得ら
れる。

【０１２４】（５） 上記に加えて、上記受信側におい
て、上記送信クロックよりも複数倍高い周波数にされた
タイミング信号により受信信号をオーバーサンプリンン
グして複数組の受信データを受信し、その中から正しい
１つの受信データを検出することにより、受信信号に含
まれるジッタやスキューに影響されないで信頼性の高い
受信データを得ることができるという効果が得られる。

【０１２５】（６） 上記に加え、送信側において、複
数の送信データを並列データに変換してそれぞれを上記
Ｍビットの送信データに符号化し、符号化に要する時間
よりも短い時間に対応した周期の送信クロックに同期し
て直列データとして上記送信信号を生成して伝送線路に
送信し、受信側において、上記伝送線路を通して受信さ
れた上記Ｍビットからなる受信信号の信号遷移を捕らえ
て上記送信クロックに対応された上記Ｍビットの受信デ
ータを検出し、検出された直列データを複数の並列デー
タに変換してそれぞれ上記Ｎビットのデータに復号化す
ることにより、いっそう高速なデータ通信を実現できる
という効果が得られる。

【０１２６】（７） 上記に加えて、上記送信信号に上
記Ｎビットのデータに対応したものと、データ通信に用
いられる制御信号を含むようにし、かかる制御信号を含
んで２以上の同じ数の信号が遷移させることにより、信
号数を実質的に減らしつつ、高速で使い勝手のよいデー
タ通信を行うようにすることができるという効果が得ら
れる。

【０１２７】（８） 上記に加えて、上記制御信号に送
信すべきデータが存在しないことを示す信号を含ませる
ことで、送信データにマスク機能を設けたり、ダミーサ
イクルを挿入してタイミング調整を行ったりするなど柔
軟性の高いデータ通信が可能になるという効果が得られ
る。

【０１２８】（９） 符号化回路により２以上からなる
Ｎビットのデータを３以上からなるＭビットの送信デー
タに符号化し、送信回路により送信クロックに同期させ
て上記送信データのいずれか少なくとも１つのレベルが
遷移するような送信信号を伝送線路に出力し、受信回路
により受信された上記Ｍビットからなる受信信号の信号
遷移を捕らえて上記送信クロックに対応された上記Ｍビ
ットの受信データを検出し、復号回路により上記受信デ
ータから上記Ｎビットのデータに復号化することによ
り、クロックのジッタやデータのスキューによる時間マ
ージンの設定が不要となり、タイミングマージンの拡大
又はデータ転送速度の向上が可能なデータ通信装置を得
ることができるという効果が得られる。

【０１２９】（１０） 上記に加えて、送信側装置にお
いて上記Ｎビットのデータを生成する信号処理回路を、
受信装側置において上記Ｎビットのデータを処理する信
号処理回路をそれぞれ備えるようにすることにより、高
速なデータ通信機能を持つデータ処理システムを実現で
きるという効果が得られる。

【０１３０】（１１） 上記に加えて、上記送信側装置
を１つの半導体チップに形成することにより、高速なデ
ータ通信とシステムの小型化が可能になるという効果が
得られる。

【０１３１】（１２） 上記に加えて、上記受信側装置
を１つの半導体チップに形成することにより、高速なデ
ータ通信とシステムの小型化が可能になるという効果が
得られる。

【０１３２】（１３） 上記に加えて、上記送信側装置
の信号処理回路を第１半導体チップに形成し、上記符号
化回路及び送信回路を第２半導体チップに形成して一体
的に封止して外観上１つの半導体集積回路装置を構成
し、上記受信側装置の信号処理回路を第３半導体チップ
に形成し、上記受信回路及び復号回路を第４半導体チッ
プに形成して一体的に封止して外観上１つの半導体集積
回路装置を構成することにより、既存の半導体チップを
用いつつ、高性能で小型化を実現したシステムを実現で
きるという効果が得られる。

【０１３３】（１４） 上記に加えて、上記送信側装置
を１つの半導体集積回路装置により構成し、上記受信側
装置を１つの半導体集積回路装置により構成し、上記伝
送線路を上記送信装置と受信装置をそれぞれ構成する半
導体集積回路装置が搭載された実装基板上に形成された
配線手段で構成することにより、高性能で小型化を実現
したシステムを実現できるという効果が得られる。

【０１３４】（１５） 上記に加えて、上記符号化回路
によりＭビットのうち少なくとも１ビットが２値のうち
の一方の論理値を含むような送信データを形成し、上記
送信回路により送信クロックに同期して上記Ｍビットの
送信データのうち上記一方の論理値のもののレベル遷移
させ、他方の論理値のものを同じレベルに維持させる送
信信号を形成することにより、簡単な構成で送信クロッ
クに同期させて送信データに対応してレベル遷移を有す
る送信信号を形成することができるという効果が得られ
る。

【０１３５】（１６） 上記に加えて、上記符号化回路
により上記Ｍビットのうち２以上の同じ数のビットが上
記一方の論理値を持つような送信データを形成すること
により、同時スイッチングノイズによって生じる送信信
号のジッタを軽減することができるという効果が得られ
る。

【０１３６】（１７） 上記に加えて、上記受信回路に
おいて、上記受信信号の信号変移を検出してタイミング
信号を生成し、かかるタイミング信号によりＭビットの
受信データを検出することにより、簡単な構成で信号遷
移の形態で送信された送信信号を２値レベルの受信信号
に変換することができるという効果が得られる。

【０１３７】（１８） 上記に加えて、上記受信回路に
おいて、上記送信クロックよりも複数倍高い周波数にさ
れたタイミング信号により受信信号をオーバーサンプリ
ンングして複数組の受信データを受信し、その中からか
ら正しい１つの受信データを検出することより、受信信
号に含まれるジッタやスキューに影響されないで信頼性
の高い受信データを得ることができるという効果が得ら
れる。

【０１３８】（１９） 上記に加えて、上記送信回路に
より複数の送信データを並列にしてそれぞれ上記Ｍビッ
トの送信データに符号化し、上記送信回路により送信デ
ータを直列データに変換して符号化に要する時間よりも
短い時間に対応した周期の送信クロックに同期して上記
送信信号を生成して伝送線路に送信し、上記受信回路に
より上記伝送線路を通して受信された上記Ｍビットから
なる受信信号の信号遷移を捕らえて上記送信クロックに
対応された上記Ｍビットの受信データを検出し、上記復
号化回路により検出された直列データを複数の並列デー
タに変換してそれぞれ上記Ｎビットのデータに復号化す
ることにより、いっそう高速なデータ通信装置を実現で
きるという効果が得られる。

【０１３９】（２０） 上記に加えて、上記符号化回路
により上記Ｎビットのデータに対応したものに加えてデ
ータ通信に用いられる制御信号を含むＭビットの送信デ
ータを生成し、上記送信回路により上記制御信号を含ん
で２以上の同じ数の信号が遷移する送信信号を形成する
ことにより、信号数を実質的に減らしつつ、高速で使い
勝手のよいデータ通信装置を得ることができるという効
果が得られる。

【０１４０】（２１） 上記に加えて、上記制御信号に
送信すべきデータが存在しないことを示す信号を含ませ
ることで、送信データにマスク機能を設けたり、ダミー
サイクルを挿入してタイミング調整を行ったりするなど
柔軟性の高いデータ通信装置を得ることができるという
効果が得られる。

【０１４１】（２２） 上記に加えて、上記Ｍビットか
らなる受信信号を受け、それぞれが同等のコンダクタン
ス特性を持つ並列形態に接続されてなる第１ＭＯＳＦＥ
Ｔと、上記第１ＭＯＳＦＥＴと同等のコンダクタンスを
持つＭ−１個とその半分のコンダクタンスを持つ１個の
ＭＯＳＦＥＴが並列形態に接続されてなる第２ＭＯＳＦ
ＥＴとを用い、上記半分のコンダクンタスを持つＭＯＳ
ＦＥＴを含んで上記一方の論理値を持つビットの数に対
応した数のＭＯＳＦＥＴのゲートに上記受信信号の一方
のレベルに対応した電圧を供給し、残りのＭＯＳＦＥＴ
のゲートに受信信号の他方のレベルに対応した電圧を供
給し、上記第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴに流れ
る電流差を検出することにより、受信信号の有効／無効
の検出を高速に行うことができるという効果が得られ
る。

【０１４２】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、送信
クロックに同期させて送信データのいずれか少なくとも
１つのレベルが遷移するように符号化する回路、及び符
号化された送信データをレベル遷移の形態の送信信号を
生成する回路は、種々の実施形態を採ることができる。
このように生成されたレベル遷移の形態信号を受信する
回路の具体的構成も種々の実施形態を採ることができ
る。この発明は、複数ビットからなるデータをパラレル
に伝送するデータ通信方法及びデータ通信装置に広く利
用できる。

【０１４３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。２以上からなるＮビットのデータを３
以上からなるＭビットの送信データに符号化し、送信ク
ロックに同期させて該送信データのいずれか少なくとも
１つのレベルが遷移するように送信信号を生成して伝送
線路に送信し、上記伝送線路を通して受信された上記Ｍ
ビットからなる受信信号の遷移を捕らえて上記送信クロ
ックに対応された上記Ｍビットの受信データを検出し、
それに基づいてもとのＮビットのデータに復号化するこ
とにより、クロックのジッタやデータのスキューによる
時間マージンの設定が不要となり、タイミングマージン
の拡大又はデータ転送速度の向上が可能になる。

【０１４４】上記により、データ毎に必ず伝送線路の遷
移が発生するため、データのほかにクロックもしくはデ
ータストローブ信号を送信する必要が無ない。クロック
もしくはデータストローブ信号を用いないので、クロッ
ク−データ間のスキュー及びジッタによりタイミング余
裕が小さくなる。本発明を適用することでタイミング余
裕を大きく取れるので、より高速でのデータ転送が可能
になり、データのほかにも、データなしや命令を伝送す
ることが出来、その分の信号パッドや伝送線路を削減す
ることが出来る。

【図面の簡単な説明】

【図１】本発明に係るデータ通信装置の一実施例を示す
ブロック図である。

【図２】図１の実施例回路の動作の一例を説明するため
の動作波形図である。

【図３】この発明に係るデータ符号化の一実施例を示す
構成図である。

【図４】この発明に用いられる符号化回路の一実施例を
示す回路図である。

【図５】この発明に用いられる復号回路の一実施例を示
す回路図である。

【図６】この発明を説明するための波形図である。

【図７】この発明に用いられる送信バッファとパッケー
ジの一実施例を示す概略等価回路図である。

【図８】図７の等価回路の動作を説明するための波形図
である。

【図９】本発明に係るデータ通信装置の他の一実施例を
示すブロック図である。

【図１０】図９の実施例を説明するためのタイミング図
である。

【図１１】図９のパラレル−シリアル変換回路の一実施
例を示す回路図である。

【図１２】本発明に係るデータ通信装置の他の一実施例
を示すブロック図である。

【図１３】図１２のデータサンプリング回路の一実施例
を示すブロック図である。

【図１４】図１３のデータサンプリング回路の動作の一
例を説明するためのタイミング図である。

【図１５】図１２のデコード回路の一実施例を示すブロ
ック図である。

【図１６】図１２の実施例のサンプリングクロックと伝
送線路のジッタとの関係を示す波形図である。

【図１７】図１２の実施例のサンプリングクロックと伝
送線路の遷移確率との関係を示す説明図である。

【図１８】図１２のデータ通信装置の動作の一例を説明
するためのタイミング図である。

【図１９】この発明に用いられる受信回路の他の一実施
例を示すブロック図である。

【図２０】この発明に用いられる３ビット検出回路の一
実施例を示す回路図である。

【図２１】この発明に用いられる３ビット検出回路の他
の一実施例を示す回路図である。

【図２２】図１９の実施例の動作の一例を説明するめの
にタイミング図である。

【図２３】この発明に用いられる受信回路の他の一実施
例を示すブロック図である。

【図２４】図２３の実施例の動作の一例を説明するため
のタイミング図である。

【図２５】この発明に用いられる受信回路の他の一実施
例を示すブロック図である。

【図２６】図２５の実施例の動作の一例を説明するため
のタイミング図である。

【図２７】この発明に係るデータ通信装置の一実施例を
示すブロック図である。

【図２８】この発明に係るデータ通信装置の他の一実施
例を示すブロック図である。

【符号の説明】

１１０…送信側装置、１２０…受信側装置、１０１…伝
送線路、１１１…符号化回路、１１４…排他的論理和回
路、１１５…出力バッファ、１２５…入力バッファ、１
２４…排他的論理和回路、１２１…復号回路、７２０…
パラレル−シリアル変換回路、９０１…シリアライザ、
１０１０…データサンプリング回路、１０２０…データ
デコード回路、１９０１…３ビット検出回路、２３０１
…エッジ検出回路、２３０８…遅延回路、２７１０…演
算処理ＩＣ、２７２０…記憶ＩＣ、２７３０…クロック
発生回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 高史 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5B060 CC01 MB00 5K029 AA11 AA20 EE11 GG03 HH21

Claims (22)

【特許請求の範囲】
1. 【請求項１】 送信側において、２以上からなるＮビッ
   トのデータを３以上からなるＭビットの送信データに符
   号化し、送信クロックに同期させて該送信データのいず
   れか少なくとも１つのレベルが遷移するような送信信号
   を生成して伝送線路に送信し、 受信側において、上記伝送線路を通して受信された上記
   Ｍビットからなる受信信号の信号遷移を捕らえて上記送
   信クロックに対応された上記Ｍビットの受信データを検
   出し、かかるＭビットの受信データから上記Ｎビットの
   データに復号化してなることを特徴とするデータ通信方
   法。
2. 【請求項２】 請求項１において、 上記送信データは、Ｍビットのうち少なくとも１ビット
   が２値のうちの一方の論理値を含むように符号化される
   ものであり、 上記送信信号は、送信クロックに同期して上記Ｍビット
   の送信データのうち上記一方の論理値のものはレベル遷
   移させられ、他方の論理値のものは同じレベルに維持さ
   れるものであることを特徴とするデータ通信方法。
3. 【請求項３】 請求項２において、 上記送信データは、上記Ｍビットのうち２以上の同じ数
   のビットが上記一方の論理値を持つようにされることを
   特徴とするデータ通信方法。
4. 【請求項４】 請求項２において、 上記受信側において、上記受信信号の信号変移を検出し
   てタイミング信号を生成し、かかるタイミング信号によ
   り上記受信信号をＭビットの受信データを検出するもの
   であることを特徴とするデータ通信方法。
5. 【請求項５】 請求項２において、 上記受信側において、上記送信クロックよりも複数倍高
   い周波数にされたタイミング信号により受信信号をオー
   バーサンプリンングして複数組の受信データを受信し、
   その中から正しい１つの受信データを検出することを特
   徴とするデータ通信方法。
6. 【請求項６】 請求項２において、 送信側において、複数の送信データを並列データに変換
   してそれぞれを上記Ｍビットの送信データに符号化し、
   符号化に要する時間よりも短い時間に対応した周期の送
   信クロックに同期して直列データとして上記送信信号を
   生成して伝送線路に送信し、 受信側において、上記伝送線路を通して受信された上記
   Ｍビットからなる受信信号の信号遷移を捕らえて上記送
   信クロックに対応された上記Ｍビットの受信データを検
   出し、検出された直列データを複数の並列データに変換
   してそれぞれ上記Ｎビットのデータに復号化してなるこ
   とを特徴とするデータ通信方法。
7. 【請求項７】 請求項１において、 上記送信信号は、上記Ｎビットのデータに対応したもの
   と、データ通信に用いられる制御信号を含み、かかる制
   御信号を含んで２以上の同じ数の信号が遷移するもので
   あることを特徴とするデータ通信方法。
8. 【請求項８】 請求項７において、 上記制御信号は、送信すべきデータが存在しないことを
   示す信号を含むものであることを特徴とするデータ通信
   方法。
9. 【請求項９】 ２以上からなるＮビットのデータを３以
   上からなるＭビットの送信データに符号化する符号化回
   路と、送信クロックに同期させて上記送信データのいず
   れか少なくとも１つのレベルが遷移するような送信信号
   を出力する送信回路とを備えた送信側装置と、 上記送信回路の送信信号が伝えられる伝送線路と、 上記伝送線路を通して受信された上記Ｍビットからなる
   受信信号の信号遷移を捕らえて上記送信クロックに対応
   された上記Ｍビットの受信データを検出する受信回路
   と、上記受信データから上記Ｎビットのデータに復号化
   する復号化回路とを備えた受信側装置と、 を具備することを特徴とするデータ通信装置。
10. 【請求項１０】 請求項９において、 上記送信側装置は、上記Ｎビットのデータを生成する信
    号処理回路を備え、 上記受信側装置は、上記Ｎビットのデータを処理する信
    号処理回路を備えることを特徴とするデータ通信装置。
11. 【請求項１１】 請求項１０において、 上記送信側装置は、１つの半導体チップに形成されるも
    のであることを特徴とするデータ通信装置。
12. 【請求項１２】 請求項１０において、 上記受信側装置は、１つの半導体チップに形成されるも
    のであることを特徴とするデータ通信装置。
13. 【請求項１３】 請求項１０において、 上記送信側装置の信号処理回路は、第１半導体チップに
    形成され、上記符号化回路及び送信回路は、第２半導体
    チップに形成されて、これらの２つの半導体チップが一
    体的に封止されて外観上１つの半導体集積回路装置を構
    成し、 上記受信側装置の信号処理回路は、第３半導体チップに
    形成され、上記受信回路及び復号回路は、第４半導体チ
    ップに形成されて、これらの２つの半導体チップが一体
    的に封止されて外観上１つの半導体集積回路装置を構成
    するものであることを特徴とするデータ通信装置。
14. 【請求項１４】 請求項１０において、 上記送信側装置は、１つの半導体集積回路装置により構
    成され、 上記受信側装置は、１つの半導体集積回路装置により構
    成され、 上記伝送線路は、上記送信側装置と受信側装置をそれぞ
    れ構成する半導体集積回路装置が搭載された実装基板上
    に形成された配線手段であることを特徴とするデータ通
    信装置。
15. 【請求項１５】 請求項９において、 上記符号化回路は、Ｍビットのうち少なくとも１ビット
    が２値のうちの一方の論理値を含むような送信データを
    形成するものであり、 上記送信回路は、送信クロックに同期して上記Ｍビット
    の送信データのうち上記一方の論理値のもののレベル遷
    移させ、他方の論理値のものを同じレベルに維持させる
    送信信号を形成するものであることを特徴とするデータ
    通信装置。
16. 【請求項１６】 請求項１５において、 上記符号化回路は、上記Ｍビットのうち２以上の同じ数
    のビットが上記一方の論理値を持つような送信データを
    形成することを特徴とするデータ通信装置。
17. 【請求項１７】 請求項１６において、 上記受信回路は、上記受信信号の信号変移を検出してタ
    イミング信号を生成し、かかるタイミング信号によりＭ
    ビットの受信データを検出するものであることを特徴と
    するデータ通信装置。
18. 【請求項１８】 請求項１６において、 上記受信回路は、上記送信クロックよりも複数倍高い周
    波数にされたタイミング信号により受信信号をオーバー
    サンプリンングして複数組の受信データを受信し、その
    中からから正しい１つの受信データを検出することを特
    徴とするデータ通信装置。
19. 【請求項１９】 請求項９において、 上記送信回路は、複数の送信データを並列にしてそれぞ
    れ上記Ｍビットの送信データに符号化し、 上記送信回路は、送信データを直列データに変換して符
    号化に要する時間よりも短い時間に対応した周期の送信
    クロックに同期して上記送信信号を生成して伝送線路に
    送信し、 上記受信回路は、上記伝送線路を通して受信された上記
    Ｍビットからなる受信信号の信号遷移を捕らえて上記送
    信クロックに対応された上記Ｍビットの受信データを検
    出し、 上記復号化回路は、検出された直列データを複数の並列
    データに変換してそれぞれ上記Ｎビットのデータに復号
    化してなることを特徴とするデータ通信装置。
20. 【請求項２０】 請求項９において、 上記符号化回路は、上記Ｎビットのデータに対応したも
    のに加えてデータ通信に用いられる制御信号を含むＭビ
    ットの送信データを生成し、 上記送信回路は、上記制御信号を含んで２以上の同じ数
    の信号が遷移する送信信号を形成するものであることを
    特徴とするデータ通信装置。
21. 【請求項２１】 請求項２０において、 上記制御信号は、送信すべきデータが存在しないことを
    示す信号を含むものであることを特徴とするデータ通信
    装置。
22. 【請求項２２】 請求項１６において、 上記受信回路は、 Ｍビットからなる受信信号を受け、それぞれが同等のコ
    ンダクタンス特性を持つようにされ、並列形態に接続さ
    れてなる第１ＭＯＳＦＥＴと、 Ｍ個からなるＭＯＳＦＥＴであって、Ｍ−１個のＭＯＳ
    ＦＥＴが上記第１ＭＯＳＦＥＴと同等のコンダクタンス
    を持つようにされ、１つのＭＯＳＦＥＴがその半分のコ
    ンダクタンスを持つようにされ、並列形態に接続されて
    なる第２ＭＯＳＦＥＴとを含み、 上記半分のコンダクンタスを持つＭＯＳＦＥＴを含んで
    上記一方の論理値を持つビットの数に対応した数のＭＯ
    ＳＦＥＴのゲートに上記受信信号の一方のレベルに対応
    した電圧を供給し、残りのＭＯＳＦＥＴのゲートに受信
    信号の他方のレベルに対応した電圧を供給し、 上記第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴに流れる電流
    差を検出して受信信号の有効／無効の検出信号を形成す
    る回路を含んでなることを特徴とするデータ通信装置。