KR100336496B1 - 무직류, 최소대역폭특성을 갖는 선로부호의 설계방법 및 부호화/복호화 장치 - Google Patents
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Abstract
본 발명은 선로부호의 설계방법 및 부호화/복호화 장치에 관한 것으로서, 특히 무직류, 최소대역폭특성을 갖는 선로부호를 설계하는 방법에 관한 것이다. P비트의 입력 데이터를 무직류 특성과 전송대역이 데이터 대역의 1/2인 조건을 만족하는 Q비트의 부호어로 변환하는 최소 대역폭 선로부호 설계방법으로 본 발명에서는, 부호어의 ASV (Alternative Sum Variation), DSV (Digital Sum Variation) 값을 포함하는 설계기준을 정하는 단계; 상기 ASV와 DSV가 유한한 값을 갖는 부호어의 RAS (Running Alternate Sum), RDS (Running Digital Sum) 의 궤적을 RDS 를 수평축으로 RAS 를 수직 축으로 갖는 평면상에 도시한 단위 BUDA (Binary Unit DSV and ASV)셀을 구하는 단계; 상기 단위 BUDA 셀들을 수평축으로는 설계기준에서 주어진 ASV 의 값만큼, 수직 축으로는 설계기준에서 주어진 DSV의 값만큼 직사각형모양으로 쌓아 설계스택을 구하는 단계; 상기 설계스택 BUDA 셀들의 교차점 중에서 Q개의 홉으로 2^P 개의 고유한 경로를 가지는 교차점을 구하여 스테이트로 지정하는 단계; 상기 각 스테이트의 2^P 개의 고유한 경로들과 Q개의 홉으로부터 2^P 개의 Q비트 부호어들을 구하는 단계; 및 상기 Q 개의 비트로 구성된 부호어들 중에서 RDS 와 RAS가 작은 것들을 골라 입력 데이터와 부호어를 일대일 대응시키는 단계를 포함하여 이루어진 선로부호 설계 방법을 제공한다.
Description
본 발명은 선로부호의 설계방법 및 부호화/복호화 장치에 관한 것으로서, 특히 무직류, 최소대역폭특성을 갖는 선로부호의 설계방법에 관한 것이다.
디지털 신호의 선로부호화 분야에서 종래 선로부호로서 블록부호, NRZI, RZ, IBM8B10B등의 선로부호화 방법들이 있다. 이들 부호들의 대역폭은 전송율에 해당하는 주파수 대역과 같거나 혹은 그 주파수대역의 2배의 대역폭을 차지하고, 무직류 성분을 만족하지 않는 부호들이었다. 이 부호들의 직류성분은 고속 신호처리의 신호 커플링시 신호의 왜곡(tilt, base line wander 등) 이 발생하게된다. 또한 이들 부호들의 대역폭은 전송율에 해당하는 주파수 대역의 1배-2배를 차지하므로 추가되는 비트 및 스펙트럼 대역증가에 의한 전송 효율 저하가 발생하는 등의 문제점이 있었다.
종래 선로부호들에 대한 구성 및 동작 설명은 다음에 언급하는 선행특허와 논문에 자세히 설명되어 있다.
발명의 명칭이 'DC-free line code for arbitrary data transmission' 이고 등록번호가 US05022051 인 특허에서는 통신선로 상에 인가되는 1 과 0의 개수를 누적하여 일정한 관찰구간 내에서 1 과 0의 개수가 서로 같도록 하여줌으로서 부호의 직류성분을 없애주는 선로부호에 관해 기술하고 있다. 그러나 전송효율이 N/N+1 로 저하되고 부호화 및 복호화가 복잡한 구조를 갖는 단점이 있다.
발명의 명칭이 ' Data and forward error control coding techniques for digital signals' 이고 등록번호가 US04486739인 특허에서는 FEC 부호화를 수행하면서 1과 0의 연속장을 제한시켜 직류성분을 줄이는 선로부호화 방법에 대해 기술하고 있다. 이에 비해 본 발명은 이미 무직류, 유한 연속장, 최소 대역폭 특성을 갖도록 구성되어 있다.
발명의 명칭이 ' Byte oriented DC balanced (0,4) 8B/10B partitioned block transmission code ' 이고 등록번호가 US04486739인 특허에서는 8비트의 입력데이터를 10비트로 부호화하고 부호화된 10비트 부호어의 직류성분을 제한하는 선로부호화 방법에 대해 기술하고 있다. 그러나 단지 직류성분만을 제한할 뿐 스펙트럼의 대역폭은 향상되지 않는다. 이에 비해 본 발명은 통신 선로 상에서 직류성분이 없을 부호화된 스펙트럼의 대역폭도 1/2로 제한되어 전송효율이 2배로 증가한다.
또한 1990년 11월에 IEEE Electronics Letters, Vol. 26, No. 24 에서 발표된 'Line coding for very high speed LANs' 에서는 8비트의 입력데이터를 2개의 4비트 그룹으로 분할하여 부호화한 후에 이들을 비트 다중화하는 선로부호화 방법에 대해 기술하고 있다. 발표된 방법은 무직류 특성을 만족하고 하드웨어 구성을 용이하다고 주장하고 있다. 그러나 단지 직류성분만을 제한할 뿐 스펙트럼의 대역폭은 향상되지 않는다.
1997년 10월에 IEEE Transactions on Communications, Vol. 45, No. 10에서 발표된 'charge constrained (0,G/I,C) sequences' 에서는 입력데이터를 부호화하는 데에 있어서 연속장이 제한되도록 하여 선로부호의 직류성분을 제한하는 방법에 대해 기술하고 있다. 그러나 단지 직류성분만을 제한할 뿐 스펙트럼의 대역폭은 향상되지 않는다.
1998년 5월에 IEEE Electronics Letters, Vol. 34, No.10 에서 발표된 'New class of (2p)B(2p+1)B DC balanced line codes' 에서는 입력데이터를 부호화함에 있어서 상위(disparity)를 제한하여 선로부호의 직류성분을 제한하는 방법이 기술되어 있다. 그러나 단지 직류성분만을 제한할 뿐 스펙트럼의 대역폭은 향상되지 않는다.
본 발명은 앞서 설명한 바와 같은 종래 기술의 문제점을 해결하기 위한 부호어의 설계 방법 및 그에 따른 부호화/복호화 장치에 관한 것으로서, 8비트 디지털 전송 데이터를 10비트의 선로부호로 만들고 그 선로부호가 무직류 성분특성을 갖게 하는데 에 있다. 또한 선로부호의 전송 대역폭을 줄여주어 전송신호의 전송 효율을 증가시키는데 있다. 이와 같은 목적을 위하여 무직류 성분특성 및 대역폭에 관한 2개의 파라미터를 도출하였고 이들 파라미터들을 이용하여 부호어를 설계하는 방법을 고안하였다.
도 1은 하나의 BUDA (binary unit DSV and ASV) 셀을 보여주는 도면이고,
도 2는 BUDA 셀 조합에서의 스테이트의 위치를 보여주는 도면이고,
도 3은 MB810 부호화기와 복호화기의 구성과 데이터의 흐름을 보여주는 도면이고,
도 4는 도3에서의 복호화기에 포함되는 부호어 동기부의 본 발명에 따른 한 실시예를 보여주는 구성도 이고,
도 5는 BUDA 셀을 이용한 본 발명에 따른 MB810의 설계스택을 보여주는 도면이고,
도 6은 본 발명에 따른 MB810의 스테이트 천이를 보여주는 도면이고,
도 7은 종래 기술에 의한 선로부호들의 스펙트럼과 본 발명에 따른 MB810의 스펙트럼을 보여주는 그래프도 이다.
상기 목적을 달성하기 위하여 본 발명은 P비트의 입력 데이터를 무직류 특성과 전송대역이 데이터 대역의 1/2인 조건을 만족하는 Q비트의 부호어로 변환하는 최소 대역폭 선로부호 설계방법에 있어서,
부호어의 ASV (Alternative Sum Variation), DSV (Digital Sum Variation) 값을 포함하는 설계기준을 정하는 단계;
상기 ASV와 DSV가 유한한 값을 갖는 부호어의 RAS (Running Alternate Sum), RDS (Running Digital Sum) 의 궤적을 RDS 를 수평축으로 RAS 를 수직 축으로 갖는 평면상에 도시한 단위 BUDA (Binary Unit DSV and ASV)셀을 구하는 단계;
상기 단위 BUDA 셀들을 수평축으로는 설계기준에서 주어진 ASV 의 값만큼, 수직 축으로는 설계기준에서 주어진 DSV의 값만큼 직사각형모양으로 쌓아 설계스택을 구하는 단계;
상기 설계스택 BUDA 셀들의 교차점 중에서 Q개의 홉으로 2^P 개의 고유한 경로를 가지는 교차점을 구하여 스테이트로 지정하는 단계;
상기 각 스테이트의 2^P 개의 고유한 경로들과 Q개의 홉으로부터 2^P 개의 Q비트 부호어들을 구하는 단계; 및
상기 Q 개의 비트로 구성된 부호어들 중에서 RDS 와 RAS가 작은 것들을 골라 입력 데이터와 부호어를 일대일 대응시키는 단계를 포함하여 이루어진 선로부호 설계 방법을 제공한다.
본 발명에 따라서 입력데이터를 무직류 특성과 전송대역이 데이터 대역의 1/2인 조건을 만족하는 부호어로 변환하는 부호화 장치는,
입력데이터에 동기를 위한 프레임 워드를 삽입하여 직렬데이터 스트림을 출력하는 프레임 워드 삽입 장치;
상기 직렬데이터 스트림을 제공받아 병렬 데이터 스트림으로 변환하는 직/병렬 변환 장치;
입력 데이터와 일대일 대응되는 부호어를 저장하는 부호화 코드 테이블;
상기 병렬데이터 스트림을 상기 부호화 코드 테이블에 적용하여 상기 병렬데이터 스트림에 대응되는 병렬부호어를 찾는 부호화 장치;
상기 병렬부호어를 입력받아 직렬부호어로 다중화하여 출력하는 병/직렬 변환장치;
시스템의 클럭 입력을 수신하고 이의 클럭속도를 입력데이터의 비트 수와 부호어의 비트수 비율만큼 증가시켜 상기 부호화 장치와 병/직렬 변환장치에 제공하는 클럭발생장치를 포함하고,
상기 부호화코드 테이블의 부호어는
부호어의 ASV (Alternative Sum Variation), DSV (Digital Sum Variation) 값을 포함하는 설계기준을 정하는 단계;
상기 ASV와 DSV가 유한한 값을 갖는 부호어의 RAS (Running Alternate Sum), RDS (Running Digital Sum) 의 궤적을 RDS 를 수평축으로 RAS 를 수직 축으로 갖는 평면상에 도시한 단위 BUDA (Binary Unit DSV and ASV)셀을 구하는 단계;
상기 단위 BUDA 셀들을 수평축으로는 설계기준에서 주어진 ASV 의 값만큼, 수직 축으로는 설계기준에서 주어진 DSV의 값만큼 직사각형모양으로 쌓아 설계스택을 구하는 단계;
상기 설계스택 BUDA 셀들의 교차점 중에서 Q개의 홉으로 2^P 개의 고유한 경로를 가지는 교차점을 구하여 스테이트로 지정하는 단계;
상기 각 스테이트의 2^P 개의 고유한 경로들과 Q개의 홉으로부터 2^P 개의 Q비트 부호어들을 구하는 단계; 및
상기 Q 개의 비트로 구성된 부호어들 중에서 RDS 와 RAS가 작은 것들을 골라 입력 데이터와 부호어를 일대일 대응시키는 단계를 통해 설계되는 것을 특징으로 한다.
본 발명에 따라서 무직류 특성과 전송대역이 데이터 대역의 1/2인 조건을 만족하는 부호어를 수신하여 원래의 입력데이터로 변환하는 복호화 장치는,
클럭 복구를 수행하고 복구된 클럭을 이용하여 수신된 직렬부호어를 래치한후 출력하는 클럭재생 및 데이터 래치장치;
상기 직렬 부호어로부터 프레임 워드 부호어가 검출되면 인에이블 신호를 출력하는 부호어 동기 장치;
상기 인에이블 신호가 입력되면 상기 직렬부호어를 병렬부호어로 변환하는 직/병렬 변환 장치;
부호어와 일대일 대응하는 데이터 스트림을 저장하는 복호화 코드 테이블;
상기 병렬부호어를 상기 복호화 테이블에 적용하여 상기 병렬부호어에 대응되는 병렬데이터 스트림을 찾아서 출력하는 복호화 장치;
상기 병렬데이터 스트림을 직렬 데이터스트림으로 다중화하여 출력하는 병/직렬변환 장치;
상기 직렬 데이터스트림에서 부호화 장치에서 삽입된 프레임 워드를 찾아 원래의 입력데이터 스트림을 출력하는 프레임 동기 장치;
상기 복구된 클럭을 수신하고 이의 클럭속도를 부호어의 비트수와 입력데이터의 비트수 비율만큼 감소 시켜 상기 복호화 장치에 제공하는 클럭발생장치을 포함하며,
상기 복호화코드 테이블의 부호어는
부호어의 ASV (Alternative Sum Variation), DSV (Digital Sum Variation) 값을 포함하는 설계기준을 정하는 단계;
상기 ASV와 DSV가 유한한 값을 갖는 부호어의 RAS (Running Alternate Sum), RDS (Running Digital Sum) 의 궤적을 RDS 를 수평축으로 RAS 를 수직 축으로 갖는 평면상에 도시한 단위 BUDA (Binary Unit DSV and ASV)셀을 구하는 단계;
상기 단위 BUDA 셀들을 수평축으로는 설계기준에서 주어진 ASV 의 값만큼, 수직 축으로는 설계기준에서 주어진 DSV의 값만큼 직사각형모양으로 쌓아 설계스택을 구하는 단계;
상기 설계스택 BUDA 셀들의 교차점 중에서 Q개의 홉으로 2^P 개의 고유한 경로를 가지는 교차점을 구하여 스테이트로 지정하는 단계;
상기 각 스테이트의 2^P 개의 고유한 경로들과 Q개의 홉으로부터 2^P 개의 Q비트 부호어들을 구하는 단계; 및
상기 Q 개의 비트로 구성된 부호어들 중에서 RDS 와 RAS가 작은 것들을 골라 입력 데이터와 부호어를 일대일 대응시키는 단계를 통해 설계되는 것을 특징으로 한다.
아래에서, 본 발명에 따른 무직류, 최소대역폭특성을 갖는 선로부호의 부호화/ 복호화 방법의 양호한 실시예를 첨부한 도면을 참조로 하여 상세히 설명하겠다.
선로 부호가 무직류 성질을 갖도록 하기 위해서는 DSV (Digital SumVariation)를 유한하게 한다. 부호의 DSV 가 유한하게 되면 부호어의 (f = 0 Hz) 에서의 전력 스펙트럼은 0이 되어 무직류 성분을 만족하게 된다, 또한 부호어의 RDS (Running Digital Sum) 값이 클수록 평균 직류 성분 값이 커지게 된다. RDS 및 DSV는 다음의 수학식1 과 수학식 2 에서 정의된다.
여기서 I와 J는 I < J를 만족하는 임의의 정수들이고, Yn은 선로부호기의 부호화된 출력신호, 즉, 부호어(Code word) 가 된다. 부호어가 무직류 성분을 만족하도록 DSV가 유한한 값을 갖기 위해서는 RDS가 유한한 값을 가져야 한다. RDS가 유한한 값을 가지기 위해서는 평균적으로 부호어의 부호열에서 1과 0의 개수가 같아야 (zero disparity) 한다.
최소대역폭특성 (대역폭 = 1/2T; T는 전송 최고속도 데이터의 한 주기)을 만족하기 위한 파라미터로 RAS (Running Alternate Sum), ASV(Alternate Sum Variation)를 정의하였으며 정의된 수식은 다음 수학식 3, 수학식 4와 같다.
I 와 J는 위의 수학식 1 수학식 2와 마찬가지로 I < J를 만족하는 임의의 정수들이고, Yn은 선로부호기의 부호화된 출력신호, 즉, 부호어이다. 선로 부호의 설계에 있어서 수학식 4에서 정의된 ASV를 유한하게 하면, 나이퀴스트 주파수(f = 1/2T)에서의 전력 스펙트럼이 0이 되어 최소 대역폭의 성질을 만족하게 된다.
본 발명에서는 정의된 ASV와 DSV를 이용하여 최소대역폭 선로부호를 설계하는 구체적인 방법으로 BUDA(Binary Unit DSV and ASV) Cell을 고안하였다. BUDA 셀은 ASV와 DSV가 유한한 값을 갖는 4비트의 부호를 RDS를 수평축으로, RAS를 수직축으로 하는 2차원 평면상에 표현하기 위한 것이다. 편의상 논리적 부호집합 {0,1}을 물리적 부호집합 {-1/2,1/2}로 치환하여 도시한다. 부호어의 비트가 1이면 (+)방향으로 진행하고 0이면 (-)방향으로 진행하도록 도시한다. 부호어를 처리하고 난 후의 위치가 해당부호어를 받아 처리하기 이전의 출발점과 같게 되면 ASV와 DSV가 모두 1인 정방형 셀이 만들어진다.
예를 들어 ASV와 DSV가 모두 1인 부호어 1100의 경우, 부호가 1->1->0->0으로 변화함에 따라 해당 부호의 RDS는 0 -> 1/2 -> 1 -> 1/2 -> 0의 궤적을 따라 움직이고, 해당부호의 RAS는 0 -> -1/2 -> 0 -> 1/2 -> 0 의 궤적을 따라 움직인다. 이와 같은 움직임을 RDS, RAS 평면에 도시한 것이 (도 1) 에 나타나 있으며 이것을 BUDA 셀이라 부른다. BUDA셀은 ASV와 DSV를 동시에 유한한 값 1로 제한하는 단위셀의 성질을 가진다. 이러한 BUDA 셀을 쌓아 원하는 길이의 부호어를 합성할 수 있으며 이렇게 해서 합성된 부호어는 무직류, 최소대역폭 성질을 만족하게된다.
BUDA 셀이 연속적으로 사용될 경우에 연속되는 BUDA셀 집합들의 교차점은 하나의 독립적인 상태를 나타내는 상태점이 될 수 있다. (도 2)는 4개의 BUDA셀을 조합하여 9개의 상태점이 만들어질 수 있음을 보여주고 있다.
도 3은 본 발명에서 제안한 MB810 선로부호화 방법을 채용한 부호화기 및 복호화기 의 내부구조를 보여주고 있다. 부호화기는 프레임 워드 삽입부 (310), 직/병렬 변환부 (315), 부호화기 (320), 병/직렬변환부 (325), 부호화 코드테이블 (330), 부호화클럭발생부 (335)를 포함한다. 프레임 워드 삽입부 (310) 에서는 입력데이터를 전송을 위한 프레임으로 구성하고 프레임으로 구성된 직렬데이터 스트림은 클럭과 함께 직/병렬 변환부 (315) 에 제공된다. 직/병렬 변환부 (315) 는 제공된 직렬데이터 스트림을 8비트의 병렬 데이터 스트림으로 변환한다. 병렬 변환된 8비트 데이터 스트림은 클럭과 함께 부호화기 (320) 에 제공된다. 부호화기 (320) 는 8비트 데이터 스트림을 10비트의 부호어로 변환한 후 부호화클럭발생부 (335) 에서 제공된 클럭을 이용하여 병/직렬변환부 (325) 로 출력한다. 병/직렬변환부 (325) 에서는 10비트의 병렬데이터와 부호화클럭을 입력받아 단순비트인터리빙방식으로 10비트 병렬데이터를 하나의 출력으로 다중화하여 선로에 인가한다. 선로에 인가되는 신호의 스펙트럼 형태는 무직류 특성을 만족한다. 또한 신호의 전송 대역폭이 선로 부호화 하기전보다 반으로 줄어들어 전송효율이 선로부호화 전보다 증가된다. 부호화클럭발생부 (335) 는 부호화에 필요한 속도의 클럭을 발생시키기 위하여 시스템의 클럭 입력을 기준 클럭으로 수신하고 이를 위상고정루프방식으로 클럭 속도를 10/8로 증가 시켜 출력한다.
MB810복호화기는 클럭재생 및 데이터래치부 (350), 부호어 동기부 (355), 직/병렬변환부 (360), 복호부 (365), 복호화 코드 테이블 (370), 병/직렬변환부 (375), 프레임동기부 (380), 복호화클럭발생부 (385) 를 포함한다. 클럭재생 및 데이터래치부 (350) 는 데이터를 수신하여 클럭 복구를 수행한다. 또한 복구된 클럭을 이용하여 입력되는 데이터를 래치한 후에 복구된 클럭과 함께 직렬 데이터를 부호어 동기부 (355) 에 제공한다. 부호어 동기부 (355) 에서는 수신된 부호어 직렬 데이터 에서 프레임 워드를 부호화한 부호어를 검출한다. 또한 검출되는 주기와 횟수를 누적하여 동일간격으로 연속적으로 프레임 워드를 부호화한 부호어가 검출되면 인에이블신호를 출력하고 직렬 데이터와 클럭을 직/병렬변환부 (360) 에 제공한다. 직/병렬변환부 (360) 는 부호어 동기부 (355) 로부터 인에이블신호를 받아 신호를 받는 순간부터 수신되는 데이터를 10비트의 병렬데이터로 변환하고 복호부 (365) 에 클럭과 함께 제공한다. 복호부 (365) 는 수신된 10비트의 병렬데이터를 복호화 테이블에 있는 복호부호어를 이용하여 8비트의 데이터 스트림으로 변환한다. 또한 복호부 (365) 는 복호화클럭발생부 (365) 에서 제공되는 10/8로 낮추어진 클럭으로 데이터를 래치하여 클럭과 함께 병/직렬변환부에 제공한다. 병/직렬변환부 (375) 는 8비트의 병렬데이터를 비트 인터리빙방식으로 다중화하여 직렬 데이터로 만들어 프레임동기부 (380) 에 제공한다. 프레임동기부 (380) 는 프레임 워드삽입부 (310) 에서 삽입된 프레임 워드를 찾아 원래의 송신 데이터 스트림을 출력한다. 프레임동기부 (380) 는 동기여부를 알려주는 외부 경조신호인 LOF신호를 디스에이블로 유지하다가 동기손실이 발생하면 LOF 신호를 인에이블로 출력한다. 이 LOF 신호는 선로의 특성이 나빠져서 전송성능이 현저하게 저하되었을 때 발생할 수 있는 부호어 동기블럭의 보완용 제어 신호로도 사용될 수 있다. 일반적으로 전송 신호는 고유의 프레임 워드가 이미 8비트의 정수 배로 설정되어 있으므로 본 발명에서의 부호화/복호화기를 위한 별도의 프레임 워드 삽입은 불필요하다. 복호화클럭발생부 (385) 는 위상고정루프방식으로 수신 클럭의 8/10의 속도로 클럭을 발생시켜 부호화 이전의 원래의 시스템클럭을 재생하여 이를 출력한다.
도4는 부호어 동기부의 실시예를 보여주고 있다. 부호어 동기부는 RAS, RDS계산 처리부 (410), 다수의 D-FF(디 플립플롭)들 (420), 프레임 워드 부호어 검출부 (430), AND 게이트를 포함한다. RAS, RDS계산 처리부 (410) 는 수신되는 직렬데이터를 10비트 단위로 수학식 1 과 수학식 3 을 이용하여 부호어의 RAS 와 RDS를 계산한다. 만일 계산된 값들이 설계된 RAS, RDS의 한계를 넘는지 비교하여 넘으면 디스에이블로 출력하고 넘지 않으면 인에이블로 출력하는 역할을 한다. 다수의 D-FF(디 플립플롭)들은 클럭의 상승천이에서 입력 데이터를 래치한다. 프레임 워드 부호어 검출부 (430)는 입력되는 데이터 열에서 프레임 워드의 부호어를 10비트 단위로 맵핑하여 일치하는지를 검색하며 일정 시간 간격으로 3번 이상 프레임 워드 부호어가 검출되면 출력 신호를 인에이블로 만들어 출력한다. AND 게이트는 RAS,RDS계산처리부의 출력과 프레임 워드 부호어 검출부의 출력이 동시에 인에이블이면 인에이블 신호를 출력한다.
도 5 는 BUDA셀을 이용한 MB810설계스택을 보이고 있으며 이때에는 BUDA셀을 DSV가 6, ASV가 5가 되도록 쌓아 놓았다. 셀의 교점 중에 가운데 12개를 스테이트로 설정하고 이를 이용하여 10비트의 부호어를 만들어 낼 수 있게 된다.
도 6. MB810의 스테이트 천이 다이어그램을 보이고 있는데 이는 하나의 부호어를 출력한 후에 다음 부호어를 출력하기 위해 이동하는 스테이트의 천이 도형이다. 임의의 한 스테이트에서 부호어를 발생할 때 마지막 비트를 출력하고 도달하는 스테이트는 도시된 바대로 정해진 스테이트로만 천이가 이루어지게 된다.
본 발명에서 고안된 MB810은 입력되는 데이터를 8비트씩 블록화 하여 10비트의 심벌시퀀스를 출력해 내는 선로부호를 설계하기 위하여 도5의 BUDA셀 설계스택과 도6의 MB810 스테이트천이 다이어그램을 이용하고 다음과 같은 단계를 거치게 된다.
1. 가능한 부호어의 (RDS, RAS)의 쌍들을 만들고 설계스택과 도 (RDS, RAS)가 (1,0)인 100개와 (-1,0)인 100개의 심벌시퀀스를 중에서 95개를 임의의 입력 데이터에 할당한다.
2. 가능한 부호어의 쌍들 중에서 (RDS, RAS)가 (0,1)인 100개와 (0,-1)인 100개의 심벌 시퀀스중 99개를 임의의 입력 데이터에 할당한다.
3. (RDS, RAS)가 (2,1), (-2,-1), (-1,2), (1,-2)을 짝으로 하여 50개중 40개를 입력 데이터에 지정한다.
4. (RDS, RAS)가 (-2,1), (2,-1), (-1,-2)및 (1,2)를 짝으로 하여 50개중에서 12개를 임의의 입력 데이터에 지정한다.
5. 위에서 선정된 부호어들 중에서 연속장이 큰 시퀀스를 일부 제외하고 사용되지 않은 부호어들 중에서 이를 대체한다.
6. 상태에 무관하게 원상으로 복호가 가능하도록 입력 데이터에 대하여 심벌시퀀스를 대응시킨다.
이상과 같은 과정을 거쳐 8비트 입력 데이터 256가지에 대해 만든 코드 테이블이 표1의 부호화 테이블과 표2의 복호화 테이블이다.
도 7은 선로부호들의 스펙트럼을 비교할 수 있도록 그래프형식으로 도시한 것이다. 도면에 나타나듯이 본 발명에서 제안된 선로부호는 무직류특성을 만족하면서 대역폭은 다른 선로부호인 IBM사의 8B10B의 1/2을 필요로 한다.
전송시스템에서 신호를 처리하는 데에 있어서 흔히 직류성분이 발생한다. 이러한 직류성분들은 신호의 왜곡, 동작 부품의 포화, 증폭기 등의 비선형 왜곡 현상을 일으키는 원인이 된다. 본 발명에서 제안하는 부호화/복호화 방법은 이러한 비선형 왜곡 현상이 일어나지 않도록 무직류 성분 특성을 가진다. 또한 전송 대역을 소요 대역의 1/2로 줄여 전송 효율이 기존의 부호화과정이 전혀 없는 신호에 비해서 약 40% 정도 향상되었다. 전송 시스템에서의 신호의 품질 향상, 신호검출소자의 수신감도 증가 등이 이루어지며 전송 시스템의 가격이 저렴해진다. 특히, 광선로를 이용하는 시스템인 경우 신호품질 및 수신감도증가는 광선로의 전송가능 거리의 연장과 직결되어 광선로의 비용을 절감 할 수 있는 효과가 있다.
광선로를 이용하는 기가비트 이더넷랜에서 현재 사용되고 있는 선로부호는 8B10B로이를 이용하여 10기가비트 이더넷으로 확장하는 데에 여러 가지 문제점이 있다. 우선 10GHz의 대역폭을 수용하는 시스템에서 사용되는 부품이 고가이고 부호화에 의한 대역폭의 낭비가 2GHz나 된다. 이에 반해 본 발명에서 고안된 방법으로 선로부호를 설계하고 이를 10GHz 이더넷랜에 적용할 경우 전송 효율이 증가되어 원래 전송된 8Gbps의 유효 데이터보다 3Gbps의 대역폭이 절감되고, 소요 부품도 대역폭이 5GHz인 것을 사용하여도 되므로 전송 효율과 시스템 구현에 소요되는 부품의 가격을 현저히 낮출 수 있다. 산업상의 이용분야로는 10기가비트 이더넷랜, 기억장치 등과 같은 대용량 고속 데이터 전송, 기가급 이상의 광전송시스템, 기가비트 이더넷랜, 광대역 무선 랜, 기타 대역 제한을 받는 유선 전송 시스템 등이 있다.
Claims (14)
- P비트의 입력 데이터를 무직류 특성과 전송대역이 데이터 대역의 1/2인 조건을 만족하는 Q비트의 부호어로 변환하는 최소 대역폭 선로부호 설계방법에 있어서,부호어의 ASV (Alternative Sum Variation), DSV (Digital Sum Variation) 값을 임의의 기준값으로 정함으로써, 설계기준을 정하는 단계;상기 ASV와 DSV가 유한한 값을 갖는 부호어의 RAS (Running Alternate Sum), RDS (Running Digital Sum) 의 궤적을 RDS 를 수평축으로 RAS 를 수직 축으로 갖는 평면상에 도시한 단위 BUDA (Binary Unit DSV and ASV)셀을 구하는 단계;상기 단위 BUDA 셀들을 수평축으로는 설계기준에서 주어진 ASV 의 값만큼, 수직 축으로는 설계기준에서 주어진 DSV의 값만큼 직사각형모양으로 쌓아 설계스택을 구하는 단계;상기 설계스택 BUDA 셀들의 교차점 중에서 Q개의 홉으로 2^P 개의 고유한 경로를 가지는 교차점을 구하여 스테이트로 지정하는 단계;상기 각 스테이트의 2^P 개의 고유한 경로들과 Q개의 홉으로부터 2^P 개의 Q비트 부호어들을 구하는 단계; 및상기 Q 개의 비트로 구성된 부호어들 중에서 RDS 와 RAS가 작은 것들을 골라 입력 데이터와 부호어를 일대일 대응시키는 단계를 포함하여 이루어진 선로부호 설계 방법.
- 제 1 항에 있어서,상기 RAS는 아래의 수학식을 이용하여 구하는 선로부호 설계 방법.여기서 I와 J는 I < J를 만족하는 임의의 정수들이고, Yn은 선로부호기의 부호화된 출력신호, 즉, 부호어(Code word) 이다.
- 제 1 항에 있어서,상기 RDS는 아래의 수학식을 이용하여 구하는 선로부호 설계 방법.여기서 I와 J는 I < J를 만족하는 임의의 정수들이고, Yn은 선로부호기의 부호화된 출력신호, 즉, 부호어(Code word) 이다.
- 제 1 항에 있어서,상기 DSV는 아래의 수학식을 이용하여 구하는 선로부호 설계 방법.여기서 I와 J는 I < J를 만족하는 임의의 정수들이고, Yn은 선로부호기의 부호화된 출력신호, 즉, 부호어(Code word) 이다.
- 제 1 항에 있어서,상기 ASV는 아래의 수학식을 이용하여 구하는 선로부호 설계 방법.여기서 I와 J는 I < J를 만족하는 임의의 정수들이고, Yn은 선로부호기의 부호화된 출력신호, 즉, 부호어(Code word) 이다.
- 입력데이터를 무직류 특성과 전송대역이 데이터 대역의 1/2인 조건을 만족하는 부호어로 변환하는 부호화 장치에 있어서,입력데이터에 동기를 위한 프레임 워드를 삽입하여 직렬데이터 스트림을 출력하는 프레임 워드 삽입 장치;상기 직렬데이터 스트림을 제공받아 병렬 데이터 스트림으로 변환하는 직/병렬 변환 장치;입력 데이터와 일대일 대응되는 부호어를 저장하는 부호화 코드 테이블;상기 병렬데이터 스트림을 상기 부호화 코드 테이블에 적용하여 상기 병렬데이터 스트림에 대응되는 병렬부호어를 찾는 부호화 장치;상기 병렬부호어를 입력받아 직렬부호어로 다중화하여 출력하는 병/직렬 변환장치;시스템의 클럭 입력을 수신하고 이의 클럭속도를 입력데이터의 비트 수와 부호어의 비트수 비율만큼 증가시켜 상기 부호화 장치와 병/직렬 변환장치에 제공하는 클럭발생장치를 포함하고,상기 부호화코드 테이블의 부호어는부호어의 ASV (Alternative Sum Variation), DSV (Digital Sum Variation) 값을 임의의 기준값으로 정함으로써, 설계기준을 정하는 단계;상기 ASV와 DSV가 유한한 값을 갖는 부호어의 RAS (Running Alternate Sum), RDS (Running Digital Sum) 의 궤적을 RDS 를 수평축으로 RAS 를 수직 축으로 갖는 평면상에 도시한 단위 BUDA (Binary Unit DSV and ASV)셀을 구하는 단계;상기 단위 BUDA 셀들을 수평축으로는 설계기준에서 주어진 ASV 의 값만큼, 수직 축으로는 설계기준에서 주어진 DSV의 값만큼 직사각형모양으로 쌓아 설계스택을 구하는 단계;상기 설계스택 BUDA 셀들의 교차점 중에서 Q개의 홉으로 2^P 개의 고유한 경로를 가지는 교차점을 구하여 스테이트로 지정하는 단계;상기 각 스테이트의 2^P 개의 고유한 경로들과 Q개의 홉으로부터 2^P 개의 Q비트 부호어들을 구하는 단계; 및상기 Q 개의 비트로 구성된 부호어들 중에서 RDS 와 RAS가 작은 것들을 골라 입력 데이터와 부호어를 일대일 대응시키는 단계를 통해 설계되는 것을 특징으로 하는 최소 대역폭 선로부호 설계방법을 이용한 부호화 장치.
- 제 6 항에 있어서, 상기 병/직렬 변환장치는, 상기 병렬 데이터 스트림을 단순인터리빙 방식을 이용하여 직렬 데이터스트림으로 변환하는 것을 특징으로 하는 부호화 장치.
- 제 6 항에 있어서, 상기 클럭발생장치는, 위상고정루프 방식을 이용하는 것을 특징으로 하는 부호화 장치.
- 무직류 특성과 전송대역이 데이터 대역의 1/2인 조건을 만족하는 부호어를 수신하여 원래의 입력데이터로 변환하는 복호화 장치에 있어서,클럭 복구를 수행하고 복구된 클럭을 이용하여 수신된 직렬부호어를 래치한후 출력하는 클럭재생 및 데이터 래치장치;상기 직렬 부호어로부터 프레임 워드 부호어가 검출되면 인에이블 신호를 출력하는 부호어 동기 장치;상기 인에이블 신호가 입력되면 상기 직렬부호어를 병렬부호어로 변환하는 직/병렬 변환 장치;부호어와 일대일 대응하는 데이터 스트림을 저장하는 복호화 코드 테이블;상기 병렬부호어를 상기 복호화 테이블에 적용하여 상기 병렬부호어에 대응되는 병렬데이터 스트림을 찾아서 출력하는 복호화 장치;상기 병렬데이터 스트림을 직렬 데이터스트림으로 다중화하여 출력하는 병/직렬변환 장치;상기 직렬 데이터스트림에서 부호화 장치에서 삽입된 프레임 워드를 찾아 원래의 입력데이터 스트림을 출력하는 프레임 동기 장치;상기 복구된 클럭을 수신하고 이의 클럭속도를 부호어의 비트수와 입력데이터의 비트수 비율만큼 감소 시켜 상기 복호화 장치에 제공하는 클럭발생장치을 포함하며,상기 복호화코드 테이블의 부호어는부호어의 ASV (Alternative Sum Variation), DSV (Digital Sum Variation) 값을 임의의 기준값으로 정함으로써, 설계기준을 정하는 단계;상기 ASV와 DSV가 유한한 값을 갖는 부호어의 RAS (Running Alternate Sum), RDS (Running Digital Sum) 의 궤적을 RDS 를 수평축으로 RAS 를 수직 축으로 갖는 평면상에 도시한 단위 BUDA (Binary Unit DSV and ASV)셀을 구하는 단계;상기 단위 BUDA 셀들을 수평축으로는 설계기준에서 주어진 ASV 의 값만큼, 수직 축으로는 설계기준에서 주어진 DSV의 값만큼 직사각형모양으로 쌓아 설계스택을 구하는 단계;상기 설계스택 BUDA 셀들의 교차점 중에서 Q개의 홉으로 2^P 개의 고유한 경로를 가지는 교차점을 구하여 스테이트로 지정하는 단계;상기 각 스테이트의 2^P 개의 고유한 경로들과 Q개의 홉으로부터 2^P 개의 Q비트 부호어들을 구하는 단계; 및상기 Q 개의 비트로 구성된 부호어들 중에서 RDS 와 RAS가 작은 것들을 골라 입력 데이터와 부호어를 일대일 대응시키는 단계를 통해 설계되는 것을 특징으로 하는 최소 대역폭 선로부호 설계방법을 이용한 복호화 장치.
- 제 9 항에 있어서, 상기 병/직렬 변환장치는, 상기 병렬 데이터 스트림을 단순인터리빙 방식을 이용하여 직렬 데이터스트림으로 변환하는 것을 특징으로 하는 부호화 장치.
- 제 9 항에 있어서, 상기 클럭발생장치는, 위상고정루프 방식을 이용하는 것을 특징으로 하는 부호화 장치.
- 제 9 항에 있어서, 상기 부호어 동기 장치는수신되는 직렬부호어의 RAS 와 RDS를 계산하여, 설계기준의 RAS 와 RDS 한계값과 비교한 후 비교 결과에 따라 인에이블 혹은 디스에이블 신호를 출력하는 RAS, RDS 계산 처리부;상기 직렬부호어를 래치하는 다수의 D-FF(디 플립플롭)들;상기 직렬부호어를 프레임 워드 부호어와 비교하여 일정 시간 간격으로 3번 이상 프레임 워드 부호어가 검출되면 인에이블 신호 그렇지 않으면 디스에이블 신호를 출력하는 프레임 워드 부호어 검출부; 및상기 RAS,RDS계산처리부의 출력과 상기 프레임 워드 부호어 검출부의 출력이 동시에 인에이블 신호이면 인에이블 신호를 그렇지 않으면 디스에이블 신호를 출력하는 AND 논리소자를 포함하는 부호어 동기장치.
- 제 12 항에 있어서,상기 RAS를 구하는 단계는 아래의 수학식을 이용하는 부호어 동기장치.여기서 I와 J는 I < J를 만족하는 임의의 정수들이고, Yn은 선로부호기의 부호화된 출력신호, 즉, 부호어(Code word) 이다.
- 제 12 항에 있어서,상기 RDS를 구하는 단계는 아래의 수학식을 이용하는 부호어 동기장치.여기서 I와 J는 I < J를 만족하는 임의의 정수들이고, Yn은 선로부호기의 부호화된 출력신호, 즉, 부호어(Code word) 이다.
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