JP4377420B2 - 同時双方向データ送受信システム - Google Patents
同時双方向データ送受信システム Download PDFInfo
- Publication number
- JP4377420B2 JP4377420B2 JP2007121779A JP2007121779A JP4377420B2 JP 4377420 B2 JP4377420 B2 JP 4377420B2 JP 2007121779 A JP2007121779 A JP 2007121779A JP 2007121779 A JP2007121779 A JP 2007121779A JP 4377420 B2 JP4377420 B2 JP 4377420B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- transmission
- signal
- serial data
- reception
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Bidirectional Digital Transmission (AREA)
- Dc Digital Transmission (AREA)
Description
本発明は、１本の伝送線路を用いて同時に且つ双方向のデータ送受信を可能とする同時双方向送受信に係り、特に、誤動作を防止する同時双方向送受信方法および回路に関する。
従来より、１本の伝送線路を用いて同時に且つ双方向のデータ送受信を可能とする技術は報告されている（例えば、特許文献１参照）。
この公報で示された回路は、送受信回路内の送信回路の出力部を抵抗器及び伝送線路を介して対向する送受信回路に接続し、更に送信回路の出力信号を分圧用抵抗器を介して基準電圧と合成して差動入力型レシーバ回路の参照電圧として入力し、且つ上記差動入力型レシーバ回路の比較入力部には伝送線路上の信号を入力する構成となっており、この差動入力型レシーバ回路が自局の送信信号のみをキャンセルし他局から送られてくる信号を再生している。
この公報で示された回路は、送受信回路内の送信回路の出力部を抵抗器及び伝送線路を介して対向する送受信回路に接続し、更に送信回路の出力信号を分圧用抵抗器を介して基準電圧と合成して差動入力型レシーバ回路の参照電圧として入力し、且つ上記差動入力型レシーバ回路の比較入力部には伝送線路上の信号を入力する構成となっており、この差動入力型レシーバ回路が自局の送信信号のみをキャンセルし他局から送られてくる信号を再生している。
近年の半導体技術の進歩により、ＬＳＩチップの集積度は飛躍的に上昇し、高性能化、小型化が実現されている。
このような背景の中、ＬＳＩの価格や外形寸法は信号ピン数が少ないほど低減されると言われており、ピンの本数を低減させる様々な工夫が進めれている。
先に示した１本の信号線路を用いて同時に且つ双方向のデータ送受信を可能とする技術を用いればＬＳＩの信号ピン数を半減できる。
しかしながらこの技術では、送信すべきデータに何の処理も施さないでデータ伝送を行わせているため、幾つかの問題点がある。
このような背景の中、ＬＳＩの価格や外形寸法は信号ピン数が少ないほど低減されると言われており、ピンの本数を低減させる様々な工夫が進めれている。
先に示した１本の信号線路を用いて同時に且つ双方向のデータ送受信を可能とする技術を用いればＬＳＩの信号ピン数を半減できる。
しかしながらこの技術では、送信すべきデータに何の処理も施さないでデータ伝送を行わせているため、幾つかの問題点がある。
第１に、長い時間'０'信号又は'１'信号が連続した後に信号が切り替わると、伝送線路のドリブルアップ現象により受信側の信号振幅が減少し、高い入力感度を持つ差動入力型レシーバ回路を用いなければ誤動作を引き起こしてしまう可能性がある。
第２に、上記現象によりパターンジッタが発生し、タイミングマージンが減少し、高速化が妨げられてしまう。
第３に、上記第２の問題点に対処するため、データを伝送させる伝送線路とは別に、タイミング情報を伝送させる伝送線路が必要になってしまう。
第２に、上記現象によりパターンジッタが発生し、タイミングマージンが減少し、高速化が妨げられてしまう。
第３に、上記第２の問題点に対処するため、データを伝送させる伝送線路とは別に、タイミング情報を伝送させる伝送線路が必要になってしまう。
本発明の第１の目的は、トランスペアレントが保障され、正確に且つ高速なデータ伝送が行える同時双方向送受信を可能にすることにある。
第２の目的は、伝送線路本数とＬＳＩ信号ピン数を従来の技術よりも大幅に低減でき、トランスペアレントが保障され、正確に且つ高速なデータ伝送が行える同時双方向送受信を可能にすることにある。
第３の目的は、タイミング情報の伝送を不要とする同時双方向送受信を可能にすることにある。
第２の目的は、伝送線路本数とＬＳＩ信号ピン数を従来の技術よりも大幅に低減でき、トランスペアレントが保障され、正確に且つ高速なデータ伝送が行える同時双方向送受信を可能にすることにある。
第３の目的は、タイミング情報の伝送を不要とする同時双方向送受信を可能にすることにある。
上記目的を達成するため、本発明は、
１本の伝送線路の各端局間でそれぞれ同時にデータの送受信を可能とする同時双方向送受信方法において、
伝送線路上の直流バランスを保障していない伝送すべき第１のシリアルデータを直流バランスを保障できる第２のシリアルデータに符号化して送信し、受信した前記第２のシリアルデータを前記第１のシリアルデータに復号化するようにしている。
また、１本の伝送線路の各端局に接続されたデータ送信回路とデータ受信回路とをから成り、各端局間でそれぞれ同時にデータの送受信を可能とする同時双方向送受信回路において、
伝送線路上の直流バランスを保障していない伝送すべき第１のシリアルデータを直流バランスを保障できる第２のシリアルデータに符号化処理する符号化手段と、受信した前記第２のシリアルデータを前記第１のシリアルデータに復号化処理する復号化手段を備えるようにしている。
さらに、送信すべきパラレルデータを前記第１のシリアルデータに変換するパラレル-シリアル変換回路と、受信した前記第２のシリアルデータを復号化処理して得られた前記第１のシリアルデータをパラレルデータに変換するシリアル-パラレル変換回路とを備えるようにしている。
さらに、受信した前記第２のシリアルデータから同期用クロック信号を抽出する手段を備えるようにしている。
さらに、伝送線路上の直流バランスを取るためのトレーニングパターンを生成し、データ送受信を開始させる前の時間に伝送線路上に送出する手段を備えるようにしている。
１本の伝送線路の各端局間でそれぞれ同時にデータの送受信を可能とする同時双方向送受信方法において、
伝送線路上の直流バランスを保障していない伝送すべき第１のシリアルデータを直流バランスを保障できる第２のシリアルデータに符号化して送信し、受信した前記第２のシリアルデータを前記第１のシリアルデータに復号化するようにしている。
また、１本の伝送線路の各端局に接続されたデータ送信回路とデータ受信回路とをから成り、各端局間でそれぞれ同時にデータの送受信を可能とする同時双方向送受信回路において、
伝送線路上の直流バランスを保障していない伝送すべき第１のシリアルデータを直流バランスを保障できる第２のシリアルデータに符号化処理する符号化手段と、受信した前記第２のシリアルデータを前記第１のシリアルデータに復号化処理する復号化手段を備えるようにしている。
さらに、送信すべきパラレルデータを前記第１のシリアルデータに変換するパラレル-シリアル変換回路と、受信した前記第２のシリアルデータを復号化処理して得られた前記第１のシリアルデータをパラレルデータに変換するシリアル-パラレル変換回路とを備えるようにしている。
さらに、受信した前記第２のシリアルデータから同期用クロック信号を抽出する手段を備えるようにしている。
さらに、伝送線路上の直流バランスを取るためのトレーニングパターンを生成し、データ送受信を開始させる前の時間に伝送線路上に送出する手段を備えるようにしている。
以上説明したように本発明によれば、従来の技術の問題点であるトランスペアレントの保障が実現され、正確に且つ高速なデータ伝送が行える同時双方向送受信回路を構築できる。
また、符号化処理を行う前段でパラレルデータをシリアルデータに変換し、復号化処理を行った後段でシリアルデータをパラレルデータに変換するため、伝送線路本数とＬＳＩ信号ピン数を従来の技術よりも大幅に低減でき、トランスペアレントが保障され、正確に且つ高速なデータ送受信が行える同時双方向送受信回路を構築できる。
また、他局から送られてくるデータから同期のためのクロック信号を抽出するようにしているため、タイミング情報の伝送を不要とする同時双方向送受信回路を構築できる。
また、データ送受信開始前にトレーニングパターンを送信するため、トランスペアレントの保障をさらに良くすることができる。
また、符号化処理を行う前段でパラレルデータをシリアルデータに変換し、復号化処理を行った後段でシリアルデータをパラレルデータに変換するため、伝送線路本数とＬＳＩ信号ピン数を従来の技術よりも大幅に低減でき、トランスペアレントが保障され、正確に且つ高速なデータ送受信が行える同時双方向送受信回路を構築できる。
また、他局から送られてくるデータから同期のためのクロック信号を抽出するようにしているため、タイミング情報の伝送を不要とする同時双方向送受信回路を構築できる。
また、データ送受信開始前にトレーニングパターンを送信するため、トランスペアレントの保障をさらに良くすることができる。
以下、添付図面を参照しながら本発明の実施例を詳細に説明する。
図１は本発明の実施例を示し、同時双方向送受信回路を１本の伝送線路で接続したデータ送受信システムのブロック構成を示したものである。
図１において、1aはパラレル-シリアル変換回路、1gはシリアル-パラレル変換回路、1bは同時双方向送受信回路、1cは符号化回路、1dはデータ送受信回路、1fは複合化回路、1eは伝送線路である。
ここでは４ビットのパラレルデータをシリアルデータに変換してデータの送受信を行う例を挙げ、各ブロックの回路構成例及び動作を以下に示す。
図１は本発明の実施例を示し、同時双方向送受信回路を１本の伝送線路で接続したデータ送受信システムのブロック構成を示したものである。
図１において、1aはパラレル-シリアル変換回路、1gはシリアル-パラレル変換回路、1bは同時双方向送受信回路、1cは符号化回路、1dはデータ送受信回路、1fは複合化回路、1eは伝送線路である。
ここでは４ビットのパラレルデータをシリアルデータに変換してデータの送受信を行う例を挙げ、各ブロックの回路構成例及び動作を以下に示す。
パラレル-シリアル変換回路1aは、パラレルデータTPDをシリアルデータTSD0に変換するものであり、その回路構成例を図２に示す。
図において、クロック信号CLK0はＰＬＬシンセサイザ2aに入力され、４倍の周波数を持つクロック信号CLK1と８倍の周波数を持つクロック信号CLK2が生成される。
入力された４ビットのパラレルデータTPDは、クロック信号CLK1によって４周期に１回だけＤ型フリップフロップ2dに取り込まれる。この取り込まれたデータが右シフトレジスタによってシフトされ、シリアルデータTSD0として最終段のＤ型フリップフロップ2dの出力から出ていく。各部のタイミングチャートは図３のようになる。
図において、クロック信号CLK0はＰＬＬシンセサイザ2aに入力され、４倍の周波数を持つクロック信号CLK1と８倍の周波数を持つクロック信号CLK2が生成される。
入力された４ビットのパラレルデータTPDは、クロック信号CLK1によって４周期に１回だけＤ型フリップフロップ2dに取り込まれる。この取り込まれたデータが右シフトレジスタによってシフトされ、シリアルデータTSD0として最終段のＤ型フリップフロップ2dの出力から出ていく。各部のタイミングチャートは図３のようになる。
図２、図３によりタイミングチャートの概略を説明する。
Q0，QA，QBのアンドを取るアンドゲート3b-0がローレベルのとき、アンドゲート2b-0がハイレベルになり（Hはハイレベル信号）、クロック信号CLK1の立ち下がりでフリップフロップ2d-0がセットされQ0がハイレベルになり、このQ0のハイレベルはアンドゲート2b-A，2b-Bを介してクロック信号CLK1の立ち下がり時に順次フリップフロップ2d-A，2d-Bをセットする。
Q0，QA，QBが全てハイレベルになると、アンドゲート3b-0がハイレベルになり、アンドゲート2b-0がローレベルになり、クロック信号CLK1の立ち下がりでフリップフロップ2d-0がリセットされQ0がローレベルになり、また、アンドゲート2b-A，2b-B，2b-C，2b-Dが閉じる。
一方、アンドゲート3b-0がハイレベルになると、アンドゲート3b-A，3b-B，3b-C，3b-Dが開き、パラレルデータTPDのＡ，Ｂ，Ｃ，Ｄがクロック信号CLK1の立ち下がりでフリップフロップ2d-A，2d-B，2d-C，2d-Dにそれぞれセットされる。
以後、再びアンドゲート3b-0がローレベルになるため、アンドゲート2b-0，2b-A，2b-B，2b-C，2b-Dが開き、逆にアンドゲート3b-A，3b-B，3b-C，3b-Dは閉じるため、フリップフロップ2d-A，2d-B，2d-C，2d-DにそれぞれセットされたデータＡ，Ｂ，Ｃ，Ｄはクロック信号CLK1の立ち下がりの度に順次シフトされ、シリアルデータTSD0として出力される。
Q0，QA，QBのアンドを取るアンドゲート3b-0がローレベルのとき、アンドゲート2b-0がハイレベルになり（Hはハイレベル信号）、クロック信号CLK1の立ち下がりでフリップフロップ2d-0がセットされQ0がハイレベルになり、このQ0のハイレベルはアンドゲート2b-A，2b-Bを介してクロック信号CLK1の立ち下がり時に順次フリップフロップ2d-A，2d-Bをセットする。
Q0，QA，QBが全てハイレベルになると、アンドゲート3b-0がハイレベルになり、アンドゲート2b-0がローレベルになり、クロック信号CLK1の立ち下がりでフリップフロップ2d-0がリセットされQ0がローレベルになり、また、アンドゲート2b-A，2b-B，2b-C，2b-Dが閉じる。
一方、アンドゲート3b-0がハイレベルになると、アンドゲート3b-A，3b-B，3b-C，3b-Dが開き、パラレルデータTPDのＡ，Ｂ，Ｃ，Ｄがクロック信号CLK1の立ち下がりでフリップフロップ2d-A，2d-B，2d-C，2d-Dにそれぞれセットされる。
以後、再びアンドゲート3b-0がローレベルになるため、アンドゲート2b-0，2b-A，2b-B，2b-C，2b-Dが開き、逆にアンドゲート3b-A，3b-B，3b-C，3b-Dは閉じるため、フリップフロップ2d-A，2d-B，2d-C，2d-DにそれぞれセットされたデータＡ，Ｂ，Ｃ，Ｄはクロック信号CLK1の立ち下がりの度に順次シフトされ、シリアルデータTSD0として出力される。
同時双方向送受信回路1b内の符号化回路1cは、シリアルデータTSD0を長い時間'０'信号又は'１'信号が連続しないような符号TSD1に変換するものであり、その回路構成例を図４に示す。
図において、クロック信号CLK1、CLK2はパラレル-シリアル変換回路内のＰＬＬシンセサイザによって生成された信号である。
シリアルデータTSD0とクロック信号CLK1とをＥＯＲ回路4aに入力し、その出力結果がクロック信号CLK2によってＤ型フリップフロップ4bに取り込まれる。
このようにして、'０'信号又は'１'信号が連続しないようなシリアルデータTSD1が生成できる。
なお、ここで挙げた例は'０'信号を'０１'に、'１'信号を'１０'にコード化したマンチェスタコードであり、タイミングチャートは図５のようになる。
図において、クロック信号CLK1、CLK2はパラレル-シリアル変換回路内のＰＬＬシンセサイザによって生成された信号である。
シリアルデータTSD0とクロック信号CLK1とをＥＯＲ回路4aに入力し、その出力結果がクロック信号CLK2によってＤ型フリップフロップ4bに取り込まれる。
このようにして、'０'信号又は'１'信号が連続しないようなシリアルデータTSD1が生成できる。
なお、ここで挙げた例は'０'信号を'０１'に、'１'信号を'１０'にコード化したマンチェスタコードであり、タイミングチャートは図５のようになる。
同時双方向送受信回路1b内のデータ送受信回路1dは、伝送線路1e上にある対向する他局からの送信データと自局からの送信データとの合成波から、自局の送信データのみをキャンセルし他局から送られてくる信号を再生し、シリアルデータを得るものであり、その回路構成例を図６に示す。
図において、ドライバ回路6aは抵抗器Rtaを介してシリアルデータTSD1aを、ドライバ回路6bは抵抗器Rtbを介してシリアルデータTSD1bを任意のタイミングで伝送線路6cに送り出す。
抵抗器Rta、Rtbの値を伝送線路6cの特性インピーダンスZ0と等しく設定しておけば、伝送線路6c上には双方から送り出されたシリアルデータTSD1a、TSD1bの合成波である３値の電圧信号が現れる。
すなわち、ドライバ回路6aまたは6bの出力信号振幅のハイレベル時の振幅の電位を例えばhとすれば、TSD1a，TSD1bが共にローレベルのときには、LSDa，LSDbは共に0レベルに、TSD1aがハイレベルでTSD1bがローレベル、またはTSD1aがローレベルでTSD1bがハイレベルのときには、LSDa，LSDbは共にh/2レベルに、TSD1a，TSD1bが共にハイレベルのときには、LSDa，LSDbは共にhレベルになる。
図において、ドライバ回路6aは抵抗器Rtaを介してシリアルデータTSD1aを、ドライバ回路6bは抵抗器Rtbを介してシリアルデータTSD1bを任意のタイミングで伝送線路6cに送り出す。
抵抗器Rta、Rtbの値を伝送線路6cの特性インピーダンスZ0と等しく設定しておけば、伝送線路6c上には双方から送り出されたシリアルデータTSD1a、TSD1bの合成波である３値の電圧信号が現れる。
すなわち、ドライバ回路6aまたは6bの出力信号振幅のハイレベル時の振幅の電位を例えばhとすれば、TSD1a，TSD1bが共にローレベルのときには、LSDa，LSDbは共に0レベルに、TSD1aがハイレベルでTSD1bがローレベル、またはTSD1aがローレベルでTSD1bがハイレベルのときには、LSDa，LSDbは共にh/2レベルに、TSD1a，TSD1bが共にハイレベルのときには、LSDa，LSDbは共にhレベルになる。
Vbbは、ドライバ回路6a、6bの出力信号振幅レベルの1/2の電位（上記記載に合わせれば、h/2）に設定されている。従って、ドライバ回路6aの出力信号が'０'レベルの時、差動入力型レシーバ回路6dの参照電圧Vrefaは、ドライバ回路6aの出力信号振幅の1/4の値となり、'１'レベルの時、3/4の値となる。
差動入力型レシーバ回路6dは、参照電圧Vrefaと伝送線路6c上の３値の電圧信号（0，1/2，1）とを比較し、自局が送信したシリアルデータのみをキャンセルし、他局から送られてくるシリアルデータを再生し、シリアルデータRSD1aを得る。ドライバ回路6b側でも同様の動作が行われる。各部のタイミングチャートは図７のようになる。
すなわち、LSDa，LSDbは共に同じ値を取り、TSD1a，TSD1bが共にローレベルのときには0レベル、ハイレベルとローレベルの組合せのときには1/2レベル、共にハイレベルのときには1レベルになる。TSD1a，TSD1bが図７のように変化すれば、LSDa，LSDbは共に、2/4− 0 −2/4−4/4−2/4− 0 −2/4 のように変化する。
一方、Vrefaは、 1/4−1/4−3/4−3/4−1/4−1/4−3/4 のように変化し、
Vrefbは、 3/4−1/4−1/4−3/4−3/4−1/4−1/4 のように変化する。
RSD1aは(LSDa)-(Vrefa)であり、
1/4−-1/4−-1/4−1/4−1/4−-1/4−-1/4 のように変化し、
RSD1bは(LSDb)-(Vrefb)であり、
-1/4−-1/4−1/4−1/4−-1/4−-1/4−1/4 のように変化する。
このようにして、RSD1aにはTSD1bの信号が出力され、RSD1bにはTSD1aの信号が出力される。
すなわち、LSDa，LSDbは共に同じ値を取り、TSD1a，TSD1bが共にローレベルのときには0レベル、ハイレベルとローレベルの組合せのときには1/2レベル、共にハイレベルのときには1レベルになる。TSD1a，TSD1bが図７のように変化すれば、LSDa，LSDbは共に、2/4− 0 −2/4−4/4−2/4− 0 −2/4 のように変化する。
一方、Vrefaは、 1/4−1/4−3/4−3/4−1/4−1/4−3/4 のように変化し、
Vrefbは、 3/4−1/4−1/4−3/4−3/4−1/4−1/4 のように変化する。
RSD1aは(LSDa)-(Vrefa)であり、
1/4−-1/4−-1/4−1/4−1/4−-1/4−-1/4 のように変化し、
RSD1bは(LSDb)-(Vrefb)であり、
-1/4−-1/4−1/4−1/4−-1/4−-1/4−1/4 のように変化する。
このようにして、RSD1aにはTSD1bの信号が出力され、RSD1bにはTSD1aの信号が出力される。
同時双方向送受信回路1b内の復号化回路1fは、受信した他局からのシリアルデータRSD1からクロック信号を抽出し同期させる機能と、符号化される前のシリアルデータTSD0と同形式のシリアルデータRSD0に変換する機能とを兼ね備えているものであり、その回路構成例を図８に示す。
図において、ＰＬＬシンセサイザ8aを構成する位相比較器PFCのフィードバック入力信号には、電圧制御発振器VCOの出力信号を1/2分周した信号Ffdbを入力する。
また、シリアルデータRSD1の極性変化点を示す信号DIFOは、微分回路8bによって得られた信号であり、この信号と、電圧制御発振器VCOの出力信号を1/2分周した信号Ffdbの位相をインバータ8fとフリップフロップ8e-1により1/4周期ずらした（進めた）信号とをＡＮＤ回路8cに入力し、その結果を位相比較器PFCの参照入力信号としている。
このようにして、シリアルデータRSD1の２倍の周波数を持つクロック信号CLKaが得られ、クロック信号が抽出される。
更に、シリアルデータRSD1と電圧制御発振器VCOの出力信号を1/2分周した信号FfdbとをＥＯＲ回路8dに入力する。その出力結果は、クロック信号CLKaの立ち下がり時にＤ型フリップフロップ8e-2に取り込まれる。このようにして、符号化される前のシリアルデータTSD0と同形式のシリアルデータRSD0が得られる。各部のタイミングチャートは図９のようになる。
図において、ＰＬＬシンセサイザ8aを構成する位相比較器PFCのフィードバック入力信号には、電圧制御発振器VCOの出力信号を1/2分周した信号Ffdbを入力する。
また、シリアルデータRSD1の極性変化点を示す信号DIFOは、微分回路8bによって得られた信号であり、この信号と、電圧制御発振器VCOの出力信号を1/2分周した信号Ffdbの位相をインバータ8fとフリップフロップ8e-1により1/4周期ずらした（進めた）信号とをＡＮＤ回路8cに入力し、その結果を位相比較器PFCの参照入力信号としている。
このようにして、シリアルデータRSD1の２倍の周波数を持つクロック信号CLKaが得られ、クロック信号が抽出される。
更に、シリアルデータRSD1と電圧制御発振器VCOの出力信号を1/2分周した信号FfdbとをＥＯＲ回路8dに入力する。その出力結果は、クロック信号CLKaの立ち下がり時にＤ型フリップフロップ8e-2に取り込まれる。このようにして、符号化される前のシリアルデータTSD0と同形式のシリアルデータRSD0が得られる。各部のタイミングチャートは図９のようになる。
シリアル-パラレル変換回路1gは、シリアルデータRSD0をパラレルデータRPDに変換するものであり、その回路構成例を図１０に示す。
図において、クロック信号CLK3は復号化回路内のＰＬＬシンセサイザによって生成された信号である。また、クロック信号CLK4はクロック信号CLK3を1/4分周した信号である。
入力されたシリアルデータRSD0は、クロック信号CLK3をＮＯＴ回路10aで反転させた信号によってＤ型フリップフロップ10bに取り込まれ、右シフトされる。
この信号が４周期に１回だけクロック信号CLK4によりＤ型フリップフロップ10cに取り込まれる。
これにより、パラレルデータRPDが得られる。各部のタイミングチャートは図１１のようになる。
図において、クロック信号CLK3は復号化回路内のＰＬＬシンセサイザによって生成された信号である。また、クロック信号CLK4はクロック信号CLK3を1/4分周した信号である。
入力されたシリアルデータRSD0は、クロック信号CLK3をＮＯＴ回路10aで反転させた信号によってＤ型フリップフロップ10bに取り込まれ、右シフトされる。
この信号が４周期に１回だけクロック信号CLK4によりＤ型フリップフロップ10cに取り込まれる。
これにより、パラレルデータRPDが得られる。各部のタイミングチャートは図１１のようになる。
以上のようにシステムを構成し、データ送受信を開始させる前の時間に、伝送線路上の直流レベルを安定させるためにトレーニングパターンを送信しておく。
これにより、トランスペアレントが保障され、正確に且つ高速なデータ送受信が行え、伝送線路本数とＬＳＩ信号ピン数を従来の技術よりも大幅に減少させることができ、タイミング情報の伝送を不要とする同時双方向送受信回路システムを構築できる。
上記トレーニングパターンとは、ハイレベルとローレベルとがほぼ交互に表れる波形パターンを持つ信号であり、例えば、マンチェスタコードで表される信号である。このトレーニングパターンをデータ送受信を開始させる前の時間に送信しておくことにより、伝送線路上の直流バランスを取ることができる。
上記した実施例においては、データ送受信を開始する前に、符号化回路にシリアル信号入力として、一定期間のローレベル信号または一定期間のハイレベル信号を入力する手段を設け、これにより、伝送線路にはトレーニングパターンとして、一定期間のマンチェスタコードで表される信号が出力され、データ送受信開始前に伝送線路上の直流バランスが取られる。
これにより、トランスペアレントが保障され、正確に且つ高速なデータ送受信が行え、伝送線路本数とＬＳＩ信号ピン数を従来の技術よりも大幅に減少させることができ、タイミング情報の伝送を不要とする同時双方向送受信回路システムを構築できる。
上記トレーニングパターンとは、ハイレベルとローレベルとがほぼ交互に表れる波形パターンを持つ信号であり、例えば、マンチェスタコードで表される信号である。このトレーニングパターンをデータ送受信を開始させる前の時間に送信しておくことにより、伝送線路上の直流バランスを取ることができる。
上記した実施例においては、データ送受信を開始する前に、符号化回路にシリアル信号入力として、一定期間のローレベル信号または一定期間のハイレベル信号を入力する手段を設け、これにより、伝送線路にはトレーニングパターンとして、一定期間のマンチェスタコードで表される信号が出力され、データ送受信開始前に伝送線路上の直流バランスが取られる。
次に、本発明の優位性をわかりやすくするために伝送路のドリブルアップ現象について補助的に説明を加える。
ドリブルアップ現象とは、伝送線路特有の波形ひずみ現象である。
図１２に示すように、伝送線路にステップ関数を入力した場合、伝送線路を通過して来た波形の１０％-９０％の立ち上がり時間は、５０％立ち上がる時間に対し約２９倍も必要になってしまう。
また、同時双方向通信方式では図６の回路構成を見れば明らかなように、単方向通信方式に比べ受信側での信号振幅が半分しかないので、ドリブルアップ現象が伝送系の信頼性に大きく影響してくる。
ドリブルアップ現象とは、伝送線路特有の波形ひずみ現象である。
図１２に示すように、伝送線路にステップ関数を入力した場合、伝送線路を通過して来た波形の１０％-９０％の立ち上がり時間は、５０％立ち上がる時間に対し約２９倍も必要になってしまう。
また、同時双方向通信方式では図６の回路構成を見れば明らかなように、単方向通信方式に比べ受信側での信号振幅が半分しかないので、ドリブルアップ現象が伝送系の信頼性に大きく影響してくる。
ここで、従来の技術を用いた同時双方向送受信回路と本発明の同時双方向送受信回路とに同一の信号を入力した場合の動作を比較する。
図１３は、従来の同時双方向送受信回路におけるタイミングチャートであり、TSD1a、TSD1bは各端局の入力波形である。
LSDa、LSDbは差動入力型レシーバ回路の入力波形を示しており、実線が伝送線路上の３値の電圧信号であり、破線は参照電圧Vrefa、Vrefbである。
ここでは、長い時間'０'信号が連続した後データが切り替わった場合の動作を挙げており、伝送線路のドリブルアップ現象により、差動入力型レシーバ回路の入力オーバドライブ電圧が減少してしいる様子を示している。
また、RSD1a、RSD1bは差動入力型レシーバ回路の出力波形であり、上記現象によりパターンジッタが発生する様子を示している。
このように、従来の技術を用いた同時双方向送受信回路では、長い時間'０'信号又は'１'信号が連続した場合、動作マージンが減少してしまう。
図１３は、従来の同時双方向送受信回路におけるタイミングチャートであり、TSD1a、TSD1bは各端局の入力波形である。
LSDa、LSDbは差動入力型レシーバ回路の入力波形を示しており、実線が伝送線路上の３値の電圧信号であり、破線は参照電圧Vrefa、Vrefbである。
ここでは、長い時間'０'信号が連続した後データが切り替わった場合の動作を挙げており、伝送線路のドリブルアップ現象により、差動入力型レシーバ回路の入力オーバドライブ電圧が減少してしいる様子を示している。
また、RSD1a、RSD1bは差動入力型レシーバ回路の出力波形であり、上記現象によりパターンジッタが発生する様子を示している。
このように、従来の技術を用いた同時双方向送受信回路では、長い時間'０'信号又は'１'信号が連続した場合、動作マージンが減少してしまう。
図１４は、本発明の同時双方向送受信回路におけるタイミングチャートであり、TSD1a、TSD1bは各端局の入力波形である。
TSD1a、TSD1bは符号化後の入力波形であり、ここではマンチェスタコードの例を挙げている。
LSDa、LSDbは差動入力型レシーバ回路の入力波形を示しており、実線が伝送線路上の３値の電圧信号であり、破線は参照電圧Vrefa、Vrefbである。
本発明では、装置のパワーオン直後等のデータ送受信を開始させる前の時間に、伝送線路上の直流レベルを安定させるためにトレーニングパターンを送信しておく。
このようにしておけば、伝送線路上の波形がドライバ回路の出力信号振幅の1/2の電位を中心に遷移するので、従来方式よりも差動入力型レシーバ回路の入力オーバドライブ電圧を多く確保できる。
また、RSD1a、RSD1bは差動入力型レシーバ回路の出力波形であり、従来方式よりもパターンジッタの幅を低減している様子を示している。
このように、本発明の技術を用いた同時双方向送受信回路では、長い時間'０'信号又は'１'信号が連続した場合でも、従来技術に比べ動作マージンが広がる。
TSD1a、TSD1bは符号化後の入力波形であり、ここではマンチェスタコードの例を挙げている。
LSDa、LSDbは差動入力型レシーバ回路の入力波形を示しており、実線が伝送線路上の３値の電圧信号であり、破線は参照電圧Vrefa、Vrefbである。
本発明では、装置のパワーオン直後等のデータ送受信を開始させる前の時間に、伝送線路上の直流レベルを安定させるためにトレーニングパターンを送信しておく。
このようにしておけば、伝送線路上の波形がドライバ回路の出力信号振幅の1/2の電位を中心に遷移するので、従来方式よりも差動入力型レシーバ回路の入力オーバドライブ電圧を多く確保できる。
また、RSD1a、RSD1bは差動入力型レシーバ回路の出力波形であり、従来方式よりもパターンジッタの幅を低減している様子を示している。
このように、本発明の技術を用いた同時双方向送受信回路では、長い時間'０'信号又は'１'信号が連続した場合でも、従来技術に比べ動作マージンが広がる。
１ａ パラレル−シリアル変換回路
１ｂ 同時双方向送受信回路
１ｃ 符号化回路
１ｄ データ送受信回路
１ｅ 伝送線路
１ｆ 復号化回路
１ｇ シリアル−パラレル変換回路
１ｂ 同時双方向送受信回路
１ｃ 符号化回路
１ｄ データ送受信回路
１ｅ 伝送線路
１ｆ 復号化回路
１ｇ シリアル−パラレル変換回路
Claims (4)
- １本の伝送線路の各端局間でそれぞれ同時にデータの送受信を行う同時双方向データ送受信システムにおいて、
各端局は、他局へ送信するパラレルデータを第１のシリアルデータに変換するパラレル−シリアル変換手段と、前記変換された第１のシリアルデータを‘０’信号又は‘１’信号が各々所定個数以上は連続しないで交互に出現する第２のシリアルデータに符号化する符号化手段と、前記符号化した第２のシリアルデータを前記伝送線路に送信すると共に、前記伝送線路上の他局からの送信データと自局からの送信データとの合成波から、他局から受信した信号を再生して符号化された第２のシリアルデータを得るデータ送受信手段と、前記他局から受信した符号化された第２のシリアルデータを第１のシリアルデータに復号化する復号化手段と、前記復号化された第１のシリアルデータをパラレルデータに変換するシリアル−パラレル変換手段と、データ送受信を開始する前に前記符号化手段に一定期間のローレベル信号またはハイレベル信号を入力する手段とを備え、
前記データ送受信手段は、前記符号化した第２のシリアルデータを第１の抵抗器を介して前記伝送線路に送信するドライバ回路と、前記ドライバ回路の出力端と所定電圧端間を第２の抵抗器と第３の抵抗器でシリアル接続して両抵抗器の接続点を参照電圧とし前記伝送線路からの信号を入力して符号化された第２のシリアルデータを出力する差動入力型レシーバ回路を有することを特徴とする同時双方向データ送受信システム。 - 前記第２の抵抗器の抵抗値と前記第３の抵抗器の抵抗値を同一に設定し、前記所定電圧を前記ドライバ回路の出力信号振幅レベルの1/2の電位に設定することを特徴とする請求項１記載の同時双方向データ送受信システム。
- 前記他局から受信した第２のシリアルデータから同期用クロック信号を抽出する手段を備えることを特徴とする請求項１記載の同時双方向データ送受信システム。
- 前記符号化手段は、第１のシリアルデータをマンチェスタコードに符号化することを特徴とする請求項１記載の同時双方向データ送受信システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007121779A JP4377420B2 (ja) | 2007-05-02 | 2007-05-02 | 同時双方向データ送受信システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007121779A JP4377420B2 (ja) | 2007-05-02 | 2007-05-02 | 同時双方向データ送受信システム |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22707497A Division JPH1168861A (ja) | 1997-08-11 | 1997-08-11 | 同時双方向送受信方法および同時双方向送受信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007243984A JP2007243984A (ja) | 2007-09-20 |
| JP4377420B2 true JP4377420B2 (ja) | 2009-12-02 |
Family
ID=38588965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007121779A Expired - Fee Related JP4377420B2 (ja) | 2007-05-02 | 2007-05-02 | 同時双方向データ送受信システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4377420B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115168272A (zh) * | 2022-07-18 | 2022-10-11 | 江苏科技大学 | 一种长距离串行线调试接口电路和信号传输方法 |
-
2007
- 2007-05-02 JP JP2007121779A patent/JP4377420B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2007243984A (ja) | 2007-09-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101173942B1 (ko) | 데이터 송신 장치, 데이터 수신 장치, 데이터 전송 시스템 및 데이터 전송 방법 | |
| JP6461018B2 (ja) | 状態周期ごとに状態を変えるとともにデータのレーン間スキューおよびデータ状態遷移グリッチに | |
| JP5066121B2 (ja) | クロック情報とデータを伝送する装置及び方法 | |
| EP0679307B1 (en) | Delay line separator for data bus | |
| US9054941B2 (en) | Clock and data recovery using dual manchester encoded data streams | |
| US9154291B2 (en) | Differential signal skew adjustment method and transmission circuit | |
| US7482841B1 (en) | Differential bang-bang phase detector (BBPD) with latency reduction | |
| EP3114792B1 (en) | Clock recovery circuit for multiple wire data signals | |
| US20070127612A1 (en) | Apparatus and method for retiming data using phase-interpolated clock signal | |
| WO2007037312A1 (ja) | クロック再生装置及び方法 | |
| US20050078021A1 (en) | Dual phase pulse modulation encoder circuit | |
| US10320593B2 (en) | Receiver for data communication | |
| JP2805604B2 (ja) | マンチェスターコードのディコーディング装置 | |
| JP4377420B2 (ja) | 同時双方向データ送受信システム | |
| US7698588B2 (en) | Circuit and related method for synchronizing data signals to a core clock | |
| JP5883101B1 (ja) | データ再生回路 | |
| US7321647B2 (en) | Clock extracting circuit and clock extracting method | |
| US8122334B2 (en) | Parity error detecting circuit and method | |
| KR20160008386A (ko) | 펄스폭 변조 데이터 복원 장치 및 이의 구동 방법 | |
| JP5369524B2 (ja) | クロック・データ・リカバリ回路 | |
| JPH1168861A (ja) | 同時双方向送受信方法および同時双方向送受信回路 | |
| JP2007312321A (ja) | シリアル・パラレル変換用の半導体集積回路 | |
| KR100473395B1 (ko) | 위상선택 방법을 이용한 2엑스-오버샘플링 클록 및 데이터복원회로 | |
| JP2010183429A (ja) | クロック抽出回路 | |
| KR0157923B1 (ko) | 맨체스터코드의 디코딩 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090407 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090606 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090722 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090908 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090910 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120918 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120918 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130918 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |