KR0157923B1

KR0157923B1 - 맨체스터코드의 디코딩 장치

Info

Publication number: KR0157923B1
Application number: KR1019950052882A
Authority: KR
Inventors: 이원로
Original assignee: 문정환; 엘지반도체주식회사
Priority date: 1995-12-20
Filing date: 1995-12-20
Publication date: 1999-03-20
Also published as: TW294873B; KR970055620A

Abstract

본 발명은 랜(LAN:LOCAL AREA NETWORK)시스템에 있어서 데이타의 전송코드인 맨체스터코드를 디코딩하는 장치에 관한 것으로서, 상세하게는 맨체스터코드로 인코딩된 비동기 전송 데이타(맨체스터코드)를 수신 클럭신호에 동기된 맨체스터코드로 변환시킨 후, 톨러런스 체크(TOLERANCE CHECK)하고 동기신호를 검출한 후 엔알지 데이타(NRZ DATA)와 수신 동기클럭신호로 디코딩하는 맨체스터 디코딩 장치에 관한 것이다.

Description

맨체스터코드의 디코딩 장치

제1도는 일반적인 맨체스터코드의 파형도.

제2도는 종래의 발명에 적용되는 맨체스터 디코딩 장치.

제3도는 제2도에 있어서 각 부의 타이밍도.

제4도는 본 발명에 적용되는 맨체스터 디코딩 장치.

제5도는 제4도에 있어서 수신된 비동기 맨체스터코드가 이상적인 천이를 하는 경우 각 부의 타이밍도.

제6도는 제4도에 있어서 수신된 비동기 맨체스터코드가 10ns 먼저 천이하는 경우 각 부의 타이밍도.

제7도는 제4도에 있어서 수신된 비동기 맨체스터코드가 10ns 후에 천이하는 경우 각 부의 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

11,12,15,16,22,23,24,29,42,43,46 : 플립플롭

13,17 : 배타적 오아게이트 14,26,41,45 : 인버터

21 : 버퍼 25,44 : 낸드게이트

27 : 노아게이트 28 : 오아게이트

31 : 제1멀티플렉서 32 : 제2멀티플렉서

51,52 : 래치소자 100 : 제1디코딩부

200 : 톨러런스 체크부 300 : 멀리플렉서부

400 : 동기비트 검출부 500 : 제2디코딩부

본 발명은 통신시스템에 이어서 전송코드인 맨체스터코드를 디코딩하는 장치에 관한 것으로서, 상세하게는 비 동기 맨체스터코드를 입력받아 수신 클럭신호에 동기시켜 엔알지 코드(NRZ CODE)와 동기 수신클럭신호(Rx-CLK)로 디코딩하는 맨체스터코드의 디코딩장치에 관한 것이다.

일반적으로 맨체스터 인코딩은 동기 통신시스템들 사이에서 전송되어질 직렬 2진 데이타와 동기화된 클럭신호를 단일 신호로 결합하는 기술로서, 2진데이타인 엔알지(NRZ:Non-Return to Zero 이하 NRZ로 약칭)데이타와 동기화된 듀티비 50%의 송신 클럭신호(Tx CLK)를 배타적 오아(Exclusive-OR)논리동작을 수행하여 이루어진다.

상기 맨체스터 인코딩 동작 결과, NRZ데이타의 논리 1은 데이타 비트셀의 처음 절반은 하이레벨이고 다음 절반은 로우레벨을 나타내는 2비트코드 1, 0로, 논리 0는 데이타 비트셀의 처음 절반은 로우레벨이고 다음 절반은 하이레벨을 나타내는 2비트코드 0, 1로 표현되는 2-비트코드의 맨체스터코드로 변환되어 전송된다.

그리고, 제1도는 클럭주기(102)들을 갖는 전형적인 맨체스터코드의 파형(100)을 도시한 것으로서, 각 클럭주기(102)들은 2코드비트셀들(하이상태의 코드 비트셀(104)와 로우상태의 코드 배트셀(106)을 포함하는 데이타 비트셀들로 정의되며, 각 데이타 비트셀들은 하강에지 천이(A,C,E,G,I,K,M,O)들과 상승에지 천이(B,D,F,H,J,L,N)들로 이루어진다.

또한, 각 클럭주기(102)들의 중앙에서 발생되는 천이(A,B,C,E,F,H,J,L,M,O)들은 데이타를 전송하며, 각 클럭주기의 상승에지에서 발생되는 천이(D,G,I,K,N)들은 데이타의 전송에 관여하지 않는다.

따라서, 상기와 같은 맨체스터코드를 수신하는 통신시스템은 각 클럭주기(102)들의 중앙에서 발생되는 천이순간을 검출하여 맨체스터코드의 동기를 맞춤으로써 NRZ데이타와 수신클럭신호(Rx CLK)로 디코딩하게 된다.

종래의 맨체스터 디코딩 장치는 제2도에 도시된 바와같이, 입력단자를 통하여 맨체스터코드를 입력받아 완충증폭한 후 비반전 맨체스터코드 및 반전 맨체스터코드를 각각 출력하는 버퍼(10)와, 그 버퍼(10)에서 출력된 반전 맨체스터코드를 입력받아 그 맨체스터코드의 1/2코드주기 및 3/4코드주기로 각각 지연시켜 출력하는 지연소자(20)와, 상기 버퍼(10)로부터 출력되는 반전 맨체스터코드를 클럭단자로 입력받아, 그 반전 맨체스터코드의 상승천이에서 상기 지연소자(20)에서 3/4코드주기로 지연되어 출력되는 맨체스터코드를 샘플링하여 천이검출신호를 출력하는 제1플립플롭(30)과, 상기 버퍼(10)로부터 출력되는 비반전 맨체스터코드를 클럭단자로 입력받아, 그 비반전 맨체스터코드의 상승천이에서 상기 지연소자(20)에서 1/2코드주기로 지연되어 출력되는 맨체스터코드를 샘플링하여 천이검출신호를 출력하는 제2플립플롭(40)과, 상기 제1플립플롭(30)에서 출력되는 천이검출신호에 세팅되어 NRZ코드를 상기 플립플롭(30)의 리세트단자(R)로 출력하고, 상기 플립플롭(40)에서 출력되는 천이검출신호를 리세트단자(R)로 입력받아 반전시켜 상기 플립플롭(40)의 세트단자(S)로 출력하는 SR플립플롭(50)과, 일측단자는 접지되고, 타측단자에 상기 플립플롭(50)의 비 반전출력단자(Q)에서 출력되는 NRZ코드를 입력받아 배타적 논리합 하여 디코딩된 NRZ데이타를 출력하는 배타적 오아게이트(60)와, 상기 지연소자(20)에서 1/2클럭주기로 지연된 맨체스터코드를 입력받아 소정시간 지연하여 출력하는 지연매칭 버퍼(70)와, 일측단자에 상기 지연매칭 버퍼(70)에서 시간지연된 맨체스터코드를 입력받고 타측단자로는 상기 SR플립플롭(50)의 비반전 출력단자(Q)에서 출력되는 NRZ코드를 입력받아 수신클럭(Rx CLK)을 생성하는 배타적 오아게이트(80)로 구성된다.

이와같이 구성된 종래의 맨체스터 디코딩 장치의 동작을 제1도 내지 제3도를 참조하여 설명하면 다음과 같다.

먼저, 수신측의 통신시스템에 제3도에 도시된 맨체스터코드(300)가 입력되면, 그 수신된 맨체스터코드(300)는 맨체스터 디코딩장치(200)의 버퍼(10)에서 완충증폭된 후, 비반전된 맨체스터코드(300)는 각각 지연소자(20)와 제2플립플롭(40)으로 입력되고, 반전된 맨체스터코드(302)는 제1플립플롭(30)으로 입력된다.

이어서, 상기 지연소자(20)는 버퍼(10)로부터 비반전 매체스터 코드(300)를 입력받아 그 맨체스터코드(300)의 3/4클럭주기 및 1/2클럭주기로 각각 지연한 후, 3/4클럭주기로 지연된 맨체스터코드(306)는 상기 제1플립플롭(30) 및 제2플립플롭(40)의 입력단자(D)로 출력하고, 1/2클럭주기로 지연된 상기 맨체스터코드(304)는 지연매칭 버퍼(70)로 출력한다.

이때, 맨체스터코드(300)는 모든 데이타셀들의 중앙에서 천이를 발생시키며 상기 제1플립플롭(30) 및 제2플립플롭(40)은 각각 클럭단자로 입력되는 신호의 상승천이에서 동작되는 회로이기 때문에, 플립플롭(30) 및 플립플롭(40)은 각 데이타셀들의 중앙에서 검출되는 에지 또는 천이에 따라 출력이 변환되고, 각 데이타셀들의 경계에서 표시되는 에지 또는 천이에 의해서는 출력이 변화되지 않는다.

이어서, 제1플립플롭(30)은 상기 버퍼(10)에서 출력되는 반전된 맨체스터코드(302)를 클럭단자로 입력받아 그 신호의 상승천이에서 상기 지연소자(20)로부터 3/4클럭주기로 지연되어 입력되는 맨체스터코드(306)를 샘플링하여 천이검출신호(310)를 상기 SR플립플롭(50)의 세트단자(S)로 출력한다.

이어서, 플립플롭(40)은 상기 버퍼(10)에서 출력되는 비반전 맨체스터코드(300)를 클럭단자로 입력받아 그 신호의 상승천이에서 상기 지연소자로부터 3/4클럭주기로 지연되어 입력되는 맨체스터코드(306)를 샘플링하여 천이 검출신호를 상기 SR플립플롭(50)의 리세트단자(R)로 출력한다.

이후, 제1플립플롭(30)과 제2플립플롭(40)은 다음 규칙에 따라 천이검출신호를 출력하며, 제1도를 예로들어 설명하면 천이검출신호(103)가 출력된다.

A. 맨체스터코드의 파형(100)에서 클럭주기(102)들의 중앙에서, 검출한 천이가 상승천이(B)이고 연속적으로 뒤따르는 2코드 비트셀동안 파형(100)의 상태가 로우이면(화살표 108에 의해 보여지는 조건), 천이검출신호는 하이상태에서 로우상태로 바뀐다.

B. 검출한 천이가 상승천이(H)이고 연속적으로 뒤따르는 2코드비트 셀동안 파형(100)의 상태가 하이이면(화살표 110에 의해 보여지는 조건), 천이검출신호는 이전상태를 유지한다.

C. 검출한 천이가 하강천이(B)이고 연속적으로 뒤따르는 2코드비트 셀동안 파형(100)의 상태가 로우이면(화살표 112에 의해 보여지는 조건), 천이검출신호는 이전상태를 유지한다.

D. 검출한 천이가 하강천이(B)이고 연속적으로 뒤따르는 2코드비트 셀동안 파형(100)의 상태가 하이이면(화살표 114에 의해 보여지는 조건), 천이검출신호는 로우상태에서 하이상태로 바뀐다.

따라서, 상기 규칙에 따라 제1플립플롭(30)은 반전된 맨체스터코드(302)의 상승 천이에서, 즉 맨체스터코드(300)의 하강천이에서 상기 3/4클럭주기로 지연되어 입력되는 맨체스터코드(306)를 샘플링할 때, 샘플링된 데이타가 1이면 맨체스터코드(300)는 연속으로 뒤따르는 2코드비트셀동안 1의 상태를 유지하는 것을 의미하므로, 플립플롭(30)은 천이검출신호를 0에서 :1로 변화시켜(신호 310의 308지점) SR플립플롭(50)의 세트단자(S)에 출력하고, 그 SR플립플롭(50)은 상기 검출신호 1에 세트되어 비반전 출력단자(Q)를 통하여 하이상태의 NRZ코드를 출력하여 제1플립플롭(30)를 리세트시킴으로써 플립플롭(30)의 비반전 출력단자(Q)에서 출력되는 천이검출신호는 다시 0이 출력된다.

반면에 맨체스터코드(300)의 하강천이에서 샘플링된 데이타가 0이면, 맨체스터코드(300)는 연속으로 뒤따르는 2코드비트셀동안 1의 상태가 아니므로 플립플롭(30)은 0의 상태를 유지하여 비반전 출력단자(Q)로 천이검출신호 0를 출력한다.

이어서, 제2플립플롭(40)은 비반전 맨체스터코드(300)의 상승천이에서 상기 3/4클럭주기로 지연되어 입력되는 맨체스터코드(306)를 샘플링할 때 샘플링된 데이타가 0이면, 비반전 맨체스터코드(300)가 연속으로 뒤따르는 2코드비트셀동안 0의 상태를 유지하는 것을 의미하기 때문에, 플립플롭(30)은 천이검출신호를 1에서 0로 변화시킨후 반전된 천이검출신호 1을(신호 316의 314지점) SR플립플롭(50)의 리세트단자(R)에 출력하고, 그 SR플립플롭(50)은 상기 검출신호1에 리세트되어 반전출력단자(Q)를 통하여 하이상태의 신호를 출력하여 제2플립플롭(40)를 세트시킴으로써 플립플롭(40)의 반전 출력단자(Q)에서 출력되는 천이검출신호는 다시 0이 출력된다.

반면에 상승천이에서 샘플링된 데이타가 1이면 맨체스터코드(300)는 연속적으로 뒤따르는 2코드비트셀동안 0의 상태가 아니므로 플립플롭(40)은 1을 유지하여 반전출력단자(Q)를 통하여 0를 출력하며, 이 경우는 플립플롭(40)이 데이타셀의 경계에 위치한 상승천이에서 맨체스터코드를 샘플링할 때 발생된다.

이후, 제3플립플롭(50)은 상기 제1플립플롭(30) 및 제2플립플롭(40)에서 출력되는 천이검출신호에 따라 각각 동작되어 NRZ코드를 비반전출력하고, 일측단자가 접지된 배타적 오아게이트(60)는 상기 SR플리플립(50)에서 출력되는 NRZ코드를 타측단자에 입력받아 배타적 논리합하여 NRZ데이타를 출력한다.

그리고, 지연 매칭 버퍼(70)는 상기 지연 소자(20)에서 1/2클럭주기로 지연되어 입력되는 맨체스터코드(304)를 입력받아, 플립플롭(30),(40),(50)에서 각 소자의 전파 지연시간으로 인하여 발생되는 신호지연만큼 지연시킨 매칭신호(317)를 상기 배타적 오아게이트(80)의 일측단젱 출력하며, 배타적 오아게이트(80)는 일측단자에 상기 플립플롭(50)에서 비반전 출력되는 NRZ코드를 입력받고, 타측단자에 지연 매칭버퍼(70)에서 출력되는 매칭신호(317)를 입력받아 배타적 논리합하여 수신 클럭신호(Rx-CLK)을 출력한다.

그러나, 종래의 맨체스터 디코딩 장치는 전송되어진 맨체스터코드를 입력받아 동기를 맞추기 위하여 피엘엘(PLL:PHASE-LOCKED-LOOP)을 사용하고, 피엘엘(PLL)을 사용하지 않을 경우는 전송된 맨체스터코드를 지연시키는 과정이 필요하게 되어, 지연소자의 사용으로 인한 칩 사이즈의 증대와 정확한 지연 타이밍을 맞추기 위하여 공정상의 정확도가 필요하게 되어 생산성이 저하되는 문제가 있었다.

따라서, 본 발명의 목적은 입력되는 비동기 맨체스터코드를 수신 클럭신호로 샘플링하여 동기된 맨체스터코드를 구하고, 그 동기 맨체스터코드의 톨러런스를 체크하여 맨체스터코드를 선택한 후 동기신호를 검출하여 엔알지 코드(NRZ CODE)와 수신 클럭신호(Rx-CLK)로 디코딩함으로써, 피엘엘(PLL)가 지연소자를 배제한 간단한 맨체스터 디코딩 장치를 제공함에 있다.

상기와 같은 목적을 달성하기 위하여 본 발명은 전송되는 비동기 맨체스터코드를 클럭신호의 천이에 동기시켜 동기 맨체스터코드들을 샘플링하고 상기 클럭신호를 분주하여 동기 클럭신호들을 산출한 후, 상기 동기 맨체스터코드들과 동기 클럭신호들을 배타적 논리합하여 엔알지(NRZ CODE)코드들을 산출하여 제1디코딩부와, 제1디코딩부로부터 동기 맨체스터코드를 입력받아, 상기 클럭신호에 따라 시프트되는 비트값을 순차검출하여 맨체스터코드의 비트셀 중앙에서의 천이에 대한 톨러런스를 체크하는 톨러런스 체크부와, 톨러런스 체크부에서 출력되는 검출신호에 따라, 상기 제1디코딩부로부터 입력되는 엔알지 코드들과 동기 클럭신호들을 선택적으로 출력하는 멀티플렉서와 멀티플렉서부에서 출력된 엔알지 코드와 동기 클럭신호를 입력받아 동기 클럭신호에 따라 시프트되는 엔알지 코드의 비트값을 검출하여 동기신호를 출력하는 동기신호 검출부와, 상기 멀티플렉서부로부터 엔알지 코드와 동기 클럭신호를 입력받아, 상기 동기신호 검출부에서 출력되는 동기신호에 따라 엔알지 데이타와 동기 수신 클럭신호를 산출하는 제2디코딩부를 포함하는 것을 특징으로 한다.

본 발명의 기술에 의한 맨체스터 디코딩 장치는 제2도에 도시된 바와 같이, 전송되는 비동기 맨체스터코드(MANCHESTER-CODE)를 클럭신호(CLOCK-R)의 천이에 동기시켜 동기 맨체스터코드들을 샘플링하고 상기 클럭신호(CLOCK-R)를 분주하여 동기 클럭신호들을 산출한 후 그 동기 맨체스터코드들과 동기 클럭신호들을 배타적 논리합하여 엔알지 코드(NRZ CODE)들을 산출하는 제1디코딩부(100)와, 그 제1디코딩부(100)로부터 동기 맨체스터코드를 입력받아 상기 클럭신호에 따라 시프트되는 비트값을 순차검출하여, 비트셀중앙에서의 천이에 대한 톨러런스를 체크하는 톨러런스 체크부(200)와, 그 톨러런스 체크부(200)에서 출력되는 검출신호에 따라, 상기 제1디코딩부로부터 입력되는 엔알지 코드들과 동기 클럭신호들을 선택적으로 출력하는 멀티플렉서부(300)와, 그 멀티플렉서부(300)에서 출력된 엔알지 코드와 동기 클럭신호를 입력받아 동기 클럭신호에 따라 시프트되는 엔알지 코드의 비트값을 검출하여 동기신호(Sync)를 출력하는 동기신호 검출부(400)와, 상기 멀티플렉서부(300)로부터 엔알지 코드와 동기 클럭신호를 입력받아, 상기 동기신호 검출부(400)에서 출력되는 동기신호(Sync)에 따라 엔알지(NRZ)데이타와 수신클럭 신호(Rx-CLK)를 출력하는 제2디코딩부(500)로 구성된다.

제1디코딩부(100)는 비동기 맨체스터코드(MANCHESTER-CODE)와 클럭신호(CLOCK-R)를 입력받아, 그 클럭신호(CLOCK-R)의 상승에지에서 상기 비동기 맨체스터코드(MANCHESTER-CODE)를 샘플링하여 동기 맨체스터코드(S-MANCHESTER-1)를 비반전 출력하는 제1플립플롭(11)과, 상기 클럭신호(CLOCK-R)에 반전출력되는 동기 클럭신호를 입력으로 홀딩하여 1/2분주된 동기 클럭신호(CLOCK-1)를 비반전 출력하는 제2플립플롭(12)과, 일측단자로 제1플립플롭(11)에서 출력되는 동기 맨체스터코드(S-MANCHESTER-1)를 입력받고 타측단자로는 제2플립플롭(12)에서 출력되는 동기 클럭신호(CLOCK-1)를 입력받아 배타적 논리합하여 엔알지코드(NRZ-1)를 검출하는 배타적 오아게이트(13)와, 비동기 맨체스터코드(MANCHESTER-CODE)와 인버터(14)에서 반전된 클럭신호(CLOCK-R)를 입력받아, 그 반전 클럭신호(CLOCK-R)의 상승에지에서 상기 비동기 맨체스터코드(MANCHESTER-CODE)를 샘플링하여 동기 맨체스터코드(S-MANCHESTER-2)를 비반전 출력하는 제3플립플롭(15)과, 상기 반전 클럭신호(CLOCK-R)에 따라 반전 출력되는 동기 클럭신호를 입력으로 홀딩하여 1/2분주된 동기 클럭신호(CLOCK-2)를 비 반전출력하는 제4플립플롭(16)과, 일측단자에 제3플립플롭(15)에서 출력되는 동기 맨체스터코드(S-MANCHESTER-2)를 입력받고 타측단자에 제4플립플롭(16)에서 출력되는 동기 클럭신호(CLOCK-2)를 입력받아 배타적 논리합하여 엔알지코드(NRZ-2)를 출력하는 배타적 오아게이트(17)와로 구성된다.

톨러런스 체크부(200)는 상기 클럭신호(CLOCK-R)를 입력받아 완충증폭하여 출력하는 버퍼(21)와, 상기 제1플립플롭(11)으로부터 동기 맨체스터코드(S-MANCHESTER-1)를 입력받아 상기 버퍼(21)에서 출력되는 클럭신호(CLOCK-R)에 따라 동기 맨체스터코드(S-MANCHESTER-1)의 비트값을 1비트씩 순차적으로 시프트 시키는 제5플립플롭(22)와, 상기 제5플립플롭(22)으로부터 시프트되는 동기 맨체스터코드(S-MANCHESTER-1)를 입력받아, 버퍼(21)에서 출력되는 클럭신호(CLOCK-R)에 따라 동기 맨체스터코드(S-MANCHESTER-1)의 비트값을 1비트씩 순차적으로 시프트시키는 제6플립플롭(23)과, 상기 제6플립플롭(23)로부터 시프트되는 동기 맨체스터코드(S-MANCHESTER-1)를 입력받아, 버퍼(21)에서 출력되는 클럭신호(CLOCK-R)에 따라 동기 맨체스터코드(S-MANCHESTER-1)의 비트값을 순차적으로 1비트씩 시프트시키는 제7플립플롭(24)과, 상기 제5플립플롭(22)와 제6플립플롭(23) 및 제7플립플롭(24)에서 시프트되는 비트값을 입력받아 비트값(1,1,1)을 검출하는 낸드게이트(25)와, 그 낸드게이트(25)의 검출신호를 반전시키는 인버터(26)와, 상기 제5플립플롭(22)와 제6플립플롭(23) 및 제7플립플롭(24)의 비반전단자(Q)에서 시프트되는 비트값을 입력받아 비트값(0,0,0)을 검출하는 노아게이트(27)와 일측단자에 상기 인버터(26)에서 반전된 검출신호를 입력받고 타측단자에 상기 노아게이트(27)의 출력되는 검출신호를 입력받아, 동기된 맨체스터코드(S-MANCHESTER-1)의 듀티브의 스펙(톨러런스)의 체크하는 오아게이트(28)와, 그 오아게이트(28)의 출력신호에 따라 전원전압(Vcc)을 제어신호로 비반전 출력하는 제8플립플롭(29)으로 구성된다.

상기 멀티플렉서부(300)는 상기 제1디코딩부(100)의 오아게이트(13),(17)로부터 엔알지코드(NRZ-1),(NRZ-2)를 각각 입력받아, 상기 톨러런스체크부(200)에서 출력되는 제어신호에 따라 상기 엔알지코드를 선택적으로 출력하는 제1멀티플렉서(31)와, 상기 제2,제4플립플롭(12),(16)으로부터 동기 클럭신호(CLOCK-1),(CLOCK-2)를 각각 입력받아 상기 톨러런스체크부(200)에서 출력되는 제어신호에 따라 상기 동기 클럭신호를 선택적으로 출력하는 제2멀티플렉서(32)로 구성된다.

동기신호 검출부(400)는 상기 제2멀티플렉서(32)에서 출력되는 동기 클럭신호를 입력받아 반전하여 출력하는 인버터(41)와, 그 반전된 동기 클럭신호에 따라 상기 제1멀티플렉서(31)에서 출력되는 엔알지코드(NRZ-1)의 비트값을 1비트씩 순차적으로 시프트시키는 제9플립플롭(42)과, 상기 인버터(41)에서 반전된 동기 클럭신호에 따라 상기 제9플립플롭(42)에서 시프트되는 엔알지코드(NRZ-1)를 입력받아 비트값을 1비트씩 순차적으로 시프트시키는 제10플립플롭(43)과, 그 제10플립플롭(43)에서 시프트되는 비트값을 일측단자에 입력받고 타측단자로는 상기 제9플립플롭(42)에서 시프트되는 비트값을 일측단자에 입력받고 타측단자로는 상기 제9플립플롭(42)에서 시프트되는 비트값을 입력받아 동기 비트값을 검출하는 낸드게이트(44)와, 그 낸드게이트(44)의 출력을 반전시키는 인버터(45)와, 그 인버터(45)의 출력신호에 따라 전원전압(Vcc)을 동기신호(Sync)로 출력하는 제11플립플롭(46)으로 구성된다.

제2디코딩부(500)는 상기 제1멀티플렉서(31)에서 출력되는 엔알지코드를 입력받아, 상기 제11플립플롭(46)에서 출력되는 동기신호(Sync)에 따라 엔알지(NRZ)데이타를 출력하는 래치소자(51)와, 상기 제2멀티플렉서(32)에서 출력되는 동기 클럭신호를 입력받아, 상기 제11플립플롭(46)에서 출력되는 동기신호(Sync)에 따라 수신 클럭신호(Rx-CLK)를 출력하는 래치소자(52)로 구성된다.

그리고, 시알에스신호(CARRIER SENSE:이하 CRS라 약칭)는 제6플립플롭(23)의 에스디엔단자(SDN)와 그 제6플립플롭(23)을 제외한 모든 플립플롭들의 반전 시디엔단자(CDN)에 공통입력되고, 제6플립플롭(23)의 반전 시디엔단자(CDN)에는 전원전압을 입력된다.

이와같이 구성되는 본 발명인 맨체스터 인코딩장치의 동작을 제4도 내지 7도를 참조하여 설명하면 다음과 같다.

먼저, 제5도에 도시된 바와같이 전송로를 통하여 10Mbps의 비동기 맨체스터코드(MANCHESTER-CODE)가 수신측에 전송되면, 외부에서 입력되는 시알에스신호(CRS)가 로우 레벨에서 하이 레벨로 변환되어 제6플립플롭(23)의 반전에스디엔단자(SDN) 및 제6플립플롭(23)을 제외한 모든 플립플롭들의 반전 시디엔단자(CDN)에 입력됨에 따라 모든 플립플롭들은 인에이블상태가 된다.

이어서, 제1플립플롭(11)은 10Mbps의 비동기 맨체스터코드(MANCHESTER-CODE)와 20Mhz의 클럭신호(CLOCK-R)를 각각 입력받아, 20Mhz의 클럭신호(CLOCK-R)의 상승에지에서 상기 비동기 맨체스터코드(MANCHESTER-CODE)를 샘플링하여 동기된 맨체스터코드(S-MANCHESTER-1)를 출력하여, 제2플립플롭(12)은 20Mhz의 클럭신호(CLOCK-R)에 따라 반전출력되는 동기 클럭신호를 입력단자(D)로 홀딩하여 1/2분주된 10Mhz의 동기클럭신호(CLOCK-1)를 출력한다.

따라서, 상기 배타적 오아게이트(13)는 일측단자에 제1플립플롭(11)에서 출력되는 동기 맨체스터코드(S-MANCHESTER-1)를 입력받고 타측단자에 제2플립플롭(12)에서 출력되는 동기클럭신호(CLOCK-1)를 입력받아 배타적 논리합하여 엔알지코드(NRZ-1)를 검출하여 출력한다.

그리고, 제3플립플롭(15)은 10Mbps의 비동기 맨체스터코드(MANCHESTER-CODE)와 인버터(14)에서 반전된 20Mhz의 클럭신호(CLOCK-R)를 각각 입력받아, 반전된 20Mhz 클럭신호(CLOCK-R)의 상승에지에서 비동기 맨체스터코드(MANCHESTER-CODE)를 샘플링하여 동기 맨체스터코드(S-MANCHESTER-S)를 출력하며, 제4플립플롭(16)은 상기 반전된 20Mhz 클럭신호(CLOCK-R)에 따라 반전출력 되는 동기 클럭신호를 입력단자(D)로 홀딩하여 1/2분주된 10Mhz의 동기클럭신호(CLOCK-2)를 출력한다.

따라서, 상기 배타적 오아게이트(17)는 일측단자에 제3플립플롭(15)에서 출력되는 동기 맨체스터코드(S-MANCHESTER-2)를 입력받고 타측단자에 제4플립플롭(16)에서 출력되는 동기클럭신호(CLOCK-2)를 입력받아 배타적 논리합하여 엔알지코드(NRZ-2)를 검출하여 출력한다.

이어서, 상기 톨러런스체크부(200)의 버퍼(21)는 20Mhz 클럭신호(CLOCK-R)를 완충증폭하여 출력하고, 제5플립플롭(22)은 버퍼(21)에서 출력되는 20Mhz 클럭신호(CLOCK-R)와 제1플립플롭(11)에서 출력되는 동기 맨체스터코드(S-MANCHESTER-1)를 입력받아, 상기 20Mhz 클럭신호(CLOCK-R)의 상승지에서 동기 맨체스터코드(S-MANCHESTER-1)의 비트값을 1비트씩 순차적으로 시프트시키고, 제6플립플롭(23)은 버퍼(21)에서 출력되는 20Mhz 클럭신호(CLOCK-R)에 따라 제5플립플롭(22)에서 시프트되는 동기 맨체스터코드(S-MANCHESTER-1)를 입력받아 비트값을 1비트씩 순차적으로 시프트시키며, 제7플립플롭(24)은 버퍼(21)에서 출력되는 20Mhz 클럭신호(CLOCK-R)에 따라 제6플립플롭(23)에서 시프트되는 동기 맨체스터코드(S-MANCHESTER-1)를 입력받아 비트값을 1비트씩 순차적으로 시프트시킨다.

이어서, 상기 낸드게이트(25)는 제5플립플롭(22)과 제6플립플롭(23) 및 제7플립플롭(24)에서 시프트되는 동기 맨체스터코드(S-MANCHESTER-1)의 비트값을 모두 입력받아, 수신된 맨체스터코드의 듀티비가 스펙을 벗어난 경우의 비트값(1,1,1)을 검출하여 출력하고, 노아게이트(27)는 제5플립플롭(22)과 제6플립플롭(23) 및 제7플립플롭(24)에서 시프트되는 동기 맨체스터코드(S-MANCHESTER-1)의 비트값을 모두 입력받아, 수신된 맨체스터코드의 듀티비가 스펙을 벗어날 경우의 비트값(0,0,0)을 검출하여 출력한다.

즉, 제6도와 7도에 도시된 바와같이, 전송된 비동기 맨체스터코드의 비트셀 중앙에서 발생되는 천이가 10ns먼저 발생되거나 늦게 발생하는 경우에는, 동기 맨체스터코드(S-MANCHESTER-1)의 비트값이 100ns이상 H 또는 L상태의 파형이 유지될 수 있으므로, 그 때의 (1,1,1)상태 및 (0,0,0)상태를 검출하여 멀티플렉서부(300)의 출력을 제어함으로써, 올바르게 샘플링된 동기 맨체스터코드를 선택하게 된다.

이어서, 오아게이트(28)는 일측단자에 인버터(26)를 통하여 입력되는 상기 낸드게이트(25)의 검출신호를 입력받고 타측단자에 상기 노아게이트(27)에서 출력되는 검출신호를 입력받아, 맨체스터코드의 듀티비가 톨러런스 스펙을 벗어났는지를 검출하여 제8플립플롭의 클럭단자로 출력하고, 제8플립플롭(29)은 상기 오아게이트(28)의 검출신호에 따라 전원전압(Vcc)을 제어신호로 상기 멀티플렉서부(300)의 제1멀티플렉서(31)와 제2멀티플렉서(32)의 스트로브단자(S)로 각각 출력한다.

즉, 상기 오아게이트(28)의 출력값이 1인 경우, 제8플립플롭(29)은 상기 맨체스터코드의 각 비트값을 하강에지에서 검출하도록 하이레벨의 제어신호를 비반전출력하고, 오아게이트(28)의 출력값이 0으로서 동기된 맨체스터코드의 듀티비가 정상인 경우는 상기 맨체스터코드의 각 비트값을 상승에지에서 검출하도록 로우레벨의 제어신호를 비반전출력한다.

따라서, 멀티플렉서부(300)의 제1멀티플렉서(31)는 상기 익스클루시브 오아게이트(13)에서 출력되는 엔알지 코드(NRZ-1)를 입력단자(I₀)로 입력받고 상기 익스클루시브 오아게이트(17)에서 출력되는 엔알지 코드(NRZ-2)를 입력단자(I₁)로 각각 입력받아, 상기 제8플립플롭(29)로부터 스트로브단자(S)로 입력되는 제어신호가 로우레벨이면 상기 20Mhz의 수신 클럭신호(CHOCK-R)의 상승에지에서 검출한 엔알지 코드(NRZ-1)를 출력하고, 스트로브단자(S)로 인력되는 제어신호가 하이레벨이면 상기 반전된 20Mhz의 수신 클럭신호(CLOCK-R)의 하강에지에서 검출한 엔알지 코드(NRZ-2)를 각각 출력한다.

그리고, 제2멀티플레서(32)는 상기 제2플립플롭(12)에서 출력되는 10Mhz의 동기 클럭신호(CLOCK-1)를 입력단자(I₀)로 입력받고 상기 제4플립플롭(16)에서 출력되는 10Mhz의 동기 클럭신호(CLOCK-2)를 입력단자(I₁)로 각각 입력받아, 상기 스트로브단자(S)로 입력되는 제어신호가 로우레벨이면 상기 동기 클럭신호(CLOCK-1)를 출력하고, 스트로브단자(S)로 입력되는 제어신호가 하이레벨이면 동기 클럭신호(CLOCK-2)를 각각 출력한다.

먼저, 상기 스트로브단자(S)로 입력되는 제어신호가 하이레벨이면, 상기 동기 비트검출부(400)의 제9플립플롭(42)은 상기 제1멀티플렉서(31)에서 출력되는 엔알지 코드(NRZ-2)를 입력단자(D)로 입력받고 상기 제2멀티플렉서(32)에서 출력되는 동기 클럭신호(CLOCK-2)를 인버터(41)를 통하여 클럭단자로 입력받아, 그 동기 클럭신호(CLOCK-2)에 따라 상기 엔알지 코드(NRZ-2)의 비트값을 1비트씩 순차적으로 비 반전출력하고, 제10플립플롭(43)은 인버터(41)에서 반전된 동기 클럭신호(CLOCK-2)를 클럭단자로 입력받고 제9플립플롭(42)에서 시프트되는 엔알지 코드(NRZ-2)의 비트값을 순차적으로 입력받아, 상기 반전된 동기 클럭신호(CLOCK-2)에 따라 상기 엔알지 코드(NRZ-2)의 비트값을 1비트씩 순차적으로 비 반전출력한다.

이어서, 낸드게이트(44)는 상기 제9플립플롭(42)에서 출력되는 엔알지 코드(NRZ-2)의 비트값을 일측단자에 입력받고 상기 제10플립플롭(43)에서 출력되는 엔알지 코드(NRZ-2)의 비트값을 타측단자에 입력받아 동기비트값(1,1)이 검출될 때 로우레벨의 동기비트 검출신호를 출력한다.

이어서, 로우레벨의 동기비트 검출신호는 인버터(45)에서 하이레벨로 반전된 후 제11플립플롭(46)의 클럭단자로 입력되고, 제11플립플롭(46)은 상기 인버터(45)의 출력에 클럭킹되어 입력단자(D)에 인가되는 전원전압(Vcc)을 동기신호(Sync)로서 제2디코딩부(500)로 비 반전출력한다.

따라서, 제2디코딩부(500)의 래치소자(51)는 상기 제11플립플롭(46)에서 출력되는 하이레벨의 동기신호(Sync)에 따라 상기 제1멀티플렉서(31)에서 출력되는 엔알지 코드(NRZ-2)를 출력하여 엔알지 데이타(NRZ DATA)를 산출하고, 래치소자(52)는 상기 제11플립플롭(46)에서 출력되는 하이레벨의 동기신호(Sync)에 따라 상기 제2멀티플렉서(32)에서 출력되는 동기 클럭신호(CLOCK-2)를 출력하여 동기 수신 클럭신호(Rx-CLK)를 산출함으로써, 시스템이 필요로 하는 엔알지 데이타(NRZ-DATA)와 동기 수신 클럭신호(Rx-CLK)를 랜(LAN) 제어부(미도시)에 출력한다.

반면에 상기 스트로브단자(S)로 입력되는 제어신호가 로우레벨이면, 상기 동기비트검출부(400)의 제9플립플롭(42)은 상기 제1멀티플렉서(31)에서 출력되는 엔알지 코드(NRZ-1)를 입력단자(D)로 입력받고 상기 제2멀티플렉서(32)에서 출력되는 동기 클럭신호(CLOCK-1)를 인버터(41)를 통하여 클럭단자로 입력받아, 그 동기 클럭신호(CLOCK-1)에 따라 상기 엔알지 코드(NRZ-1)의 비트값을 1비트씩 순차적으로 비 반전출력하고, 제10플립플롭(43)은 인버터(41)에서 반전된 동기 클럭신호(CLOCK-1)를 클럭단자로 입력받고 제9플립플롭(42)에서 시프트되는 엔알지 코드(NRZ-1)의 비트값을 순차적으로 입력받아, 상기 반전된 동기 클럭신호(CLOCK-1)에 따라 상기 엔알지 코드(NRZ-1)의 비트값을 1비트씩 순차적으로 비 반전출력한다.

이어서, 낸드게이트(44)는 상기 제9플립플롭(42)에서 출력되는 엔알지 코드(NRZ-1)의 비트값을 일측단자에 입력받고 상기 제10플립플롭(43)에서 출력되는 엔알지 코드(NRZ-1)의 비트값을 타측단자에 입력받아 동기비트값(1,1)이 검출될 때 로우레벨의 신호를 출력한다.

이어서, 로우레벨의 신호는 인버터(45)의 하이레벨로 반전된 후 제11플립플롭(46)의 클럭단자로 입력되고, 제11플립플롭(46)은 상기 인버터(45)에서 출력되는 하이레벨의 신호에 따라 전원전압(Vcc)을 동기 검출신호로 제2디코딩부(500)로 출력한다.

따라서, 제2디코딩부(500)의 래치소자(51)는 상기 제1멀티플렉서(31)에서 출력되는 엔알지 코드(NRZ-1)입력받아, 제11플립플롭(46)에서 출력되는 하이레벨의 동기신호(Sync)에 따라 상기 엔알지 코드(NRZ-1)를 출력하여 엔알지 데이타(NRZ DATA)를 산출하고, 래치소자(52)는 제11플립플롭(46)에서 출력되는 하이레벨의 동기신호(Synce)에 따라 상기 제2멀티플렉서(32)로부터 입력되는 동기 클럭신호(CLOCK-1)를 출력하여 동기수신 클럭신호(Rx-CLK)를 산출함으로써, 시스템이 필요로 하는 엔알지 데이타(NRZ DATA)와 동기수신 클럭신호(Rx-CLK)를 랜(LAN) 제어부(미도시)에 출력한다.

상기에서 상세히 설명한 바와같이, 본 발명인 맨체스터 디코딩 장치는 PLL(PHASE-LOCKED LOOP)을 배제한 간단한 회로구성을 통하여 엔알지(NRZ)데이타와 동기수신 클럭신호(Rx-CLK)를 디코딩함으로써, PLL이 없는 맨체스터 디코딩 장치에서 지연소자를 사용함으로써 야기되는 공정상의 어려움과 칩사이즈(CHIP SIZE)가 커지는 단점을 보완하고, 랜(LAN) 콘트롤러가 요구되는 동기신호(Sync)를 검출할 수 있는 간단한 맨체스터 디코딩 장치를 제공할 수 있는 효과가 있다.

Claims

전송되는 비동기 맨체스터코드를 클럭신호의 천이에 동기시켜 동기 맨체스터코드들을 샘플링하고 상기 클럭신호를 분주하여 동기 클럭신호들을 산출한 후, 상기 동기 맨체스터코드들과 동기 클럭신호을 배타적 논리합하여 엔알지 코드(NRZ CODE)들을 산출하는 제1디코딩부와, 제1디코딩부로부터 동기 맨체스터코드를 입력받아, 상기 클럭신호에 따라 시프트되는 비트값을 순차검출하여 맨체스터코드의 비트셀 중앙에서의 천이에 대한 톨러런스를 체크하는 톨러런스 체크부와, 톨러런스 체크부에서 출력되는 검출신호에 따라, 상기 제1디코딩부로부터 입력되는 엔알지 코드들과 동기 클럭신호들을 선택적으로 출력하는 멀티플렉서부와, 멀티플렉서부에서 출력된 엔알지 코드와 동기 클럭신호를 입력받아 동기 클럭신호에 따라 시프트되는 엔알지 코드의 비트값을 검출하여 동기신호를 출력하는 동기신호 검출부와, 상기 멀티플렉서부로부터 엔알지 코드와 동기 클럭신호를 입력받아, 상기 동기신호 검출부에서 출력되는 동기신호에 따라 엔알지 데이타와 동기 수신 클럭신호를 산출하는 제2디코딩부로 구성된 것을 특징으로 하는 맨체스터코드의 디코딩장치.
제1항에 있어서, 상기 제1디코딩부는 수신클럭신호의 상승에지에서 비동기 맨체스터코드를 샘플링하여 동기 맨체스터코드를 출력하는 제1플립플롭과 상기 수신 클럭신호에 의해 반전 출력되는 동기 클럭신호를 다시 입력으로 홀딩하여 분주된 동기 클럭신호를 출력하는 제2플립플롭과, 상기 제1플립플롭에서 출력되는 동기 맨체스터코드와 제2플립플롭에서 출력되는 동기 클럭신호를 입력받아 배타적 논리합하여 엔알지코드를 검출하는 제1 배타적 오아게이트와, 반전 수신 클럭신호의 상승에지에서 상기 비동기 맨체스터코드를 샘플링하여 동기 맨체스터코드를 출력하는 제3플립플롭과, 상기 반전 수신 클럭신호에 의해 반전 출력되는 동기 클럭신호를 다시 입력으로 홀딩하여 분주된 동기 클럭신호를 출력하는 제4플립플롭과, 상기 제3플립플롭에서 출력되는 동기 맨체스터코드와 제4플립플롭에서 출력되는 동기 클럭신호를 입력받아 배타적 논리합하여 엔알지코드를 출력하는 제2 배타적 오아게이트와로 구성된 것을 특징으로 하는 맨체스터코드의 디코딩장치.
제1항에 있어서, 상기 톨러런스 체크부는 상기 수신 크럭신호를 입력받아 완충증폭하여 출력하는 버퍼와, 상기 제1플립플롭으로부터 동기 맨체스터코드를 입력받아 버퍼에서 출력된 수신 클럭신호에 따라 비트값을 1비트씩 순차적으로 시프트시키는 제5플립플롭과, 그 제5플립플롭으로부터 동기 맨체스터코드의 비트값을 입력받아 상기 버퍼에서 출력된 수신 클럭신호에 따라 비트값을 1비트씩 순차적으로 시프트시키는 제6플립플롭과, 그 제6플립플롭으로부터 입력되는 동기 맨체스터코드의 비트값을 입력받아 상기 버퍼에서 출력된 수신 클럭신호에 따라 비트값을 1비트씩 순차적으로 시프트시키는 제7플립플롭과, 상기 제5플립플롭과 제6플립플롭 및 제7플립플롭에서 시프트되는 비트값을 입력받아 동기 맨체스터코드가 듀티비의 톨러런스 스펙을 벗어났는지를 검출하는 낸드게이트와, 그 낸드게이트에서 출력되는 검출신호를 반전시키는 인버터와, 상기 제5플립플롭와 제6플립플롭 및 제7플립플롭의 비반전단자(Q)에서 시프트되는 비트값을 입력받아 동기 맨체스터코드가 듀티비의 톨러런스 스펙을 벗어났는지를 검출하는 노아게이트와, 상기 인버터에서 반전된 검출신호와 노아게이트의 출력되는 검출신호를 입력받아 동기 맨체스터코드의 듀티비 스펙(톨러런스)을 체크하는 오아게이트와, 그 오아게이트의 출력신호에 따라 전원전압을 제어신호로 출력하는 제8플립플롭으로 구성된 것을 특징으로 하는 맨체스터코드의 디코딩장치.
제1항에 있어서, 상기 멀티플렉서부는 상기 제1디코딩부의 제1,제2배타적 오아게이트로부터 엔알지코드들을 각각 입력받아 상기 톨러런스체크부에서 출력되는 제어신호에 따라 엔알지코드들을 선택적으로 출력하는 제1멀티플렉서와 상기, 제1디코딩부의 제2,제4플립플롭으로부터 동기 클럭신호들을 입력받아 상기 톨러런스 체크부에서 출력되는 제어신호에 따라 동기 클럭신호들을 선택적으로 출력하는 제2멀티플렉서로 구성된 것을 특징으로 하는 맨체스터코드의 디코딩장치.
제1항에 있어서, 상기 동기신호 검출부는 상기 멀티플렉서부에서 출력되는 동기 클럭신호를 반전하여 출력하는 인버터와, 그 반전 동기 클럭신호에 따라 상기 멀티플렉서부에서 출력되는 엔알지코드의 비트값을 1비트씩 순차적으로 시프트시키는 제9플립플롭과 그 제9플립플롭에서 출력되는 엔알지코드의 비트값을 입력받아 상기 반전 동기 클럭신호에 따라 엔알지코드의 비트값을 1비트씩 순차적으로 시프트시키는 제10플립플롭과, 그 제10플립플롭에서 출력되는 비트값과 상기 제9플립플롭에서 출력되는 비트값을 입력받아 낸딩하여 동기 비트값을 검출하는 낸드게이트와, 그 낸드게이트의 동기비트 검출신호를 반전시키는 인버터와, 그 인버터의 출력신호에 따라 전원전압을 동기기신호로 출력하는 제11플립플롭으로 구성된 것을 특징으로 하는 맨체스터코드의 디코딩장치.
제1항에 있어서, 상기 제2디코딩부는 상기 제1멀티플렉서에서 출력되는 엔알지코드를 입력받아, 상기 제11플립플롭의 동기신호에 따라 엔알지데이타를 출력하는 제1래치소자와, 상기 제2멀티플렉서에서 출력되는 동기 클럭신호를 입력받아, 상기 제11플립플롭의 동기신호에 따라 수신 클럭신호를 출력하는 제2래치소자로 구성된 것을 특징으로 하는 맨체스터코드의 디코딩장치.
제2항에 있어서, 상기 동기 클럭신호는 수신 클럭신호를 1/2분주한 것을 특징으로 하는 맨체스터코드의 디코딩장치.
제3항에 있어서, 상기 낸드게이트는 상기 제5플립플롭와 제6플립플롭 및 제7플립플롭에서 시프트되는 1비트값을 입력받아 비트값(1,1,1)을 검출하고, 노아게이트는 제5플립플롭와 제6플립플롭 및 제7플립플롭에서 시프트되는 1비트값을 입력받아 비트값(0,0,0)를 검출하는 것을 특징으로 하는 맨체스터코드의 디코딩장치.
제4항에 있어서, 상기 제1멀티플렉서는 톨러런스체크부에서 로우레벨의 제어신호가 입력될 때 제1배타적오아게이트로부터 입력되는 엔알지 코드를 출력하고, 하이레벨의 제어신호가 입력될 때는 제2배타적오아게이트로부터 입력되는 엔알지코드를 출력하는 것을 특징으로 하는 맨체스터코드의 디코딩장치.
제4항에 있어서, 상기 제2멀티플렉서는 톨러런스체크부에서 로우레벨의 제어신호가 입력될 때 제2플립플롭으로부터 입력되는 동기 클럭신호를 출력하고, 하이레벨의 제어신호가 입력될 때는 제4플립플롭으로부터 입력되는 동기 클럭신호를 출력하는 것을 특징으로 하는 맨체스터코드의 디코딩장치.
제8항에 있어서, 상기 낸드게이트에서 비트값(1,1,1)이 검출되거나 또는 노아게이이트(0,0,0)가 검출될 경우는 동기 맨체스터코드의 듀티비가 톨러런스 스펙(듀티비 50%)을 벗어날 경우인 것을 특징으로 하는 맨체스터코드의 디코딩장치.