JP3433426B2 - マンチェスタ符号化データをデコーディングするための方法および装置 - Google Patents
マンチェスタ符号化データをデコーディングするための方法および装置Info
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4904—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using self-synchronising codes, e.g. split-phase codes
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/046—Speed or phase control by synchronisation signals using special codes as synchronising signal using a dotting sequence
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Description
【発明の詳細な説明】
技術分野
本発明は、マンチェスタ符号化データ信号をデコーデ
ィングするための方法および装置に関する。特に、自動
キャリブレーションに関するものである。
ィングするための方法および装置に関する。特に、自動
キャリブレーションに関するものである。
背景技術
たとえば、データ伝送のために２進データのマンチェ
スタ符号化を使用することは、よく知られている。マン
チェスタ符号化における、データ“1"は、２ビットワー
ド10によって表わされ、データ“0"は、反対の２ビット
ワード01によって表わされる。したがって、伝送ビット
レートは、データレートの２倍である。マンチェスタ符
号化の長所は、高信号伝送密度（“0"および“1"ビット
間の変化）、伝送された信号スペクトル中に直流成分を
含まず、シーケンス違反としてのデータ・エラーを検出
する能力（たとえば、２ビットワード00および11は、有
効データではなくエラーを表す）を有することである。
スタ符号化を使用することは、よく知られている。マン
チェスタ符号化における、データ“1"は、２ビットワー
ド10によって表わされ、データ“0"は、反対の２ビット
ワード01によって表わされる。したがって、伝送ビット
レートは、データレートの２倍である。マンチェスタ符
号化の長所は、高信号伝送密度（“0"および“1"ビット
間の変化）、伝送された信号スペクトル中に直流成分を
含まず、シーケンス違反としてのデータ・エラーを検出
する能力（たとえば、２ビットワード00および11は、有
効データではなくエラーを表す）を有することである。
マンチェスタデータをデコーディングする場合、デコ
ーダが２ビットのワード境界（アクチブエッジとして知
られている）に同期することが必要である。たとえば、
“1"のシリアルデータはビットシーケンス“..10101010
10・・・”としてエンコードされ、もし、デコーダがワ
ード境界の位相から外れている場合は、これは、“0"の
シーケンスデータ、たとえば、ビット・シーケン
ス“...01010101..."として誤って翻訳される。
ーダが２ビットのワード境界（アクチブエッジとして知
られている）に同期することが必要である。たとえば、
“1"のシリアルデータはビットシーケンス“..10101010
10・・・”としてエンコードされ、もし、デコーダがワ
ード境界の位相から外れている場合は、これは、“0"の
シーケンスデータ、たとえば、ビット・シーケン
ス“...01010101..."として誤って翻訳される。
マンチェスタ符号化ディジタル・データをデコーディ
ングする多くの技術が知られている。ある技術は、受信
信号のアクチブエッジをロックするディジタル位相ロッ
クループ（PLL）を使用する。他の技術は、同調共振フ
ィルタを用いた微分回路を使用してビットレートクロッ
クを再生する。受信ビットストリームは、ビットレート
クロックによってクロックされ、受信データは多くの公
知の方法を使用してデコードされる。
ングする多くの技術が知られている。ある技術は、受信
信号のアクチブエッジをロックするディジタル位相ロッ
クループ（PLL）を使用する。他の技術は、同調共振フ
ィルタを用いた微分回路を使用してビットレートクロッ
クを再生する。受信ビットストリームは、ビットレート
クロックによってクロックされ、受信データは多くの公
知の方法を使用してデコードされる。
全ディジタル回路および大部分がディジタル回路で構
成される装置用のプログラマブル論理アレイが増加して
いるので、全ディジタル型のマンチェスタデータ受信機
を供給することが好ましい。さらに、受信機に送信機ク
ロック周波数への自動キャリブレーションを供給し、動
作中に生じるクロック位相および周波数の変動を補償す
ることが好ましい。たとえば、シリコンCMOS集積回路
は、最良の場合の伝送遅延時間と最悪の場合の伝送遅延
時間の間の大きな時間差（デルタ）を生じる。このデル
タは、主に動作温度変化、供給電圧変化およびチップ処
理変化のために生じる。
成される装置用のプログラマブル論理アレイが増加して
いるので、全ディジタル型のマンチェスタデータ受信機
を供給することが好ましい。さらに、受信機に送信機ク
ロック周波数への自動キャリブレーションを供給し、動
作中に生じるクロック位相および周波数の変動を補償す
ることが好ましい。たとえば、シリコンCMOS集積回路
は、最良の場合の伝送遅延時間と最悪の場合の伝送遅延
時間の間の大きな時間差（デルタ）を生じる。このデル
タは、主に動作温度変化、供給電圧変化およびチップ処
理変化のために生じる。
発明の開示
本発明の目的は、マンチェスタ符号化ディジタルデー
タを受信する改善された回路を供給することにある。
タを受信する改善された回路を供給することにある。
本発明の一見地によれば、データビットを表す10のお
よび01ビットシーケンス中のビットストリームによって
表わされるデコーディング・データ方法が供給される。
この方法は、各データビットの２倍の周期を有し、ビッ
トストリームの立ち下がりエッジ（46）から保留時間
（42）だけ遅延した立ち下がりエッジを有するクロック
信号（RCLK）を発生するステップ、前記クロック信号
（RCLK）を用いて、ゲート遅延の数を表す制御ワード
（CTL（0:N））を発生するステップ、前記の制御ワード
（CTL（0:N））およびクロック信号（RCLK）を使用し
て、遅延クロック信号（DCLK）を発生するステップ、前
記クロック信号（RCLK）と遅延クロック信号（DCLK）の
排他的NOR（16）演算によって、タイミングパルス（TPL
S）を発生するステップ、マンチェスタ符号化ディジタ
ルデータストリーム（RSIG）と前記タイミングパルス
（TPLS）を使用して、復号化データ（RDATA）を発生す
るステップを含む。
よび01ビットシーケンス中のビットストリームによって
表わされるデコーディング・データ方法が供給される。
この方法は、各データビットの２倍の周期を有し、ビッ
トストリームの立ち下がりエッジ（46）から保留時間
（42）だけ遅延した立ち下がりエッジを有するクロック
信号（RCLK）を発生するステップ、前記クロック信号
（RCLK）を用いて、ゲート遅延の数を表す制御ワード
（CTL（0:N））を発生するステップ、前記の制御ワード
（CTL（0:N））およびクロック信号（RCLK）を使用し
て、遅延クロック信号（DCLK）を発生するステップ、前
記クロック信号（RCLK）と遅延クロック信号（DCLK）の
排他的NOR（16）演算によって、タイミングパルス（TPL
S）を発生するステップ、マンチェスタ符号化ディジタ
ルデータストリーム（RSIG）と前記タイミングパルス
（TPLS）を使用して、復号化データ（RDATA）を発生す
るステップを含む。
本発明の他の見地によれば、10のおよび01ビットシー
ケンスがデータビットを表すビットストリームによって
表されるデータをデコーディングする装置が供給され
る。この装置は、各データビットの２倍の周期を有し、
ビットストリームの立ち下がりエッジ（46）から保留時
間（42）だけ遅延した立ち下がりエッジを有するクロッ
ク信号（RCLK）を発生するクロック・データ抽出手段
と、前記クロック信号（RCLK）を用いて、ゲート遅延の
数を表す制御ワード（CTL（0:N））を生成する第１のデ
ィジタル遅延手段と、前記の制御ワード（CTL（0:N））
およびクロック信号（RCLK）を使用して、遅延クロック
信号（DCLK）を発生する第２のディジタル遅延手段と、
前記クロック信号（RCLK）と遅延クロック信号（DCLK）
との排他的NOR演算によって、タイミングパルスを発生
する論理手段とを備え、前記クロック・データ抽出手段
は、さらに、マンチェスタ符号化ディジタルデータスト
リーム（RSIG）と前記タイミングパルス（TPLS）を使用
し、復号化データ（RDATA）を発生する。
ケンスがデータビットを表すビットストリームによって
表されるデータをデコーディングする装置が供給され
る。この装置は、各データビットの２倍の周期を有し、
ビットストリームの立ち下がりエッジ（46）から保留時
間（42）だけ遅延した立ち下がりエッジを有するクロッ
ク信号（RCLK）を発生するクロック・データ抽出手段
と、前記クロック信号（RCLK）を用いて、ゲート遅延の
数を表す制御ワード（CTL（0:N））を生成する第１のデ
ィジタル遅延手段と、前記の制御ワード（CTL（0:N））
およびクロック信号（RCLK）を使用して、遅延クロック
信号（DCLK）を発生する第２のディジタル遅延手段と、
前記クロック信号（RCLK）と遅延クロック信号（DCLK）
との排他的NOR演算によって、タイミングパルスを発生
する論理手段とを備え、前記クロック・データ抽出手段
は、さらに、マンチェスタ符号化ディジタルデータスト
リーム（RSIG）と前記タイミングパルス（TPLS）を使用
し、復号化データ（RDATA）を発生する。
本発明の他の実施例によれば、第１のディジタル遅延
手段は、複数の遅延クロック信号を供給する複数の直列
接続ディジタル遅延素子と、複数の遅延クロック信号を
サンプリングし、第２のディジタル遅延手段を制御する
制御ワードを発生する複数のＤタイプフリップフロップ
とを含む。
手段は、複数の遅延クロック信号を供給する複数の直列
接続ディジタル遅延素子と、複数の遅延クロック信号を
サンプリングし、第２のディジタル遅延手段を制御する
制御ワードを発生する複数のＤタイプフリップフロップ
とを含む。
さらに、本発明の他の実施例によれば、第２のディジ
タル遅延手段は、制御ワードに従ってクロック信号を遅
延させる複数の直列接続ディジタル遅延・マルチプレク
サを含む。
タル遅延手段は、制御ワードに従ってクロック信号を遅
延させる複数の直列接続ディジタル遅延・マルチプレク
サを含む。
本発明のマンチェスタデータ受信装置は、種々の利点
を有している。本発明の実施例は、全ディジタルで構成
されたディジタルテスト装置によってテストされる。マ
ルチプレクサ中の冗長デコーディングおよび制御ワード
形式は、キャリブレーションフィードバックループ中に
準安定信号が存在しても、マンチェスタデータ受信機の
動作に悪影響を及ぼさないようにする。本発明は、受信
データの周波数を自動的にキャリブレーションする。自
動キャリブレーション装置は、また、供給電圧、温度お
よび伝搬遅延時間の変動があってもそれを補償する。
を有している。本発明の実施例は、全ディジタルで構成
されたディジタルテスト装置によってテストされる。マ
ルチプレクサ中の冗長デコーディングおよび制御ワード
形式は、キャリブレーションフィードバックループ中に
準安定信号が存在しても、マンチェスタデータ受信機の
動作に悪影響を及ぼさないようにする。本発明は、受信
データの周波数を自動的にキャリブレーションする。自
動キャリブレーション装置は、また、供給電圧、温度お
よび伝搬遅延時間の変動があってもそれを補償する。
図面の簡単な説明
本発明は、さらに、以下の図面に関する説明から理解
される。
される。
図１は、本発明の一実施例のマンチェスタ符号化デー
タ受信機のブロック図を示す図である。
タ受信機のブロック図を示す図である。
図２は、図１の実施例の信号のタイミング図を示す図
である。
である。
図３は、図１の自動キャリブレーションブロックの詳
細を示づ図である。
細を示づ図である。
図４は、図３の自動キャリブレーションブロックの信
号のタイミング図を示す図である。
号のタイミング図を示す図である。
図５は、図１のクロック遅延ブロックの詳細を示す図
である。
である。
図６は、図１のクロック／データ抽出ブロックの論理
記号回路図を示す図である。
記号回路図を示す図である。
図7a−図7dは、図３および図５のディジタル遅延ブロ
ックの論理記号回路の種々の実施例を示す図である。
ックの論理記号回路の種々の実施例を示す図である。
実施例
図１は本発明の一実施例のマンチェスタ符号化データ
受信機のブロック図を示す。マンチェスタ符号化データ
受信機は、クロック／データ抽出ブロック10、自動キャ
リブレーションブロック（第１のディジタル遅延手段）
12、クロック遅延ブロック（第２のディジタル遅延手
段）14、および排他的NORゲート16を含む。クロック／
データ抽出ブロック10は、入力18、20を含み、入力とし
てマンチェスタ符号化データストリームRSIGおよびタイ
ミングパルスTPLSをそれぞれ受信する。クロック／デー
タ抽出ブロック10はまた、出力22および24を含み、抽出
されたデータRDATAおよび２分周されたクロックRCLKを
それぞれ出力する。出力24は、自動キャリブレーション
ブロック12、クロック遅延ブロック14および排他的NOR
ゲート16のそれぞれのクロック入力26、28および30に接
続される。自動キャリブレーションブロック12は、ｎ＋
１ビット制御ワードCTL（0:N）を供給するための出力32
を含む。クロック遅延ブロック14は、自動キャリブレー
ションブロック12から制御ワードCTL（0:N）を受信する
ための入力34および遅延クロック信号DCLKを出力する出
力36を含む。排他的NORゲート16は、クロック遅延ブロ
ック14の出力36に接続された入力38およびクロック／デ
ータ抽出ブロック10の入力20に接続された出力40を含
む。
受信機のブロック図を示す。マンチェスタ符号化データ
受信機は、クロック／データ抽出ブロック10、自動キャ
リブレーションブロック（第１のディジタル遅延手段）
12、クロック遅延ブロック（第２のディジタル遅延手
段）14、および排他的NORゲート16を含む。クロック／
データ抽出ブロック10は、入力18、20を含み、入力とし
てマンチェスタ符号化データストリームRSIGおよびタイ
ミングパルスTPLSをそれぞれ受信する。クロック／デー
タ抽出ブロック10はまた、出力22および24を含み、抽出
されたデータRDATAおよび２分周されたクロックRCLKを
それぞれ出力する。出力24は、自動キャリブレーション
ブロック12、クロック遅延ブロック14および排他的NOR
ゲート16のそれぞれのクロック入力26、28および30に接
続される。自動キャリブレーションブロック12は、ｎ＋
１ビット制御ワードCTL（0:N）を供給するための出力32
を含む。クロック遅延ブロック14は、自動キャリブレー
ションブロック12から制御ワードCTL（0:N）を受信する
ための入力34および遅延クロック信号DCLKを出力する出
力36を含む。排他的NORゲート16は、クロック遅延ブロ
ック14の出力36に接続された入力38およびクロック／デ
ータ抽出ブロック10の入力20に接続された出力40を含
む。
図２は、図１の信号に対するタイミング図を示す図で
ある。図２において、 ａ）は、伝送データのサンプルを表す。
ある。図２において、 ａ）は、伝送データのサンプルを表す。
ｂ）は、クロック／データ抽出ブロック10の入力18で受
信されたサンプルのマンチェスタ符号化データ信号RSIG
を表す。
信されたサンプルのマンチェスタ符号化データ信号RSIG
を表す。
ｃ）は、排他的NORゲート16からのタイミングパルス出
力を表す。
力を表す。
ｄ）は、２分周されたクロックRCLKを表す。
ｅ）は、クロック遅延ブロック14から出力される遅延ク
ロック信号DCLKを表す。
ロック信号DCLKを表す。
ｆ）は、クロック／データ抽出ブロック10の出力22にお
けるNRZ形式の受信データ信号RDATAを表す。
けるNRZ形式の受信データ信号RDATAを表す。
以下に動作を説明する。クロック／データ抽出ブロッ
ク10は、マンチェスタ符号化ディジタルデータストリー
ムRSIGを識別するためにタイミングパルスTPLSを使用
し、抽出データRDATAおよび２分周クロックRCLKを発生
する。自動キャリブレーションブロック12は、その後、
RCLKを用いて、1/2RCLKクロックサイクル当たりのゲー
ト遅延数を測定する。自動キャリブレーションブロック
12は、その後、ゲート遅延の数を表す制御ワードCTL
（0:N）を生成する。クロック遅延ブロック14は、制御
ワードCTL（0:N）の１〜3/4マッピングを用いて、クロ
ックサイクルのRCLK3/8を遅延させるのに必要なゲート
遅延の数を決定し、遅延クロック信号DCLKを発生させ
る。その後、遅延クロック信号DCLKは、２分周クロック
信号RCLKと共に排他的NORゲート16の入力に印加され、
タイミングパルスTPLSを発生する。クロック／データ抽
出ブロック10内の遅延によって保持時間42が発生し、そ
れによって、タイミングパルスTPLSの立ち下がりエッジ
44な後にRSIG立ち下がりエッジ46が続く。クロック／デ
ータ抽出ブロック10では、受信データ信号RDATAを発生
するときに同様の遅延が生じる。それゆえに、２分周ク
ロック信号RCLKおよび受信データ信号RDATAは、ほぼ一
致する。TPLSの立ち上がりエッジにおけるハッチングで
示された領域48は、TPLS（したがって、DCLK）が準安定
信号レベルの不確定領域であることを示す。したがっ
て、立ち上がりエッジのタイミングおよび信号電圧レベ
ルの両方が不確定である。この不確定は、遅延クロック
信号DCLKの両方のエッジで生じる。この不確定の原因
は、図５のクロック遅延ブロックの動作と関連して以下
に説明される。
ク10は、マンチェスタ符号化ディジタルデータストリー
ムRSIGを識別するためにタイミングパルスTPLSを使用
し、抽出データRDATAおよび２分周クロックRCLKを発生
する。自動キャリブレーションブロック12は、その後、
RCLKを用いて、1/2RCLKクロックサイクル当たりのゲー
ト遅延数を測定する。自動キャリブレーションブロック
12は、その後、ゲート遅延の数を表す制御ワードCTL
（0:N）を生成する。クロック遅延ブロック14は、制御
ワードCTL（0:N）の１〜3/4マッピングを用いて、クロ
ックサイクルのRCLK3/8を遅延させるのに必要なゲート
遅延の数を決定し、遅延クロック信号DCLKを発生させ
る。その後、遅延クロック信号DCLKは、２分周クロック
信号RCLKと共に排他的NORゲート16の入力に印加され、
タイミングパルスTPLSを発生する。クロック／データ抽
出ブロック10内の遅延によって保持時間42が発生し、そ
れによって、タイミングパルスTPLSの立ち下がりエッジ
44な後にRSIG立ち下がりエッジ46が続く。クロック／デ
ータ抽出ブロック10では、受信データ信号RDATAを発生
するときに同様の遅延が生じる。それゆえに、２分周ク
ロック信号RCLKおよび受信データ信号RDATAは、ほぼ一
致する。TPLSの立ち上がりエッジにおけるハッチングで
示された領域48は、TPLS（したがって、DCLK）が準安定
信号レベルの不確定領域であることを示す。したがっ
て、立ち上がりエッジのタイミングおよび信号電圧レベ
ルの両方が不確定である。この不確定は、遅延クロック
信号DCLKの両方のエッジで生じる。この不確定の原因
は、図５のクロック遅延ブロックの動作と関連して以下
に説明される。
図３は、図１の自動キャリブレーションブロックの詳
細ブロック図を示す。自動キャリブレーションブロック
12は、直列に接続された複数のディジタル遅延素子50か
ら構成される遅延線および複数のＤタイプ・フリップフ
ロップ52から構成される並列レジスタを含んでいる。
細ブロック図を示す。自動キャリブレーションブロック
12は、直列に接続された複数のディジタル遅延素子50か
ら構成される遅延線および複数のＤタイプ・フリップフ
ロップ52から構成される並列レジスタを含んでいる。
図４は、図３の信号に対するタイミング図を示す。図
４において、 ａ）は２分周クロックRCLKを表す。
４において、 ａ）は２分周クロックRCLKを表す。
ｂ）は、１つのディジタル遅延素子50によってRCLKから
発生された遅延クロック信号DL0を表す。
発生された遅延クロック信号DL0を表す。
ｃ）は、２つのディジタル遅延素子50によってRCLKから
発生された遅延クロック信号DL1を表す。
発生された遅延クロック信号DL1を表す。
ｄ）は、ｍ個のディジタル遅延素子50によってRCLKから
発生された遅延クロック信号DLm−１を表す。
発生された遅延クロック信号DLm−１を表す。
ｅ）は、ｍ＋１個のディジタル遅延素子50によってRCLK
から発生された遅延クロック信号DLmを表す。
から発生された遅延クロック信号DLmを表す。
ｆ）は、ｍ＋２個のディジタル遅延素子50によってRCLK
から発生された遅延クロック信号DLm＋１を表す。
から発生された遅延クロック信号DLm＋１を表す。
ｇ）は、ｎ＋１個のディジタル遅延素子50によってRCLK
から発生された遅延クロック信号DLnを表す。
から発生された遅延クロック信号DLnを表す。
点線54は、遅延クロックDL0、DL1、....DLnに関するR
CLK信号の立ち下がりエッジを示す。図３の自動キャリ
ブレーションブロックの動作は、図４のタイミング図と
関連して記載される。
CLK信号の立ち下がりエッジを示す。図３の自動キャリ
ブレーションブロックの動作は、図４のタイミング図と
関連して記載される。
以下に動作を説明する。２分周クロックRCLKは、複数
のディジタル遅延素子50の１番目の入力、および複数性
のＤタイプ・フリップフロップ50のクロック入力に印加
される。複数のディジタル遅延素子50は、RCLK信号から
発生されたｎ＋１個の遅延クロック信号をDL0、DL
1、...、DLnとして供給する。ここで、ｎは整数であ
る。複数のＤタイプ・フリップフロップ52は、RLCK信号
によってクロックされ、各フリップフロップは遅延クロ
ック信号DL0、DL1、...DLnをそれぞれサンプルし、複数
の制御信号CTL（０）、...、CTL（ｎ）を供給する。し
たがって、複数のＤタイプ・フリップフロップ52によっ
て構成された並列レジスタは、制御ワードCTL（0:N）を
ストアする。制御信号CTL（０）〜CTL（ｎ）によって形
成される複数のＤタイプ・フリップフロップからの制御
ワードCTL（0:N）は、図４の点線54によって示される。
ある中間フリップフロップｍ、すなわち、（ｍ＋１）番
目のフリップフロップ52に対して、遅延クロック信号DL
mは、出力が準安定信号になるように、フリップフロッ
プの設定時間を妨げる。このように、それは、“0"また
は“1"ではなく許可されない状態Ｘである。その結果、
制御ワードCTL（0:N）は、（00...OX1...1）に等しくな
る。ここで、CTL（ｍ）＝Ｘ。ディジタル遅延素子50に
よって供給される遅延間隔は、制御ワードCTL（0:N）中
のひとつの連続的ビットのみがＸに等しくなるように選
択される。プロセス、温度および電圧の変動が、最小限
の遅延を有する最悪の事態を生じるうよに結合された場
合、１以上の中間フリップフロップは、Ｘに等しいCTL
ビットを有し、または制御ワードは、010によって構成
される。たとえば、制御ワードCTL（0:N）は、（00...O
X11...111X000...000）、（00...OX11...111000...00
0）、または（00...011...111000...000）に等しい。CT
L（0:N）の最上位ビットを次のゼロ群中へ移動させて
も、下記に述べるようにクロック遅延動作に対し何等の
影響も与えない。
のディジタル遅延素子50の１番目の入力、および複数性
のＤタイプ・フリップフロップ50のクロック入力に印加
される。複数のディジタル遅延素子50は、RCLK信号から
発生されたｎ＋１個の遅延クロック信号をDL0、DL
1、...、DLnとして供給する。ここで、ｎは整数であ
る。複数のＤタイプ・フリップフロップ52は、RLCK信号
によってクロックされ、各フリップフロップは遅延クロ
ック信号DL0、DL1、...DLnをそれぞれサンプルし、複数
の制御信号CTL（０）、...、CTL（ｎ）を供給する。し
たがって、複数のＤタイプ・フリップフロップ52によっ
て構成された並列レジスタは、制御ワードCTL（0:N）を
ストアする。制御信号CTL（０）〜CTL（ｎ）によって形
成される複数のＤタイプ・フリップフロップからの制御
ワードCTL（0:N）は、図４の点線54によって示される。
ある中間フリップフロップｍ、すなわち、（ｍ＋１）番
目のフリップフロップ52に対して、遅延クロック信号DL
mは、出力が準安定信号になるように、フリップフロッ
プの設定時間を妨げる。このように、それは、“0"また
は“1"ではなく許可されない状態Ｘである。その結果、
制御ワードCTL（0:N）は、（00...OX1...1）に等しくな
る。ここで、CTL（ｍ）＝Ｘ。ディジタル遅延素子50に
よって供給される遅延間隔は、制御ワードCTL（0:N）中
のひとつの連続的ビットのみがＸに等しくなるように選
択される。プロセス、温度および電圧の変動が、最小限
の遅延を有する最悪の事態を生じるうよに結合された場
合、１以上の中間フリップフロップは、Ｘに等しいCTL
ビットを有し、または制御ワードは、010によって構成
される。たとえば、制御ワードCTL（0:N）は、（00...O
X11...111X000...000）、（00...OX11...111000...00
0）、または（00...011...111000...000）に等しい。CT
L（0:N）の最上位ビットを次のゼロ群中へ移動させて
も、下記に述べるようにクロック遅延動作に対し何等の
影響も与えない。
図５は、図１のクロック遅延ブロックの詳細を示す図
である。クロック遅延ブロック14は、直列に接続された
複数のディジタル遅延・マルチプレクサ56を含み、各マ
ルチプレクサは冗長なデコーディングを含む。各ディジ
タル遅延・マルチプレクサ56の冗長なデコーディングに
よって、CTL（0:N）中のＸの影響は制限され、制御ワー
ド更新の位相整列と独立に、DCLK信号中の遅延素子を不
確定にする。準安定状態の潜在的な伝搬は、DCLK信号エ
ッジの領域（図２のハッチングで示された領域）に限定
される。ディジタル遅延・マルチプレクサ56による遅延
は、自動キャリブレーションブロック12のディジタル遅
延素子50による遅延と等しい。さらに、クロック遅延ブ
ロック14は、CTL（１）からCTL（ｎ）に対するｎ入力を
有する連結マッパ58を含み、ｋ−１出力は、信号XTL
（２）からXTL（ｋ）を出力する。連結マッパ58は次の
ようにCTL（1:N）をXTL（2:k）へマッピングする。
である。クロック遅延ブロック14は、直列に接続された
複数のディジタル遅延・マルチプレクサ56を含み、各マ
ルチプレクサは冗長なデコーディングを含む。各ディジ
タル遅延・マルチプレクサ56の冗長なデコーディングに
よって、CTL（0:N）中のＸの影響は制限され、制御ワー
ド更新の位相整列と独立に、DCLK信号中の遅延素子を不
確定にする。準安定状態の潜在的な伝搬は、DCLK信号エ
ッジの領域（図２のハッチングで示された領域）に限定
される。ディジタル遅延・マルチプレクサ56による遅延
は、自動キャリブレーションブロック12のディジタル遅
延素子50による遅延と等しい。さらに、クロック遅延ブ
ロック14は、CTL（１）からCTL（ｎ）に対するｎ入力を
有する連結マッパ58を含み、ｋ−１出力は、信号XTL
（２）からXTL（ｋ）を出力する。連結マッパ58は次の
ようにCTL（1:N）をXTL（2:k）へマッピングする。
XTL（ｉ）←CTL（ｊ）
ここで、ｊ＝ｉ＊4/3であり、正整数に四捨五入され
る。
る。
したがって、Ｍ−１の最下位のCTL“0"は、XTLに（Ｍ
−１）＊3/4の“0"にマッピングされる。CTLのｋ−１要
素のみが使用される。RCLKサイクルの1/2の遅延が、RCL
Kサイクルの3/8の遅延にマッピングされる。
−１）＊3/4の“0"にマッピングされる。CTLのｋ−１要
素のみが使用される。RCLKサイクルの1/2の遅延が、RCL
Kサイクルの3/8の遅延にマッピングされる。
遅延マルチプレクサのSEL入力における“0"は、前の
ステージの出力を選択する。遅延マルチプレクサのSEL
入力における“1"はRCLKを選択する。XTL（2:P）が0
0...00およびXTL（Ｐ＋l:K）た11...1に等しいとき、RC
LKは、Ｐ遅延単位だけ遅延し、DCLKを発生する。一方、
もし、XTL（Ｐ＋l:K）がX11...1に等しい場合は、RCLK
は、ＰとＰ＋１遅延単位間のいずれかで遅延し、DCLKを
発生する。制御信号CTL中のひとつのＸの影響は、DCLK
の両エッジおよび図２のTPLSの立ち上がりエッジ上のハ
ッチングで示された領域によって示される。ハッチング
内で、領域DCLKは、準安定の可能性がある。それゆえ
に、DCLKは、有効なクロック信号ではない。
ステージの出力を選択する。遅延マルチプレクサのSEL
入力における“1"はRCLKを選択する。XTL（2:P）が0
0...00およびXTL（Ｐ＋l:K）た11...1に等しいとき、RC
LKは、Ｐ遅延単位だけ遅延し、DCLKを発生する。一方、
もし、XTL（Ｐ＋l:K）がX11...1に等しい場合は、RCLK
は、ＰとＰ＋１遅延単位間のいずれかで遅延し、DCLKを
発生する。制御信号CTL中のひとつのＸの影響は、DCLK
の両エッジおよび図２のTPLSの立ち上がりエッジ上のハ
ッチングで示された領域によって示される。ハッチング
内で、領域DCLKは、準安定の可能性がある。それゆえ
に、DCLKは、有効なクロック信号ではない。
図６は、図１のクロック／データ抽出ブロックに対す
る論理記号回路図を示す。クロック／データ抽出ブロッ
クは、クロック抽出ブロック60およびデータ抽出ブロッ
ク80を含む。クロック抽出ブロック60は、Ｄタイプ・フ
リップフロップ62および64、ディジタル遅延・マルチプ
レクサ66および68、図６に示すように相互接続された排
他的ORゲート70を含む。Ｄタイプ・フリップフロップ62
および64は、入力18に印加されたマンチェスタ符号化デ
ータRSIGによってクロッキングされる。Ｄタイプ・フリ
ップフロップ62は、正エッジでトリッガされ、一方、Ｄ
タイプ・フリップフロップ64は負エッジでトリッガされ
る。タイミングパルスTPLSは、入力20に印加される。入
力20はディジタル遅延・マルチプレクサ66および68の選
択入力に接続される。
る論理記号回路図を示す。クロック／データ抽出ブロッ
クは、クロック抽出ブロック60およびデータ抽出ブロッ
ク80を含む。クロック抽出ブロック60は、Ｄタイプ・フ
リップフロップ62および64、ディジタル遅延・マルチプ
レクサ66および68、図６に示すように相互接続された排
他的ORゲート70を含む。Ｄタイプ・フリップフロップ62
および64は、入力18に印加されたマンチェスタ符号化デ
ータRSIGによってクロッキングされる。Ｄタイプ・フリ
ップフロップ62は、正エッジでトリッガされ、一方、Ｄ
タイプ・フリップフロップ64は負エッジでトリッガされ
る。タイミングパルスTPLSは、入力20に印加される。入
力20はディジタル遅延・マルチプレクサ66および68の選
択入力に接続される。
データ抽出ブロック80は、同様な構成のＤタイプ・フ
リップフロップ82および84、ディジタル遅延・マルチプ
レクサ86および88および排他的ORゲート90を含む。デー
タ抽出ブロック80は、さらに、図６で示すように相互接
続されたANDゲート92および94およびインバータ96を含
む。Ｄタイプ・フリップフロップ82および84は、入力18
に加えられたマンチェスタ符号化データ信号RSIGによっ
てクロッキングされる。Ｄタイプ・フリップフロップ82
は、、正エッジでトリッガされ、一方、Ｄタイプ・フリ
ップフロップ84は負エッジでトリッガされる。タイミン
グパルスTPLSは、それぞれRDATAおよび反転RDATAと共
に、ANDゲート92および94に入力として印加される。AND
ゲート92および94の出力は、それぞれディジタル遅延マ
ルチプレクサ66および68の選択入力に接続される。
リップフロップ82および84、ディジタル遅延・マルチプ
レクサ86および88および排他的ORゲート90を含む。デー
タ抽出ブロック80は、さらに、図６で示すように相互接
続されたANDゲート92および94およびインバータ96を含
む。Ｄタイプ・フリップフロップ82および84は、入力18
に加えられたマンチェスタ符号化データ信号RSIGによっ
てクロッキングされる。Ｄタイプ・フリップフロップ82
は、、正エッジでトリッガされ、一方、Ｄタイプ・フリ
ップフロップ84は負エッジでトリッガされる。タイミン
グパルスTPLSは、それぞれRDATAおよび反転RDATAと共
に、ANDゲート92および94に入力として印加される。AND
ゲート92および94の出力は、それぞれディジタル遅延マ
ルチプレクサ66および68の選択入力に接続される。
以下にクロック抽出ブロック60の動作を説明する。タ
イミングパルスTPLSがハイのとき、正または負エッジト
リガフリップフロップ62および64は切り替わる。Ｄタイ
プ・フリップフロップ62および64の出力は排他的OR（XO
R）でRCLKを発生するので、タイミングパルスTPLSが
“1"になる度にRCLKの状態は変化する。RCLKのエッジ
は、Ｄタイプ・フリップフロップ62およびXORゲート70
またはＤタイプ・フリップフロップ64およびXORゲート7
0を介して伝達遅延時間を生じる。したがって、RCLKの
アクチブエッジ、すなわちXORゲート70による出力は、R
SIGのアクチブエッジの伝搬遅延時間と等しい量だけ遅
延する。RCLKのエッジはTPLSの負エッジを形成するの
で、RSIGとRCLK間の遅延は、上述の図２に説明された保
持時間42となる。
イミングパルスTPLSがハイのとき、正または負エッジト
リガフリップフロップ62および64は切り替わる。Ｄタイ
プ・フリップフロップ62および64の出力は排他的OR（XO
R）でRCLKを発生するので、タイミングパルスTPLSが
“1"になる度にRCLKの状態は変化する。RCLKのエッジ
は、Ｄタイプ・フリップフロップ62およびXORゲート70
またはＤタイプ・フリップフロップ64およびXORゲート7
0を介して伝達遅延時間を生じる。したがって、RCLKの
アクチブエッジ、すなわちXORゲート70による出力は、R
SIGのアクチブエッジの伝搬遅延時間と等しい量だけ遅
延する。RCLKのエッジはTPLSの負エッジを形成するの
で、RSIGとRCLK間の遅延は、上述の図２に説明された保
持時間42となる。
次に、データ抽出ブロック80の説明をする。タイミン
グパルスTPLSがハイでRDATA信号がハイのとき、正エッ
ジトリガフリップフロップ82は切り替わる。タイミング
パルスTPLSがハイおよびRDATA信号がローのとき、負エ
ッジトリガプリップフロップ84が切り替わる。Ｄタイプ
・フリップフロップ82および84の出力は、その後、排他
的論理和演算が行われ、RCLKを発生する。このRCLKは、
タイミングパルスTPLSの“1"のとき、RSIGのアクチブエ
ッジの方向に状態が変化する。
グパルスTPLSがハイでRDATA信号がハイのとき、正エッ
ジトリガフリップフロップ82は切り替わる。タイミング
パルスTPLSがハイおよびRDATA信号がローのとき、負エ
ッジトリガプリップフロップ84が切り替わる。Ｄタイプ
・フリップフロップ82および84の出力は、その後、排他
的論理和演算が行われ、RCLKを発生する。このRCLKは、
タイミングパルスTPLSの“1"のとき、RSIGのアクチブエ
ッジの方向に状態が変化する。
クロックおよびデータ抽出回路がアクチブエッジより
むしろRSIGのインターディジタルエッジにロックされる
ことは可能である。しかしながら、最初のデータ”中で
0"から"1または“1"から“0"の変遷によって生じる最初
のRSIG中の失われたインターディジタルエッジによっ
て、TPLS信号は次のエッジ、この実施例ではアクチブエ
ッジが、RSIGにロックされるのを待つことになる。
むしろRSIGのインターディジタルエッジにロックされる
ことは可能である。しかしながら、最初のデータ”中で
0"から"1または“1"から“0"の変遷によって生じる最初
のRSIG中の失われたインターディジタルエッジによっ
て、TPLS信号は次のエッジ、この実施例ではアクチブエ
ッジが、RSIGにロックされるのを待つことになる。
クロック遅延ブロック14によって供給される遅延がRC
LKの全周期になると、偽ロックは所望の周波数の半分で
生じることが可能となる。したがって、偽ロックを防止
するために付加回路が必要となる。たとえば、もしRSIG
信号の前のエッジが、TPLSパルスと一致しない場合は、
ロック制御回路は、正および負エッジトリガフリップフ
ロップを含み、クロック／データ抽出ブロック60および
80を切り替える。ロック制御回路を増強することによっ
て、公知の技術から明らかなように、デバウンス（debo
unce）およびフィルタ回路により大きいノイズ裕度を供
給できる。
LKの全周期になると、偽ロックは所望の周波数の半分で
生じることが可能となる。したがって、偽ロックを防止
するために付加回路が必要となる。たとえば、もしRSIG
信号の前のエッジが、TPLSパルスと一致しない場合は、
ロック制御回路は、正および負エッジトリガフリップフ
ロップを含み、クロック／データ抽出ブロック60および
80を切り替える。ロック制御回路を増強することによっ
て、公知の技術から明らかなように、デバウンス（debo
unce）およびフィルタ回路により大きいノイズ裕度を供
給できる。
図7a−ｄは、図３および図５のディジタル遅延ブロッ
クの論理記号回路の実施例を示す。図7aおよび図7bは、
それぞれ遅延マルチプレクサ（56、66、68、86および8
8）および遅延素子50をNANDゲートを用いて構成した実
施例を示す。図7cおよび図7dはそれぞれ遅延マルチプレ
クサ（56、66、68、86および88）および遅延素子50のさ
らに他の実施例である。図7cおよび図7dの実施例は、負
荷平衡およびバッファ分離を行う。図7aおよび7cは、選
択入力点の準安定入力信号Ｘが出力に伝搬されるのを防
止する遅延マルチプレクサ（56、66、68、86および88）
の冗長デコーディングを示す。
クの論理記号回路の実施例を示す。図7aおよび図7bは、
それぞれ遅延マルチプレクサ（56、66、68、86および8
8）および遅延素子50をNANDゲートを用いて構成した実
施例を示す。図7cおよび図7dはそれぞれ遅延マルチプレ
クサ（56、66、68、86および88）および遅延素子50のさ
らに他の実施例である。図7cおよび図7dの実施例は、負
荷平衡およびバッファ分離を行う。図7aおよび7cは、選
択入力点の準安定入力信号Ｘが出力に伝搬されるのを防
止する遅延マルチプレクサ（56、66、68、86および88）
の冗長デコーディングを示す。
本発明のマンチェスタデータ受信装置は、種々の利点
を有している。本発明の実施例は、全ディジタルで構成
されたディジタルテスト装置によってテストされる。キ
ャリブレーションフィードバックループ中に準安定信号
が存在しても、マンチェスタデータ受信機の動作に悪影
響を及ぼさないようにする。本発明は、受信データの周
波数を自動的にキャリブレーションする。自動キャリブ
レーション装置は、また、供給電圧、温度および伝搬遅
延時間の変動があってもそれを補償する。
を有している。本発明の実施例は、全ディジタルで構成
されたディジタルテスト装置によってテストされる。キ
ャリブレーションフィードバックループ中に準安定信号
が存在しても、マンチェスタデータ受信機の動作に悪影
響を及ぼさないようにする。本発明は、受信データの周
波数を自動的にキャリブレーションする。自動キャリブ
レーション装置は、また、供給電圧、温度および伝搬遅
延時間の変動があってもそれを補償する。
本発明の範囲からはずれることなく、上述の発明特別
の実施例に対して、多くの修正、変更および適応を行う
ことができる。
の実施例に対して、多くの修正、変更および適応を行う
ことができる。
フロントページの続き
(72)発明者 ドゥーダ・マービン
カナダ国，ケイ２エイチ ９ケイ２，オ
ンタリオ，ネピーン，グラッドエクレス
ト コート 43
(56)参考文献 特開 平１−268329（ＪＰ，Ａ)
特開 昭52−34655（ＪＰ，Ａ)
特開 昭63−242039（ＪＰ，Ａ)
特開 昭58−69151（ＪＰ，Ａ)
特開 昭60−217734（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 25/49
H04L 7/00
H04L 7/033
H04L 25/40
Claims (8)
- 【請求項１】10および01ビットシーケンスがデータビッ
トを表わすビットストリームによって表されるデータを
デコーディングする方法において： 各データビットの２倍の周期を有し、ビットストリーム
の立ち下がりエッジ（46）から保留時間（42）だけ遅延
した立ち下がりエッジを有するクロック信号（RCLK）を
発生し； 前記クロック信号（RCLK）を用いて、ゲート遅延の数を
表す制御ワード（CTL（0:N））を発生し、 前記の制御ワード（CTL（0:N））およびクロック信号
（RCLK）を使用して、遅延クロック信号（DCLK）を発生
し、 前記クロック信号（RCLK）と遅延クロック信号（DCLK）
の排他的NOR演算によって、タイミングパルス（TPLS）
を発生し； マンチェスタ符号化ディジタルデータストリーム（RSI
G）と前記タイミングパルス（TPLS）を用いて、復号化
データ（RDATA）を発生することを特徴とするデータ復
号化方法。 - 【請求項２】10のおよび01ビットシーケンスがデータビ
ットを表すビットストリームによって表されるデータを
デコーディングする装置において： 各データビットの２倍の周期を有し、ビットストリーム
の立ち下がりエッジ（46）から保留時間（42）だけ遅延
した立ち下がりエッジを有するクロック信号（RCLK）を
発生するクロック・データ抽出手段と； 前記クロック信号（RCLK）を用いて、ゲート遅延の数を
表す制御ワード（CTL（0:N））を生成する第１のディジ
タル遅延手段と、 前記の制御ワード（CTL（0:N））およびクロック信号
（RCLK）を使用して、遅延クロック信号（DCLK）を発生
する第２のディジタル遅延手段と、 前記クロック信号（RCLK）と遅延クロック信号（DCLK）
との排他的NOR演算をし、タイミングパルスを発生する
論理手段とを備え、 前記クロック・データ抽出手段は、さらに、マンチェス
タ符号化ディジタルデータストリーム（RSIG）と前記タ
イミングパルス（TPLS）を用いて、復号化データ（RDAT
A）を発生する ことを特徴とするデータ復号化装置。 - 【請求項３】請求項２の装置において、 第１のディジタル遅延手段は、 複数の遅延クロック信号を供給する複数の直列接続ディ
ジタル遅延素子と、 複数の遅延クロック信号をサンプリングし、第２のディ
ジタル遅延手段を制御する制御ワード（CTL（0:N））を
発生する複数のＤタイプフリップフロップと、 を含むことを特徴とするデータ復号化装置。 - 【請求項４】請求項３の装置において、 第２のディジタル遅延手段は、制御ワードに従ってクロ
ック信号を遅延させる複数の直列接続ディジタル遅延・
マルチプレクサを含むことを特徴とするデータ復号化装
置。 - 【請求項５】請求項４の装置において、 第２のディジタル遅延手段は、制御ワードを一組の制御
ビットにマッピングし、ディジタル遅延マルチプレクサ
に入力される信号を選択する連結手段を含むことを特徴
とするデータ復号化装置。 - 【請求項６】請求項５の装置において、 連結手段は、制御信号CTL（１）、CTL（２）、...,CTL
（ｎ）をマッピングし、以下の式によって信号XTL
（２）....XTL（ｋ）を選択することを特徴とするデー
タ復号化装置。 XTL（ｉ）←CTL（ｊ） ここで、ｊ＝ｉ＊4/3で、正整数になるように四捨五入
される。 - 【請求項７】請求項６の装置において、 ディジタル遅延・マルチプレクサは、入力点の準安定信
号が出力に伝播されることを阻止するための冗長デコー
ディングを含むことを特徴とするデータ復号化装置。 - 【請求項８】請求項７の装置において、 ディジタル遅延出力は、以下のように得られることを特
徴とするデータ復号化装置。 出力＝i0＊i1＋sel＊i0＋sel＊i1 ここで、i0およびi1は、マルチプレクサへの入力信号、
selは、マルチプレクサへの選択入力である。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US795,446 | 1991-11-21 | ||
| US07/795,446 US5163067A (en) | 1991-11-21 | 1991-11-21 | Method and apparatus for decoding Manchester encoded data |
| PCT/CA1992/000432 WO1993010610A1 (en) | 1991-11-21 | 1992-09-30 | Method and apparatus for decoding manchester encoded data |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07505264A JPH07505264A (ja) | 1995-06-08 |
| JP3433426B2 true JP3433426B2 (ja) | 2003-08-04 |
Family
ID=25165533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50884193A Expired - Fee Related JP3433426B2 (ja) | 1991-11-21 | 1992-09-30 | マンチェスタ符号化データをデコーディングするための方法および装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5163067A (ja) |
| EP (1) | EP0613602B1 (ja) |
| JP (1) | JP3433426B2 (ja) |
| CA (1) | CA2122904C (ja) |
| DE (1) | DE69214834T2 (ja) |
| WO (1) | WO1993010610A1 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5412697A (en) * | 1993-01-14 | 1995-05-02 | Apple Computer, Inc. | Delay line separator for data bus |
| US5399995A (en) * | 1994-04-08 | 1995-03-21 | Raytheon Company | CMOS circuit providing 90 degree phase delay |
| US5636248A (en) * | 1994-10-04 | 1997-06-03 | The United States Of America As Represented By The Secretary Of The Navy | Method and system for regenerating amplitude and timing characteristics of an analog signal |
| US5696800A (en) * | 1995-03-22 | 1997-12-09 | Intel Corporation | Dual tracking differential manchester decoder and clock recovery circuit |
| US5748123A (en) * | 1995-12-20 | 1998-05-05 | Lg Semicon Co., Ltd. | Decoding apparatus for Manchester code |
| US5889820A (en) * | 1996-10-08 | 1999-03-30 | Analog Devices, Inc. | SPDIF-AES/EBU digital audio data recovery |
| US6252526B1 (en) | 1998-12-14 | 2001-06-26 | Seiko Epson Corporation | Circuit and method for fast parallel data strobe encoding |
| US6297684B1 (en) | 1998-12-14 | 2001-10-02 | Seiko Epson Corporation | Circuit and method for switching between digital signals that have different signal rates |
| GB0202189D0 (en) * | 2002-01-31 | 2002-03-20 | Zarlink Semiconductor Ab | Ultra low power adaptive pulse distance ratio decoder for coded data by feedback of output data |
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