JP2003174433A - バイフェーズデータエラー検出回路 - Google Patents

Abstract

(57)【要約】 【課題】パリティー等のビットを付加することなく簡単
な回路構成で且つ伝送効率を改善するバイフェーズデー
タエラー検出回路を提供する。 【解決手段】入力信号であるバイフェーズデータ（ａ）
およびクロック信号（ｂ）が入力され、シリアルデータ
およびシリアルクロック信号（ｄ）を出力するバイフェ
ーズ復号化回路１１と、シリアルクロック信号（ｄ）が
入力され、エラー（ｈ）を出力するエラー検出回路１５
により構成される。このバイフェーズ復号化回路１１
は、エッジ検出回路１２、クロック抽出回路１３および
データラッチ回路１４を含んでいる。また、エラー検出
回路１５は、定周期クロック発生回路１７、１対のクロ
ックカウント回路１６、１８および比較回路１９を含ん
でいる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はバイフェーズデータ
エラー検出回路に関し、特にデジタルデータ伝送路の問
題により発生した受信データのエラーを検出するバイフ
ェーズデータエラー検出回路に関する。

【０００２】

【従来の技術】コンピュータ技術の進歩に伴いデジタル
データの伝送又は通信のニードが増加している。斯かる
技術分野における従来技術は、例えば特開昭６２−２９
８２５４号公報の「データ伝送方式」等に開示されてい
る。この従来技術例では、送信側のバイフェーズデータ
にパリティビットを付加することなく、受信側でバイフ
ェーズ受信信号の誤り検出を行うことを特徴としてい
る。この従来技術の回路図を図７に、その動作タイミン
グチャートを図８に示す。

【０００３】以下、図７および図８を参照して、この従
来技術例の構成および動作を説明する。先ず、図７に示
す如く、この従来技術は、インバータ（位相反転）回路
７１、フリップフロップ（以下、ＦＦという）７２〜７
６およびＥＸＯＲ（排他論理和回路）７７により構成さ
れている。次に、図８のタイミングチャートにおいて、
（ａ）〜（ｇ）は、図７中に記入されている回路部分の
信号を示す。入力信号であるバイフェーズ入力信号
（ａ）と位相が同期したクロック信号（ｂ）は、インバ
ータ回路７１により、位相が反転された後、ＦＦ７２に
より１／２分周され、第２クロック信号（ｃ）が得られ
る。

【０００４】バイフェーズ入力信号（ａ）は、ＦＦ７３
により、１／４ビット遅延され、更にＦＦ７４により、
１／２ビット遅延される。ＦＦ７３の出力（ｄ）とＦＦ
７４の出力（ｅ）とをＥＸＯＲ７７に入力する。受信し
たバイフェーズ入力信号（ａ）に伝送誤りがない場合に
は、ＥＸＯＲ７７の出力（ｆ）は、第２クロック信号
（ｃ）の立ち上がり時に常に「Ｈ」、即ち高レベルとな
るため、ＦＦ７５の出力信号（ｇ）は常に「Ｈ」とな
る。しかし、バイフェーズ入力信号（ａ）に図８中に破
線で示す如くノイズが重畳された場合には、ＥＸＯＲ７
７の出力信号（ｆ）が「Ｌ」、即ち低レベルになるた
め、誤ったビットを検出可能である。

【０００５】また、本願出願人に譲渡され、先に出願し
た特願２０００−８８２５７号の明細書には、送信側の
バイフェーズデータにパリティビットを付加することな
く、受信側でバイフェーズ受信信号の誤り検出を行うバ
イフェーズエラー検出回路が開示されている。このバイ
フェーズデータエラー検出回路の回路図を図９に図示す
ると共に、その回路部分（ａ）〜（ｆ）のタイミングチ
ャートを図１０に示す。

【０００６】図９に示す如く、このバイフェーズデータ
エラー検出回路は、バイフェーズ復号化回路９１および
エラー検出回路９５により構成されている。バイフェー
ズ復号化回路９１は、エッジ検出回路９２、クロック検
出回路９３およびデータラッチ回路９４を含んでいる。
また、エラー検出回路９５は、クロック発生回路９６お
よび比較回路９７を含んでいる。

【０００７】バイフェーズ復号化回路９１では、伝送路
から受信したバイフェーズ入力信号（ａ）がエッジ検出
回路９２およびデータラッチ回路９４に入力されてい
る。エッジ検出回路９２の出力信号（ｃ）は、クロック
検出回路９３に供給されている。クロック検出回路９３
のシリアルクロック出力信号（ｄ）は、データラッチ回
路９４に供給される。また、データラッチ回路９４は、
シリアルデータを出力する構成となっている。一方、エ
ラー検出回路９５では、バイフェーズ復号化回路９１の
クロック検出回路９３の出力であるシリアルクロック信
号（ｄ）が、クロック発生回路９６、および比較回路９
７に供給される。クロック発生回路９６の出力信号
（ｅ）は、比較回路９７に供給されており、比較回路９
７からデータエラー信号（ｆ）が出力される構成となっ
ている。

【０００８】次に、図９に示すバイフェーズデータエラ
ー検出回路の各構成要素の動作を、図１０を参照して説
明する。伝送路から受信したバイフェーズ入力信号
（ａ）は、バイフェーズ復号化回路９１のエッジ検出回
路９２でクロック信号（ｂ）によりバイフェーズ入力信
号（ａ）の立ち上がりおよび立ち下がりのエッジが検出
され、パルス状の出力信号（ｃ）となる。クロック検出
回路９３では、エッジ検出回路９２のパルス状の出力信
号（ｃ）から一定周波数のクロック信号（ｄ）を抽出す
る。データラッチ回路９４は、バイフェーズデータから
クロック検出回路９３で抽出したクロック信号（ｄ）に
より、シリアルデータを抽出する。

【０００９】エラー検出回路９５のクロック発生回路９
６では、クロック検出回路９３で抽出したクロック信号
（ｄ）が入力されると、クロック信号（ｄ）に同期した
同じ周波数のクロック（ｃ）を発生させる。また、エラ
ー検出回路９５の比較回路９７では、クロック発生回路
９６から出力されるクロック信号（ｅ）とバイフェーズ
復号回路９１から出力されるシリアルクロック信号
（ｄ）とを比較する。比較回路９７では、クロックが一
致する場合には値「０」、一致しない場合には値「１」
を出力する。従って、バイフェーズ入力信号が正常な場
合には、比較回路のエラー出力信号（ｆ）は「０」、異
常な場合には「１」となる。

【００１０】図１１および図１２は、図９に示すバイフ
ェーズエラー検出回路において、比較回路９７でのエラ
ー検出制御が複雑になる要因を説明するタイミングチャ
ートである。図１１に示す如く、入力信号である入力デ
ータ（ａ）に伝送路上の影響により破線で示すような波
形になると、エッジ検出回路９２の出力信号（ｃ）のタ
イミングがずれると、結果的にクロック検出回路９３の
出力信号（ｄ）のタイミングが破線で示すようにずれ
る。一方、クロック発生回路９６の出力信号（ｅ）は一
定周期で発生しているため、比較回路９７におけるクロ
ック検出回路９３の出力信号（ｄ）およびクロック発生
回路９６の出力信号（ｅ）を比較するエラー判定では、
エラー出力信号（ｆ）は、破線で示す如くエラーとな
る。従って、比較回路９７では、問題を考慮した設計に
する必要がある。加えて、受信データに伝送路上の影響
により波形歪みやジッタがある場合には、比較基準とな
るクロック発生回路９６の出力信号（ｅ）の発生タイミ
ングも考慮した設計が必要となり、回路制御が複雑にな
る。

【００１１】図１２は、図１１において、入力信号であ
る入力バイフェーズデータ（ａ）に伝送路上の影響によ
り波形ひずみやジッタがある場合、エッジ検出回路９２
出力信号（ｃ）のタイミングがずれる原因を詳細に示し
たものである。図１２（Ａ）および（Ｂ）に示す入力信
号（ａ）およびクロック信号（ｂ）は、全くの非同期信
号である。図１２（Ａ）に示す如く、入力信号（ａ）お
よびクロック信号（ｂ）が同期している場合には、クロ
ック信号（ｂ）によりサンプルされた入力信号（図１２
（ｃ））は、波形変化がない。また、受信データに伝送
路上の影響により、波形歪みやジッタがあっても影響を
受けにくい。しかし、入力信号（ａ）およびクロック信
号（ｂ）が、非同期の場合には、タイミングにより、図
１２（Ｂ）に示す如く、クロック信号（ｂ）によりサン
プルされた入力信号（ｃ）は、１パルス分短くなる。そ
して、エッジ検出回路９２の出力信号（ｄ）の位置は、
１クロック分前にタイミングがずれる。従って、エッジ
検出回路９２の出力信号（ｃ）から一定周期成分を抽出
するクロック検出回路９３の出力信号（ｄ）の位置も１
クロック分前にタイミングがずれることになる。そこ
で、クロック発生回路９６出力信号（ｅ）とのタイミン
グがずれ、比較回路９７のエラー出力信号（ｆ）におい
て、疑似エラーが出力される。従って、このバイフェー
ズデータエラー検出回路では、バイフェーズ受信データ
に伝送路上の影響により、波形歪みやジッタがあると、
その影響を受けやすく、上述の如く比較回路９７に疑似
エラーが検出される。

【００１２】

【発明が解決しようとする課題】上述した従来回路に
は、次の如き幾つかの課題を有する。第１に、前者の回
路では、バイフェーズ受信データに位相同期したクロッ
ク信号が必要である。両方の回路において、バイフェー
ズ信号の復号のため、バイフェーズ信号およびクロック
信号の同期方式には全く触れられおらず、共に位相同期
後のエラー検出方式に関する。一般に、バイフェーズデ
ータおよびクロック信号を位相同期させるには、ディジ
タル論理回路以外に外部回路としてＰＬＬ（Phase Lock
Loop）等の位相同期用の回路が必要である。ＰＬＬ
は、伝送周波数に合わせて設計する必要があり、また動
作温度も考慮すると温度補償回路が必要となり、回路設
計が複雑になる。

【００１３】第２に、前者の回路では、外部回路でＰＬ
Ｌ等を用いてバイフェーズ受信データに位相同期したク
ロックを発生させる場合には、受信データにジッタ等が
あると正確にクロックが発生できない。従って、クロッ
クで動作するエラー発生回路が正常に動作せず、誤動作
するという問題点があった。

【００１４】第３に、後者の回路では、入力信号および
クロック信号を位相同期させるためのＰＬＬ等を使用し
ない誤り検出方式において、受信データにジッタ等があ
ると、バイフェーズ信号のエッジ信号から抽出したクロ
ック信号と、クロック発生回路により発生させたクロッ
ク信号との同期がずれるため、エラー検出を行う比較回
路の回路構成が複雑になる。

【００１５】

【発明の目的】本発明は、従来回路の上述した課題に鑑
みなされたものであり、バイフェースデータ伝送に際し
てパリティビット等の誤り符号を送信データに付加する
ことなく、データ誤り検出における欠点を解決し、伝送
効率の向上および回路構成の簡易化を図るバイフェーズ
データエラー検出回路を提供することを目的とする。

【００１６】

【課題を解決するための手段】前述の課題を解決するた
め、本発明によるバイフェーズデータエラー検出回路
は、次に記載するような特徴的な構成を採用している。

【００１７】（１）伝送路から受信した入力信号である
バイフェーズデータおよびクロック信号が入力され、シ
リアルデータおよびシリアルクロック信号が出力される
バイフェーズ復号化回路と、該バイフェーズ復号化回路
の前記シリアルクロック信号が入力され、エラーを検出
するエラー検出回路とを備え、該エラー検出回路は、前
記シリアルクロック信号に基づき前記バイフェーズデー
タの周期である定周期クロック信号を出力する定周期ク
ロック発生回路と、それぞれ前記シリアルクロック信号
および前記定周期クロック信号をカウントする１対のク
ロックカウント回路と、該クロックカウンタ回路のカウ
ント値を比較してエラーを出力する比較回路とを備える
バイフェーズデータエラー検出回路。

【００１８】（２）前記バイフェーズ復号化回路は、前
記バイフェーズデータのエッジを検出するエッジ検出回
路と、該エッジ検出回路の出力を受けて前記バイフェー
ズデータの周期となっているシリアルクロック信号を検
出するクロック検出回路と、前記バイフェースデータお
よび前記シリアルクロック信号によりシリアルデータを
ラッチするデータラッチ回路とを備える上記（１）に記
載のバイフェーズデータエラー検出回路。

【００１９】（３）前記エッジ検出回路は、複数のフリ
ップフロップおよび論理回路により構成され、前記クロ
ック検出回路は、カウンタ回路、カウンタ一致回路、フ
リップフロップおよび論理回路により構成される上記
（２）に記載のバイフェーズデータエラー検出回路。

【００２０】（４）前記バイフェーズ復号化回路の前記
データラッチ回路および前記エラー検出回路に接続さ
れ、ワードデータエラーを出力するワードエラー検出回
路を備える上記（１）、（２）又は（３）に記載のバイ
フェーズデータエラー検出回路。

【００２１】（５）前記ワードエラー検出回路は、前記
データラッチ回路の出力からヘッダデータを検出するヘ
ッダ検出回路と、該ヘッダ検出回路の出力を受けてエラ
ーラッチタイミング信号および前記エラー検出回路の前
記クロックカウンタ回路のリセット信号を発生するタイ
ミング信号発生回路と、ワードデータエラーを検出する
ワードデータエラー検出回路とを備える上記（４）に記
載のバイフェーズデータエラー検出回路。

【００２２】（６）入力されるバイフェーズデータに基
づき抽出されたシリアルクロック信号からエラーを検出
するバイフェーズデータエラー検出回路において、前記
シリアルクロック信号をカウントする第１クロックカウ
ント回路と、前記シリアルクロック信号に基づき前記バ
イフェーズデータの周期である定周期クロック信号を発
生する定周期クロック発生回路と、前記定周期クロック
信号をカウントする第２カウント回路と、前記第１およ
び第２カウント回路のカウント値を比較してエラーを出
力する比較回路とを備えるバイフェーズデータエラー検
出回路。

【００２３】

【発明の実施の形態】以下、本発明によるバイフェーズ
データエラー検出回路の好適実施形態の構成および動作
を、添付図面を参照して詳細に説明する。

【００２４】先ず、図1は、本発明によるバイフェーズ
データエラー検出回路の第１実施形態の構成を示すブロ
ック図である。図１に示すバイフェーズデータエラー検
出回路１０は、バイフェーズ復号化回路１１およびエラ
ー検出回路１５により構成されている。バイフェーズ復
号化回路１１は、エッジ検出回路１２、クロック検出回
路１３およびデータラッチ回路１４を含んでいる。ま
た、エラー検出回路１５は、（第１）クロックカウント
回路１６、定周期クロック発生回路１７、（第２）クロ
ックカウント回路１８および比較回路１９を含んでい
る。

【００２５】バイフェーズ復号化回路１１では、伝送路
から受信した入力信号であるバイフェーズデータ（ａ）
がエッジ検出回路１２およびデータラッチ回路１４に入
力されている。エッジ検出回路１２には、バイフェーズ
データ（ａ）と共にクロック信号（ｂ）が入力され、こ
のエッジ検出回路１２の出力（ｃ）は、クロック検出回
路１３に入力される。このクロック検出回路１３が抽出
したシリアルクロック信号（ｄ）は、シリアルデータを
出力するデータラッチ回路１４に入力される。

【００２６】一方、エラー検出回路１５では、バイフェ
ーズ復号化回路１１のクロック検出回路１３の出力であ
るシリアルクロック信号（ｄ）が、クロックカウント回
路１６および定周期クロック発生回路１７に入力され
る。この定周期クロック発生回路１７の出力信号（ｆ）
は、クロックカウント回路１８に入力される。クロック
カウント回路１６の出力信号（ｅ）とクロックカウント
回路１８の出力信号（ｇ）が比較回路１９に入力され
る。この比較回路１９は、データエラー（ｈ）を出力す
る構成となっている。

【００２７】次に、図１に示すバイフェーズデータエラ
ー検出回路１０の各構成要素の主要機能を説明する。伝
送路から受信した入力信号であるバイフェーズデータ
（ａ）は、バイフェーズ復号化回路１１のエッジ検出回
路１２でクロック信号（ｂ）によりバイフェーズデータ
の立ち上がりおよび立ち下がりエッジが検出され、パル
ス状の出力信号（ｃ）となる。クロック検出回路１３で
は、エッジ検出回路１２のパルス状の出力信号（ｃ）か
らバイフェーズデータの周期である一定周波数のクロッ
クを抽出する。データラッチ回路１４は、バイフェーズ
データ（ａ）からクロック検出回路１３で抽出したシリ
アルクロック信号（ｄ）により、シリアルデータを抽出
する。

【００２８】エラー検出回路１５において、クロックカ
ウント回路１６では、クロック検出回路１３で抽出した
シリアルクロック信号（ｄ）が入力されると、カウンタ
でシリアルクロック数をカウント（計数）する。定周期
クロック発生回路１７は、クロック検出回路１３から出
力されるシリアルクロック信号（ｄ）から、バイフェー
ズ信号の周期である一定周波数のクロック（ｆ）を発生
させる。クロックカウント回路１８は、定周期クロック
発生回路１７から出力されるクロック（ｆ）の数をカウ
ンタでカウントする。比較回路１９は、クロックカウン
ト回路１６から出力されるクロックカウント値（ｅ）お
よびクロックカウント回路１８から出力されるクロック
カウント値（ｇ）を比較する。比較回路１９は、クロッ
クカウント値（ｅ）および（ｇ）が一致する場合には値
「０」、不一致の場合には値「１」を出力する。

【００２９】次に、図１に示すバイフェーズデータエラ
ー検出回路１０の動作を、図２のタイミングチャートを
参照して説明する。図２の（ａ）〜（ｈ）は、図１中に
記入された回路部分（ａ）〜（ｈ）に対応する。バイフ
ェーズ復号化回路１１では、エッジ検出回路１２におい
て、伝送路からの入力信号であるバイフェーズデータ
（ａ）とこのバイフェーズデータ（ａ）をクロック信号
（ｂ）により、時間的に遅延させた信号とのエッジ検出
を行い、バイフェーズデータからパルス信号（ｃ）を抽
出する。クロック検出回路１３において、エッジ検出回
路１２の出力であるパルス信号（ｃ）からバイフェーズ
データの周期である定周期となっているものを抽出する
処理を行う。この抽出処理の結果、シリアルクロック信
号（ｄ）が得られる。図２の（Ａ）に示す如く、入力信
号（ａ）が正常な場合には、入力信号（ａ）は、図２の
実線の如く入力されるため、シリアルクロック信号
（ｄ）は、略定周期に発生する。クロックカウント回路
１６の出力信号（ｅ）も、シリアルクロック信号（ｄ）
によりカウントアップされる。

【００３０】一方、シリアルクロック信号（ｄ）によ
り、定周期クロック発生回路１７において、バイフェー
ズデータの周期である定周期クロック（ｆ）を出力す
る。クロックカウント回路１８は、定周期クロック信号
（ｆ）のクロック数をカウントし、その出力信号（ｇ）
を出力する。比較回路１９は、クロックカウント回路１
６の出力信号（ｅ）およびクロックカウント回路１８の
出力信号（ｇ）を定周期クロック信号（ｆ）から作成し
た信号（ｆ’）の立ち上がりタイミングでサンプリング
し、そのデータを比較する。比較回路１９は、両カウン
ト値（ｅ）および（ｇ）が一致していれば「１」、不一
致であれば「０」を比較回路１９のエラー出力信号
（ｈ）として出力する。この場合には、比較結果が一致
しているので、エラー出力信号（ｈ）は実線で示すよう
に「０」を維持する。

【００３１】また、図２の（Ｂ）に示す如く、入力信号
（ａ）が異常な場合には、バイフェーズデータ（ａ）が
破線のように入力される。この場合には、エッジ検出回
路１２において、バイフェーズデータ（ａ）が正常なと
き、検出するバイフェーズデータ（ａ）のエッジが検出
できない。そのため、図２の（Ｂ）の如く、シリアルク
ロック信号（ｄ）は、クロックが抜ける。従って、シリ
アルクロック信号（ｄ）の数をカウントするクロック間
および回路の出力信号（ｅ）は、正常な場合よりカウン
ト数が少なくなる。一方、シリアルクロック信号（ｄ）
により、定周期クロック発生回路１７においてバイフェ
ーズデータの周期である定周期クロック信号（ｆ）を出
力する。

【００３２】クロックカウント回路１８は、定周期クロ
ック信号（ｆ）のクロック数をカウントして出力信号
（ｇ）を出力する。比較回路１９は、クロックカウント
回路１６の出力信号（ｅ）およびクロックカウント回路
１８の出力信号（ｇ）を定周期クロック信号（ｆ）から
作成した信号（ｆ’）の立ち上がりタイミングでサンプ
リングし、そのカウントデータを比較する。比較回路１
９は、両カウント値（ｅ）および（ｇ）が一致していれ
ば「１」、不一致であれば「０」をエラー出力信号
（ｈ）として出力する。この場合には、比較結果に不一
致が発生しているため、エラー出力信号（ｈ）は破線で
示すように不一致の時点で「１」となり、バイフェーズ
データ（ａ）の異常が検出可能となる。

【００３３】次に、図３は、図１に示すバイフェーズデ
ータエラー検出回路１０の具体的な回路構成図である。
この具体例では、エッジ検出回路１２は、バイフェーズ
入力信号（ａ）を非同期のクロック信号（ｂ）に同期さ
せるためのＦＦ１２１、ＦＦ１２２、同期処理後のバイ
フェーズ入力信号の立ち上がりエッジおよび立下りエッ
ジを検出するためのインバータ回路１２３、ＦＦ１２
４、ＡＮＤ（論理積）回路１２５およびエッジ信号をク
ロック信号（ｂ）に同期させるためのＦＦ１２６により
構成されている。また、クロック検出回路１３は、カウ
ント回路１３２、エッジ検出回路１２のエッジ出力信号
（ｈ）からカウント回路１３２のイネーブル信号を発生
させるＦＦ回路１３１、カウント回路１３２のカウント
出力（ｊ）からタイミング信号を発生するカウント一致
検出回路１３３、タイミング調整用回路であるＩインバ
ータ回路１３４、１３５、ＦＦ１３６およびエッジ検出
回路１２のエッジ出力（ｈ）をタイミング信号によりク
ロック検出するためのＡＮＤ回路１３７により構成され
ている。クロックカウント回路１６には、クロック検出
回路１３で検出したシリアルクロック出力信号（ｎ）が
供給され、シリアルクロック出力信号のクロック数をカ
ウンタでカウントし、カウント数（ｑ）を比較回路１９
に出力する構成となっている。

【００３４】定周期クロック発生回路１７には、エッジ
検出回路１２のエッジ出力信号（ｈ）が供給され、この
エッジ出力信号（ｈ）からバイフェーズ信号の周期であ
る一定周波数のクロック信号（ｒ）をクロックカウント
回路１８に出力する。クロックカウント回路１８には、
定周期クロック発生回路１７のクロック信号（ｒ）が供
給され、このクロック信号の数をクロックカウンタ回路
１８でカウントし、カウント数（ｓ）を比較回路１９に
出力する。比較回路１９では、クロックカウント回路１
６のカウント出力信号（ｑ）およびクロックカウント回
路１８のカウント出力信号（ｓ）が供給され、両カウン
ト数を比較する。データラッチ回路１４であるＦＦ回路
１４１は、データ入力にエッジ検出回路１２のＦＦ１２
２の出力信号（ｄ）、クロック入力にクロック検出回路
１３のＡＮＤ回路１３７の出力信号（ｎ）が供給されて
いる。

【００３５】次に、図３に示すバイフェーズデータ検出
回路の動作を、図４および図５のタイミングチャートを
参照して説明する。図４のタイミングチャートは、クロ
ック信号（ｂ）がバイフェーズ入力信号（ａ）の８倍の
周波数である場合の例で、バイフェーズ入力信号（ａ）
にエラーがなく、データが正常である場合の例である。
図４において、バイフェーズ入力信号（ａ）は、エッ
ジ検出回路１２のＦＦ１２１およびＦＦ１２２により、
非同期のクロック信号（ｂ）に同期され、それぞれＦＦ
１２１の出力信号（ｃ）およびＦＦ１２２の出力信号
（ｄ）となる。ＦＦ１２２の出力信号（ｄ）をインバー
タ回路１２３により位相反転したインバータ回路１２３
の出力信号（ｅ）と、ＦＦ１２２の出力信号（ｄ）をク
ロック信号（ｂ）の１クロック分遅延させた信号である
ＦＦ１２４の出力信号（ｆ）との論理積の結果が、ＡＮ
Ｄ回路１２５の出力信号（ｇ）となる。このＡＮＤ回路
１２５の出力信号（ｇ）は、ＦＦ回路１２２の出力信号
（ｄ）の立ち上がりエッジおよび立下りエッジに対し、
クロック信号（ｂ）の１クロック分の幅を有するエッジ
信号である。

【００３６】クロック検出回路１３では、エッジ検出回
路１２のＦＦ回路１２６の出力信号（ｈ）をカウント回
路１３２のデータＬＯＡＤ入力に供給している。ＦＦ１
２６の出力信号（ｈ）の最初の立ち上がりエッジによ
り、カウント回路１３２のデータイネーブル（ＥＮ）信
号であるＦＦ１３１の出力信号（ｉ）を発生している。
従って、カウンタ回路１３２では、ＦＦ１３１の出力信
号（ｉ）でカウンタ回路１３２のカウンタがイネーブル
状態になり、ＦＦ１２６の出力信号（ｈ）により、
「０」データをＬＯＡＤすることになる。

【００３７】カウント一致検出回路１３３の出力信号
（ｋ）は、同期カウント回路１３２のカウント出力信号
（ｊ）のカウント値が「１」〜「４」のとき、出力が
「１」となる。ＦＦ１３６の出力信号（ｍ）は、カウン
ト一致検出回路１３３の出力信号（ｋ）をインバータ回
路１３４により論理反転し、クロック信号（ｂ）をイン
バータ回路１３５により論理反転した立ち上がりエッジ
でサンプルした結果である。ＡＮＤ回路１３７の出力信
号（ｎ）は、エッジ検出回路１２のＦＦ１２６の出力信
号（ｈ）とＦＦ１３７の出力信号（ｍ）との論理積を実
行した結果で、バイフェーズ入力信号（ａ）からクロッ
ク検出した信号である。

【００３８】クロックカウント回路１６の出力信号
（ｑ）は、ＡＮＤ回路１３７の出力信号（ｎ）の立ち上
がりエッジでカウンタを動作させた出力結果である。定
周期クロック発生回路１７の出力信号（ｒ）は、エッジ
検出回路１２のＦＦ１２６の出力信号（ｈ）から、バイ
フェーズ信号の周期であるクロックを発生させた結果で
ある。クロックカウント回路１８の出力信号（ｓ）は、
定周期クロック発生回路１７の出力信号（ｒ）の立ち上
がりエッジでカウンタを動作させた出力結果である。カ
ウント比較タイミング信号（ｔ）は、定周期クロック発
生回路１７の出力信号（ｒ）から作成された信号で、定
周期クロック発生回路１７から比較回路１９に出力され
る信号である。比較回路１９のエラー出力信号（ｖ）
は、クロックカウント回路１６の出力信号（ｑ）とクロ
ックカウント回路１８の出力信号（ｓ）のカウントデー
タをカウント比較タイミング信号（ｔ）の立ち上がりエ
ッジのタイミングで比較した結果の信号である。比較し
た結果が一致した場合には「０」であり、バイフェーズ
入力信号（ａ）が正常である場合を示す。一方、不一致
の場合には「１」となり、バイフェーズ入力信号（ａ）
が異常である場合を示す。

【００３９】次に、図５のタイミングチャートの説明を
する。図５のタイミングチャートは、クロック信号
（ｂ）がバイフェーズ入力信号（ａ）の８倍の周波数で
ある場合の例で、破線で示す如くバイフェーズ入力信号
（ａ）に伝送路上の影響により、波形歪みやジッタ等の
異常があり、結果としてＦＦ１２１の出力信号（ｃ）
が、クロック信号（ｂ）の１パルス分ずれた場合の例で
ある。この場合において、各信号に破線で示す如く、ク
ロック信号（ｂ）の１パルス分ずれるだけで、図４と同
様に動作する。その結果、ＡＮＤ回路１３７の出力信号
（ｎ）が１パルス分ずれるため、クロックカウント回路
１６の出力信号（ｑ）もクロック信号（ｂ）の１パルス
分ずれることになる。しかし、カウント値の比較をする
タイミングであるカウント比較タイミング信号（ｔ）
は、図４に示す如くカウント値が変化するタイミングの
中央であるため、正常にエラー検出を実行する。

【００４０】次に、図６は、本発明によるバイフェーズ
データエラー検出回路の第２実施形態の構成を示すブロ
ック図である。図１および図３に示す第１実施形態で
は、エラー検出をシリアルデータ１ビット毎に行ってい
る。しかし、対象となる送信データがＮビットのパラレ
ルデータから構成されている場合には、この第１実施形
態を変形し、図６に示す第２実施形態の如く、ワード単
位でエラーを検出する必要がある。図６に示す第２実施
形態のバイフェーズデータエラー検出回路１０’は、バ
イフェーズ復号化回路６１、エラー検出回路６５および
ワードエラー検出回路７０から構成されている。バイフ
ェーズ復号化回路６１は、エッジ検出回路６２、クロッ
ク検出回路６３およびデータラッチ回路６４を含んでい
る。エラー検出回路６５は、クロックカウント回路６
６、定周期クロック発生回路６７、クロックカウント回
路６８および比較回路６９を含んでいる。また、ワード
エラー検出回路７０は、ヘッダ検出回路７１、タイミン
グ信号発生回路７２およびワードデータエラー検出回路
７３を含んでいる。

【００４１】図３に示すバイフェーズデータエラー検出
回路１０と対比すると明らかな如く、このバイフェーズ
データエラー検出回路１０’では、ワードエラー検出回
路７０が追加されている。ヘッダ検出回路７１は、デー
タがシリアルデータの状態で、Ｎビットにワードデータ
化された受信データの先頭を示すヘッダデータを検出す
る機能を有する。タイミング信号発生回路７２は、ヘッ
ダ検出回路７１からのヘッダ検出信号（ｉ）を受け、シ
リアルデータをＮビットパラレルデータに変換すると共
に、パラレル変換タイミングからワードデータエラー検
出回路７３にエラーラッチタイミング信号、またクロッ
クカウント回路６６およびクロックカウント回路６８に
は、ワードエラーを検出するためにワード変換毎にカウ
ンタを初期化するカウンタリセット信号（ｊ）を出力す
る。ワードデータエラー検出回路７３は、比較回路６９
の出力であるエラー出力信号（ｈ）が、「０」から
「１」に変化したエッジにより、出力「１」を保持する
と共に、タイミング信号発生回路７２からの入力信号で
あるエラーラッチタイミング信号でサンプルし、ワード
データエラー（ｎ）を出力する。

【００４２】以上、本発明によるバイフェーズデータエ
ラー検出回路の好適実施形態の構成および動作を詳述し
た。しかし、斯かる実施形態は、本発明の単なる例示に
過ぎず、何ら本発明を限定するものではない。本発明の
要旨を逸脱することなく、特定用途に応じて種々の変形
変更可能であること、当業者には容易に理解できよう。

【００４３】

【発明の効果】以上の説明から理解される如く、本発明
のバイフェーズデータエラー検出回路によると、次の如
き実用上の顕著な効果が得られる。第１に、デジタル論
理回路のみで、送信回路側でデータに誤り訂正符号を付
加することなく、受信回路側においてデータの誤り検出
が可能である。その理由は、受信回路側においてバイフ
ェーズ信号から抽出されるシリアルクロックのカウント
数と、受信側で発生させたシリアルクロックにより発生
させたバイフェーズ信号の周期であるクロックのカウン
ト数とを比較することにより、データエラーを検出する
ことが可能であるからである。

【００４４】第２に、回路の簡易化が可能となる。その
理由は、送信回路側でデータに誤り訂正符号を付加する
必要がなく、送信回路側において誤り訂正符号を生成す
るための回路を必要としないためである。また、受信回
路側においても、デジタル論理回路のみで、誤り検出を
含めたバイフェーズ復号が可能であるためである。

【００４５】第３に、伝送効率の向上が可能となる。そ
の理由は、送信回路側でデータに誤り訂正符号を付加し
なくとも、受信回路側で誤り検出が可能であるからであ
る。

【図面の簡単な説明】

【図１】本発明によるバイフェーズデータエラー検出回
路の第１実施形態の構成を示すブロック図である。

【図２】図１に示すバイフェーズデータエラー検出回路
の動作を示すタイミングチャートである図

【図３】図１に示すバイフェーズデータエラー検出回路
の具体例の回路構成図である。

【図４】図３に示すバイフェーズデータエラー検出回路
のデータ正常時の動作を示すタイミングチャートであ
る。

【図５】図３に示すバイフェーズデータエラー検出回路
のデータ異状８時の動作を示すタイミングチャートであ
る。

【図６】本発明によるバイフェーズデータエラー検出回
路の第２実施形態の構成を示すブロック図である。

【図７】従来のデータ伝送方式の回路構成図である。

【図８】図７に示すデータ伝送方式の動作を示すタイミ
ングチャートである。

【図９】先に提案したバイフェーズデータエラー検出回
路の構成を示すブロック図である。

【図１０】図９に示すバイフェーズデータエラー検出回
路の動作を示すタイミングチャートである。

【図１１】図９に示すバイフェーズデータエラー検出回
路の課題を説明するタイミングチャートである。

【図１２】図９に示すバイフェーズデータエラー検出回
路の課題を説明するタイミングチャートである。

【符号の説明】

１０、１０’ バイフェーズデータエラー検出回路 １１、６１ バイフェーズ復号化回路 １２、６２ エッジ検出回路 １３、５３ クロック検出回路 １４、６４ データラッチ回路 １５、６５ エラー検出回路 １６、６６ 第１クロックカウント回路 １７、６７ 定周期クロック発生回路 １８、６８ 第２クロックカウント回路 １９、６９ 比較回路 ７０ ワードエラー検出回路 ７１ ヘッダ検出回路 ７２ タイミング信号発生回路 ７３ ワードデータエラー検出回路 １２１、１２２、１２４、１２６、１３１、１３６ フ
リップフロップ（ＦＦ） １２３、１２５、１３４、１３５、１３７ 論理回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】伝送路から受信した入力信号であるバイフ
   ェーズデータおよびクロック信号が入力され、シリアル
   データおよびシリアルクロック信号が出力されるバイフ
   ェーズ復号化回路と、該バイフェーズ復号化回路の前記
   シリアルクロック信号が入力され、エラーを検出するエ
   ラー検出回路とを備え、 該エラー検出回路は、前記シリアルクロック信号に基づ
   き前記バイフェーズデータの周期である定周期クロック
   信号を出力する定周期クロック発生回路と、それぞれ前
   記シリアルクロック信号および前記定周期クロック信号
   をカウントする１対のクロックカウント回路と、該クロ
   ックカウンタ回路のカウント値を比較してエラーを出力
   する比較回路とを備えることを特徴とするバイフェーズ
   データエラー検出回路。
2. 【請求項２】前記バイフェーズ復号化回路は、前記バイ
   フェーズデータのエッジを検出するエッジ検出回路と、
   該エッジ検出回路の出力を受けて前記バイフェーズデー
   タの周期となっているシリアルクロック信号を検出する
   クロック検出回路と、前記バイフェースデータおよび前
   記シリアルクロック信号によりシリアルデータをラッチ
   するデータラッチ回路とを備えることを特徴とする請求
   項１に記載のバイフェーズデータエラー検出回路。
3. 【請求項３】前記エッジ検出回路は、複数のフリップフ
   ロップおよび論理回路により構成され、前記クロック検
   出回路は、カウンタ回路、カウンタ一致回路、フリップ
   フロップおよび論理回路により構成されることを特徴と
   する請求項２に記載のバイフェーズデータエラー検出回
   路。
4. 【請求項４】前記バイフェーズ復号化回路の前記データ
   ラッチ回路および前記エラー検出回路に接続され、ワー
   ドデータエラーを出力するワードエラー検出回路を備え
   ることを特徴とする請求項１、２又は３に記載のバイフ
   ェーズデータエラー検出回路。
5. 【請求項５】前記ワードエラー検出回路は、前記データ
   ラッチ回路の出力からヘッダデータを検出するヘッダ検
   出回路と、該ヘッダ検出回路の出力を受けてエラーラッ
   チタイミング信号および前記エラー検出回路の前記クロ
   ックカウンタ回路のリセット信号を発生するタイミング
   信号発生回路と、ワードデータエラーを検出するワード
   データエラー検出回路とを備えることを特徴とする請求
   項４に記載のバイフェーズデータエラー検出回路。
6. 【請求項６】入力されるバイフェーズデータに基づき抽
   出されたシリアルクロック信号からエラーを検出するバ
   イフェーズデータエラー検出回路において、 前記シリアルクロック信号をカウントする第１クロック
   カウント回路と、前記シリアルクロック信号に基づき前
   記バイフェーズデータの周期である定周期クロック信号
   を発生する定周期クロック発生回路と、前記定周期クロ
   ック信号をカウントする第２カウント回路と、前記第１
   および第２カウント回路のカウント値を比較してエラー
   を出力する比較回路とを備えることを特徴とするバイフ
   ェーズデータエラー検出回路。