JP2004516744A - 情報処理システム - Google Patents
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Abstract
Description
【発明の属する技術分野】
本発明は、情報処理システムと、このようなシステム用の送信器及び受信器装置と、情報を伝送する方法とに関する。
【0002】
【従来の技術】
国際特許公開公報第WO00/05848号から、第1及び第2の時間連続的な論理信号をそれぞれ運ぶ第1及び第2の信号ラインを介してデータ及びクロック情報を伝送する情報処理システムが知られる。更に、米国特許公報第US5,341,371号は、2つの信号ラインを介してデータ及びクロック情報を伝送する処理システムを開示する。双方の公報に開示されるシステムにおいて、これら信号ラインのうちちょうど1つのラインの論理信号が、あらゆる新しいクロック位相の開始時に確実に変化する。したがって、クロック信号は、2つの信号の「排他的論理和」(“EXCLUSIVE OR”)を時間の関数としてとることによって復元されることができる。この排他的論理和の結果は、それぞれの新しいクロック位相の開始時に変化する。それによって、信号ラインの論理レベル遷移の数及び周波数が最小にされ、電力消費を節約し、障害を低減する。
【0003】
2つの信号のうちどちらの信号がクロック位相の開始時に変化するのかを選択することによって、データは符号化される。米国特許公報第US5,341,371号のシステムは、次のデータビットが前のデータビットに等しくないときにそのつど、信号ラインの第1のものの論理レベルを変化させることによって、一連のデータビットを符号化する。第2の信号ラインの論理レベルは、データビットが変化しないときに変化する。このことは、データビット及び第1の信号が常に同時に変化するという影響を及ぼす。それによって、データ処理の際、第1の信号の論理レベルの変化を妨げる影響が、データの変化と体系的に相関する影響をもたらすだろう。第1の信号ライン及びデータ信号ラインは同じ信号を運び、場合によっては組み合わせられた妨害的な影響を生じさせる。
【0004】
国際特許公開公報第WO00/05848号のシステムは、伝送されたデータビットが第1の論理値をもつときに第1の信号ラインの論理レベルを変化させ、伝送されたデータビットが第1の論理値とは逆の第2の論理値をもつときに第2の信号ラインの論理レベルを変化させることによって、データの変化と、上述の信号のうち単一の信号の信号変化とが同時に生じることを回避する。データのコンテントのバリエーションは、前記変化を2つの信号ラインに分散させる。それによって、伝送されたデータビットが変化するときに、上述の信号ラインのうち1つの信号ラインにおける論理レベルが常に変化することが防止される。
【0005】
【発明が解決しようとする課題】
しかしながら、国際特許公開公報第WO00/05848号のシステムはメモリに影響を及ぼす。すなわち、信号ラインのうち1つの信号ラインの前の論理レベルに関するデータビット情報を符号化することが要求される。このことは、かなり複雑な回路を必要とし、ある時点における前の論理レベルに関する情報のエラーが、信号に永続的に誤った影響を及ぼすだろうという欠点を有する。
【0006】
数ある中で、本発明の目的は、それぞれの新しいクロック位相の開始時に信号ラインのうちちょうど1つの信号ラインにおける論理レベル遷移を伴って、情報が第1及び第2の信号ラインを介して伝送され、どちらの信号ラインで論理レベルが変化するのかを選択することによってデータが符号化される、情報処理システムであって、信号エラーが永続的な影響を及ぼすことを避ける一方で、データの変化が常に同じ信号ラインの論理レベルの変化をもたらすことが回避される、情報処理システムを提供することである。
【0007】
【課題を解決するための手段】
本発明によるシステムは、請求項1に記載される。本発明によると、少なくとも2つの異なる基準が、信号のうちどの信号が遷移を起こすのかを選択するために交互に用いられる。一方の基準は、どの信号がデータレベルの関数として遷移を起こすのかを選択する。これにより、データレベル変化と、信号のうち1つの信号のレベルの変化との間における完全な相関を防止する。別の基準は、データレベルから信号レベルを決定する。これにより、完全な相関を生じることなく、永続的なメモリの影響を防止する。実施例において、後者の基準は、交互する基準のあらゆるサイクルごとに1回だけ使用される。したがって、この基準は、データの遷移といずれか1つの信号との間に体系的な相関を生じない。
【0008】
本発明によるシステムの実施例において、1つのクロック位相に関する単一のデータビット値に基づいて遷移を起こす信号を選択するために、一方の基準が使用される。同様にして、前記クロック位相に関する単一の信号データビット値に基づいてレベルを選択するために、もう一方の基準が使用される。他の選択肢として、これら基準が、例えば、異なるクロック位相に関する複数のデータビットから決定される中間のビット値に依存することも可能である。
【0009】
実施例において、2つの異なる基準のみが使用されており、それぞれが交互する基準のあらゆるサイクルごとに1回使用されるので、一方の基準は偶数クロック位相について使用され、他方の基準は奇数クロック位相について使用される。
【0010】
本発明によるシステム、方法及びステーションのこれら及び他の有利な態様は、以下の図を用いてより詳細に説明されるであろう。
【0011】
【発明の実施の形態】
図1は、通信バスを備えるシステムを示す。このシステムは、第1の回路10と、通信バス12a,bと、第2の回路14とを含む。第1の回路10は、クロック回路100と、データ発生回路102と、トランスミッタ回路104とを含む。クロック回路100は、クロック信号をデータ発生回路102及びトランスミッタ回路104に供給する。データ発生回路102は、データ信号をトランスミッタ回路104に供給する。トランスミッタ回路104は、通信バス12a,bの2本の信号ライン12a,bに接続される。第2の回路14は、受信器回路140及びデータ消費回路142を含む。一般に、第1の回路10及び第2の回路14は、バス12を形成する配線によって接続される別個の集積回路である。ただし、これら回路10,14は、同じ集積回路の異なるサブ回路として実現されることもでき、その場合、バス12a,bが同じ集積回路上に導体トラック(conductor track)を含む。
【0012】
動作上、第1の回路10は、例えば、ビデオ画像信号データ又は演算の結果などのデータを生成する。第1の回路10は、このデータを通信バス12を介して第2の回路14に伝送する。第2の回路14は、例えば、ビデオ情報を表示し又は記憶し、あるいはデータに関して演算を実行するために、前記データを受信し処理する。トランスミッタ回路104は、データ発生回路102からデータを受信し、このデータ及びクロック信号を、それぞれバス12a,bの第1の導体及び第2の導体12a,bを介して伝送するために、第1の信号及び第2の信号に符号化する。受信器回路140は、第1の導体及び第2の導体12a,bから2つの信号を受信し、受信された信号からデータ及びクロック信号を復号する。復号されたクロック信号は、データ消費回路142をクロックするために用いられる。更に、前記データ消費回路142は、復号されたデータを受信し処理する。
【0013】
これら信号は可能な限り高速で導体12a,bを通過されうることが望ましい。このことは、クロックの連続する半周期ごとに異なるデータ値を伝送し、導体12a,bの組み合わせにおいて信号の遷移の総数を最小化し、信号を符号化し復号するためのトランスミッタ回路104及び受信器回路140の一部を可能な限り簡略にするとともに、エラーに対して可能な限りロバストにすることによって、可能にされる。
【0014】
通常、クロック信号が、第1の信号及び第2の信号の「排他的論理和」をとることによって取り出されることができるように、第1の導体及び第2の導体12a,bの第1の信号及び第2の信号は符号化される。すなわち、
C=S1+S2又はその論理反転
ここで、Cはクロック信号を示し、S1及びS2は第1の信号及び第2の信号を示し、“+”は排他的論理和の論理演算(0+0=1,0+1=1,1+0=1及び1+1=0)を示す。(本明細書の残りの説明を通して、“+”は明確に記される場合を除き、「排他的論理和」を示すものとする)。この関係は、信号S1,S2のうちちょうど1つの信号が、連続するクロック位相の間で変化することを確実にする。
【0015】
本発明による(“D”により示される)データ信号を符号化する好ましいやり方は、以下の論理式を満たす。
S1=D+C*E(D)
S2=DN+C*E(DN)
ここで、DNはDの反転(DN=1+D)であり、E()はクロック位相だけ信号を遅延させる時間シフト演算を示し、クロック半周期においてE(D)が前のクロック半周期のD及びE(C)=C+1によって仮定される値である。“*”は論理乗算(0*0=0,0*1=0,1*0=0及び1*1=1)を示す。“+”は「排他的論理和」を示す。D+DN=1(D及びDNは常に論理的に逆のもの)並びにE(D)+E(DN)=E(D+DN)=1なので、+及び*(x*(y+z)=x*y+x*z)の分配特性から、必要に応じて、簡単に以下の式が得られる。
S1+S1=1+C
これはCの反転である。
Dは以下の式によってS1及びS2から復号されうる。
D=S1+C*E(D)
すなわち、C=0(偶数クロック位相)の場合はD=S1である。C=1(奇数クロック位相)の場合はD=S1+E(D)であるので、S1は前のクロック位相からのDの変化を符号化する。S1のDへの依存性は、S2のDNへの依存性と同じであることに留意されたい。依存性に関するこの対称性は、データDの遷移が、信号S1,S2の同じ信号における遷移と常に一致しないということを確実にする。更に、S1及びS2が、2より多くの連続するクロック位相に関するDの値に全く依存せず、またDの復号された値がS1又はS2の2より多くの連続する値に全く依存しないことに留意されるべきである。その結果として、復号化又は符号化における永続的なメモリの影響がなくなる。
【0016】
図2は、このタイプの符号化により得られた信号の例を示す。図2の第1の線(トレース)は時間の関数としてクロック信号Cを示し、第2の線は時間の関数としてデータDを示し、第3及び第4の線は時間の関数として、(導体12a,bを介して)伝送された信号S1,S2を示す。同期をとる目的のために、クロック信号Cの通常のトグル(toggling)が、周期的に中断される(1つの中断のみが図示される)。この中断により、データ消費回路142が異なるデータワードの開始を検出できるようにする。C=0の場合、S1(=D)がS2(=DN)の反転であることに留意されたい。C=1の場合、S1及びS2は、Dの変化(すなわち、D+E(D))に依存する。更に、異なる独立のデータビットが利用可能であることに留意されたい。
【0017】
もちろん異なる種類の符号化が、同じ原則によって実現されることもできる。例えば、信号S1又はS2のうち1つの信号又は双方の信号の反転が使用されることができ、これは例えば、S2=D+C*E(ND)である。別の例において、値S1=D+E(D)が、C=1の場合の各クロック位相においてだけでなく、nクロック位相(nが例えばn=4などの整数である)の1サイクルのn−1クロック位相においても生成されることができる。ここで、S1はnクロック位相の前記サイクルの残りのクロック位相におけるDと等しくなる。このことは、A=C+E(A)(Aがある初期クロックサイクルにおいて0に設定される)により計算される補助信号Aを用いてクロック位相を数え、S1=D+(1+A*C)*E(D)及びS2=ND+(1+A*C)*E(D)を決定することにより実現されうる。別の例において、いくつかのクロック位相の組み合わされたデータ値を中間データ値に変換し、Dの代わりに連続の中間データ値を使用することもできる。このことは、エラー訂正符号化を含むことができる。例えば、連続するデータ値00,01,10,11が、それぞれ中間データ値00,11,01,10に変換され符号化されてもよい。
【0018】
原則として、関係式S1=D+C*E(D)において“+”及び“*”をそれぞれ実行するために、排他的論理和ゲート及び論理積ゲートを使用して、データD及びクロック情報Cから、信号S1は生成されることができる。S=2は、S2=DN+C*E(DN)又はそれに相当するS2=S1+1+Cから同様に決定されることができる。ただし、これにはクロックDの半周期に連続するデータビットを供給する必要が生じるだろう。
【0019】
図3は、新しいデータが、単にクロック周期全体につき1回供給された後にだけ供給される必要があるようなデータを符号化するためのトランスミッタ回路を示す。この回路は、第1及び第2のシフトレジスタ30a,bと、ラッチ32a,bと、排他的論理和ゲート34と、インバータ36と、第1及び第2のマルチプレクサ38a,bとを含む。第1のシフトレジスタ30aは、第1及び第2のマルチプレクサ38a,bの第1のデータ入力部と、第1のラッチ32aとに結合される出力部をもつ。第2のシフトレジスタ30bは、第2のラッチ32bのデータ入力部に結合される出力部をもつ。第1及び第2のラッチ32a,bの出力部は、排他的論理和ゲート34の入力部に結合される。この排他的論理和ゲート34の出力部は、インバータ36を介して第1のマルチプレクサ38aの第2のデータ入力部に結合されるとともに、第2のマルチプレクサ38bの第2のデータ入力部に直接結合される。シフトレジスタ30a,bは、クロック信号によってクロックされる。このクロック信号は、選択制御信号としてマルチプレクサ38a,bに供給される。ラッチ32a,bは、クロック信号の反転によってクロックされるので、データがシフトレジスタ30a,bを通してシフトされるクロック遷移の間の半分の周期にデータをラッチさせる。
【0020】
動作上、偶数クロック位相(C=0)に関するデータビットは、第1のシフトレジスタ30aへ入力され、奇数クロック位相に関するデータビットは、第2のシフトレジスタ30bへ入力される。マルチプレクサ38a,bの出力部は、信号S1及びS2を導体12a,bへ出力する。偶数クロック位相において、マルチプレクサ38a,bが、第1のシフトレジスタ30aからのデータを導体12a,bへ伝える。クロック周期の半分のところで、シフトレジスタからのデータは、ラッチ32a,bにラッチされる。奇数クロック位相において、ラッチにおけるデータの排他的論理和は第2の導体12bに伝えられ、この排他的論理和を反転したものが第1の導体12aに伝えられる。したがって、出力信号X1,X2は、以下の式によって与えられる。
X1=D+C*(E(D)+1)
X2=D+C*(E(D))
これらは、次のように前述された信号S1,S2に関連される。
X1=1+S2及びX2=S1
また、これらは、Dへの対称的依存性の同じ所望の特性を具え、また長期間のメモリの影響をもたない。ラッチ32a,bは、排他的論理和ゲート34及びインバータ36を介する遅延が信号の歪みを引き起こさないようにするために、クロック周期の半分のところでラッチされる。もちろん、このことは、クロック位相の持続時間が集積回路のゲート遅延時間に近づく場合、非常に高速のクロック速度でのみ必要になる。
【0021】
図2に示される同期信号を生成するために、図3の構成部分に与えられるクロック信号が、周期的にディスエーブルにされうる。
【0022】
もちろん、出力信号X1,X2と、データと、クロックとの間の必要な関係を実現するために、多くの他の構造が用いられることもできる。
【0023】
図4は、受信器回路を示す。この回路は、第1及び第2の排他的論理和ゲート40,42と、ラッチ44と、第1及び第2のシフトレジスタ46a,bとを含む。導体12a,bは、第1の排他的論理和ゲート40の入力部に接続される。この排他的論理和ゲート40の出力部は、受信器回路のためのクロック信号を形成する。ラッチ44は、第2の導体12bに結合されるデータ入力部と、第1のシフトレジスタ46aに結合されるとともに第2の排他的論理和ゲート42の第1の入力部に結合される出力部とをもつ。第2の導体12bは、第2の排他的論理和ゲート42の第2の入力部に結合される。第2の排他的論理和ゲート42の出力部は、第2のシフトレジスタ46bの入力部に結合される。クロック出力部は、シフトレジスタ46a,b及びラッチ44のクロック入力部に結合される。シフトレジスタ46a,bは、クロック信号の遷移の第1の極性でデータをラッチし、ラッチ44が、第1の極性とは逆の第2の極性でデータをラッチする。
【0024】
動作上、図4の回路は、第2の導体12bからの信号X2の値を、偶数クロック位相の開始時に、第1のシフトレジスタ46aに伝える。奇数クロック位相の開始時の信号の値をもつ上述の信号の排他的論理和は、第2のシフトレジスタ46bに伝えられる。したがって、2つのシフトレジスタ46a,bは、それぞれ偶数(C=0)及び奇数(C=1)のクロック位相についてデータ値を含む。これらデータ値は、データ消費回路42(図示せず)に伝えられる。
【0025】
もちろん、受信器回路は、信号X1,X2と、データと、クロック情報との間の必要な復号関係を実現するように、多くの他のやり方において実現されることも可能である。
【図面の簡単な説明】
【図1】通信バスを備えるシステムを示す。
【図2】データ信号、クロック信号及び伝送信号を示す。
【図3】データ及びクロック情報を符号化する回路を示す。
【図4】データ及びクロック情報を復号する回路を示す。
Claims (6)
- 送信器と、受信器と、前記送信器と前記受信器との間に結合された通信チャネルとを有する情報処理システムであって、前記通信チャネルが、前記送信器から前記受信器へ第1及び第2のバイナリ論理信号を時間連続的に伝送することが可能であり、前記送信器が、一連のデータ値と連続するクロック位相を識別する情報とを受信し、前記データ値及び前記情報を前記第1の信号と前記第2の信号との組み合わせに符号化し、前記送信器は、前記第1の信号及び前記第2の信号のうちどちらの信号が、直ちに連続するクロック位相の間に論理レベルの変化をもつのかを選択するために、第1及び第2のデータに依存する基準を交互に使用し、それにより前記第1の信号及び前記第2の信号が、互いに逆であり及び互いに等しいことが交互し、前記第1の基準が、前記データ値に依存して前記第1の信号のレベルを選択し、前記第2の基準が、前記データ値に依存して前記第1の信号又は前記第2の信号のどちらかの信号のレベル変化を提供する、情報処理システム。
- 前記クロック位相のそれぞれのクロック位相に関する前記第1の信号及び前記第2の信号が、前記第1の基準による前記クロック位相に関する前記データ値と、前記第2の基準による前記クロック位相とすぐ隣りのクロック位相との間の前記データ値における変化と、に交互に依存する、請求項1に記載の情報処理システム。
- 前記第1の基準が偶数クロック位相において使用され、前記第2の基準が奇数クロック位相において使用される、請求項1に記載の情報処理システム。
- データ発生回路と、クロック回路と、符号器と、通信チャネル用の接続部とを備える送信器回路であって、前記データ発生回路が、一連のデータ値を発生し、前記クロック回路が、連続するクロック位相を識別する情報を生成し、前記符号器は、前記データ値及び前記情報を、前記通信チャネルを介して時間連続的に伝送するために、第1及び第2のバイナリ論理信号の組み合わせに符号化するとともに、前記第1の信号及び前記第2の信号のうちどちらの信号が、直ちに連続するクロック位相の間に論理レベルの変化をもつかを選択するために、第1及び第2のデータに依存する基準を交互に使用し、それにより前記第1の信号及び前記第2の信号が、互いに逆であり及び互いに等しいことが交互し、前記第1の基準が、前記データ値に依存して前記第1の信号のレベルを選択し、前記第2の基準が、前記データ値に依存して前記第1の信号又は前記第2の信号のどちらかの信号のレベル変化を提供する、送信器回路。
- 通信チャネル用の接続部を備える受信器回路であって、前記受信器が、復号器と、データ消費回路と、通信チャネル用の接続部とを有し、前記復号器が、前記データ消費回路のためのクロック信号を復元し、前記クロック信号が、前記接続部の第1及び第2の時間連続的なバイナリ論理信号のうち少なくとも1つの信号がバイナリレベル変化を経験するたびにレベル変化をもち、前記復号器が、第1及び第2の信号に依存する基準を交互に使用して前記クロック信号の連続するクロック位相に関するデータ値を復号し、前記第1の基準が、前記第1の信号のレベルに依存して互いに逆のデータ値を供給し、前記第2の基準は、前記第1の信号又は前記第2の信号が前記クロック位相の間のレベルを変化させるかどうかに依存して互いに逆のデータ値を供給する、受信器回路。
- データ及びクロック情報を、第1及び第2の時間連続的なバイナリ論理信号の形で伝送する方法であって、第1及び第2のデータに依存する基準は、前記第1の信号及び前記第2の信号のうちどちらの信号が直ちに連続するクロック位相の間に論理レベル変化をもつのかを選択するために交互に使用されるので、前記第1の信号及び前記第2の信号が、互いに逆であり及び互いに等しいことが交互し、前記第1の基準が、前記データ値に依存して前記第1の信号のレベルを選択し、前記第2の基準が、前記データ値に依存して前記第1の信号又は前記第2の信号のどちらかの信号のレベル変化を提供する、方法。
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