JPH0865290A - ビット位相同期回路 - Google Patents

Abstract

(57)【要約】 【目的】 ビット位相同期回路において、入力信号と同
期クロックの位相ずれの検出を低速動作で行い、かつ回
路内での遅延量の調整を不要とする。 【構成】 検出回路では、それぞれ複数のセレクタで選
択されたクロックと入力データ信号との位相比較を行い
位相ずれが予め定められた値以上のとき、出力クロック
制御回路により選択されたクロックを変化させ、クロッ
クを入力データ信号の立ち下りで保持し、ｍ周期にわた
って保護をとる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、交換機の通話路装置に
おけるビット位相同期回路に関し、特に高速動作が不要
で、かつディジタル処理で同期クロックを選択でき、簡
単な構成で実現できるビット位相同期回路に関するもの
である。

【０００２】

【従来の技術】従来、交換機の通話路装置におけるビッ
ト位相同期回路としては、例えば特願平５−３００９３
号明細書および図面に記載された構成のものがある。図
１３は、上記明細書および図面に示されたビット位相同
期回路の構成図である。このビット位相同期回路は、３
個のＤフリップフロップ１，２，３と検出回路４と反転
回路５と遅延クロック発生回路６とから構成されてい
る。Ｄフリップフロップ１〜３には入力信号ａが、また
反転回路５にはクロック信号ｂが、それぞれ入力され
る。入力信号ａは、フリップフロップ１〜３に入力され
ることにより、３種類のクロックｃ，ｄ，ｅにより保持
される。各フリップフロップ１〜３の出力は、検出回路
４に送出される。検出回路４では、各出力レベルが排他
的論理和ゲート９で比較され、比較の結果、全て一致し
ているときには同期がとれているものと判断して、ＡＮ
Ｄゲート１１から反転回路５に対して現在出力している
クロックを継続して出力するように制御信号ｋを送出す
る。一方、１個でも不一致のものがあるときには、同期
がとれていないと判断し、反転回路５に対して現在出力
しているクロックを反転して出力するように制御信号ｋ
を送出する。ＡＮＤゲート１１には、遅延回路１０の出
力と排他的論理和ゲート９の出力が入力される。クロッ
ク信号ｂは、反転回路５に入力されると、検出回路４か
らの制御信号ｋの値によりそのまま出力されるか、また
は反転されて出力されるかを、Ｄフリップフロップ１３
および排他的論理和ゲート１２により選択される。反転
回路５から出力されたクロックは、遅延クロック発生回
路６に入力される。遅延クロック発生回路６では、入力
されたクロック信号と同相の信号ｃと、τ１だけ遅延し
た信号ｄと、τ２（＞τ１）だけ遅延した信号ｅの３つ
を遅延回路７，８により発生し、信号ｃをＤフリップフ
ロップ１に、信号ｄをＤフリップフロップ２に、信号ｅ
をＤフリップフロップ３に、それぞれ入力する。

【０００３】

【発明が解決しようとする課題】しかしながら、図１３
に示すような従来のビット位相同期回路では、入力信号
ａが高速になればなるほど、検出回路４のＡＮＤゲート
１１と反転回路５のＤフリップフロップ１３を高速に動
作させることが要求されるという問題が生じる。以下、
これを詳細に説明する。図１４は、図１３のビット位相
同期回路のタイムチャートである。ここでは、τ１＝
τ、τ２＝２・τとしている。図１４のタイムチャート
では、ｋが検出回路４のＡＭＤゲート１１の出力であ
り、ｌが反転回路５の排他的論理和ゲート１２への入力
であり、斜線の部分が反転する領域である。先ず、クロ
ック信号ｂは、反転回路５の排他的論理和ゲート１２の
出力ｃとなり、さらに遅延回路７でτだけ遅延されて出
力ｄとなり、さらに遅延回路８でτだけ遅延されて出力
ｅとなる。入力信号ａは、フリップフロップ１〜３でそ
れぞれデータ（クロック）ｃ，ｄ，ｅの立ち上りに同期
して保持され、それらの出力はデータｆ，ｇ，ｈとなる
（なお、最初の入力信号ａは２番目のクロックｃの立ち
上りで‘１’となり、次の入力信号ａは３番目のクロッ
クｃ，ｄ，ｅの立ち上りで‘１’となる）。このうち、
ｇはビット位相同期回路の出力信号となる。検出回路４
の排他的論理和ゲート９の出力ｉと遅延回路１０の出力
ｌとの論理積出力は、ｋの範囲である。検出回路４のＡ
ＮＤゲート１１の出力信号ｋは、同期がとれていないと
きＴｃ時間（＝ｔ９−ｔ８の斜線領域）だけ‘１’レベ
ルとなる。Ｔｃ時間のパルスが反転回路５のフリップフ
ロップ１３に入力されることにより、反転回路５からは
クロックが反転して出力される。

【０００４】ところで、入力信号ａの１ビットを時間Ｔ
とすると、検出回路４のＡＮＤゲート１１の出力信号ｋ
の‘１’レベル区間はＴｃ（＝Ｔ−２τ−τ′となる
（斜線の領域））。従って、入力信号ａが高速になるほ
どＴｃは短くなるので、Ｔｃを生成するＡＮＤゲート１
１およびＴｃを入力とするＤフリップフロップ１３に対
しては高速動作特性が要求されることになる。本発明の
目的は、このような従来の課題を解決し、入力信号と同
期クロックの位相ずれの検出を低速動作で行い、かつ回
路内での遅延量の調整が不要で、ディジタル処理で同期
クロックを選択できるビット位相同期回路を提供するこ
とにある。

【０００５】

【課題を解決するための手段】上記目的を達成するた
め、本発明のビット位相同期回路は、（イ）同期式信号
伝送回路の受信側で入力データ信号のビット同期をとる
ビット位相同期回路において、前記入力データ信号（図
８の１００）とｎ本（ｎ≧４，自然数）の位相の異なる
クロック（３１０〜３１（ｎ−１）とを外部から入力
し、かつクロックの立ち下りでビット位相同期がとられ
た入力データ信号（１０５）と選択されたクロック（２
０５）を外部に出力し、ｎ本の位相の異なるクロックか
ら１つのクロック（３０１）を選択する第１のセレクタ
（４０−１）と、同じく、第１のセレクタ（４０−１）
で選択されるクロック（３０１）と比較して１／ｎ周期
遅れた、または進んだクロック（３０２）を選択する第
２のセレクタ（４０−２）と、同じく、第１のセレクタ
（４０−１）で選択されるクロック（３０１）と比較し
て（１／２−１／ｎ）周期遅れた、または進んだクロッ
ク（３０５）を選択する第３のセレクタ（４０−３）
と、フリップフロップからなり、前記第２のセレクタ
（４０−２）から出力されたクロック（３０２）を前記
入力データ信号（１００）の立ち下りまたは立ち上りで
保持し、ｍ周期（ｍ≧１，自然数）にわたって保護をと
り、前記第２のセレクタ（４０−２）から選択されたク
ロック（３０２）と前記入力データ信号（１００）との
位相を比較する第１の検出回路（２０−２）と、フリッ
プフロップからなり、前記第３のセレクタ（４０−３）
から出力されたクロック（３０５）を前記入力データ信
号（１００）の立ち下りまたは立ち上りで保持し、ｍ周
期にわたって保護をとり、前記第３のセレクタ（４０−
３）から選択されたクロック（３０５）と前記入力デー
タ信号（１００）との位相を比較する第２の検出回路
（２０−３）と、前記クロックと入力データ信号の位相
ずれが予め定められた値以上のとき、第１，第２の検出
回路の出力をもとに、前記第１、第２および第３のセレ
クタ（４０）から選択されるクロックを入力データ信号
の立ち上りまたは立ち下りで変化させる出力クロック制
御回路（３０）とを具備することを特徴としている。 （ロ）同期式信号伝送回路の受信側で入力データ信号の
ビット同期をとるビット位相同期回路において、前記入
力データ信号（図１の１００）と４本の位相の異なるク
ロック（２１０〜２１３）とを外部から入力し、クロッ
クの立ち下りでビット位相同期がとられた入力データ信
号（１０５）と選択された１つのクロック（２０５）を
外部に出力し、前記４本の位相の異なるクロック（２１
０〜２１３）から１つのクロックを選択する第１のセレ
クタ（４０−１）と、同じく、前記第１のセレクタ（４
０−１）で選択されるクロック（３０１）と比較して１
／４周期遅れた、または進んだクロック（３０２）を選
択する第２のセレクタ（４０−２）と、フリップフロッ
プからなり、前記第２のセレクタ（４０−２）から出力
されたクロック（３０２）を前記入力データ信号（１０
０）の立ち下りまたは立ち上りで保持し、ｍ周期にわた
って保護をとり、前記第２のセレクタ（４０−２）から
選択されたクロック（３０２）と前記入力データ信号
（１００）との位相を比較する検出回路（２０）と、前
記クロックと入力データ信号の位相ずれが予め定められ
た値以上のとき、前記第１および第２のセレクタから選
択されるクロックを入力データ信号の立ち上りまたは立
ち下りで変化させる出力クロック制御回路（３０）とを
具備することも特徴としている。

【０００６】

【作用】本発明においては、多層クロックからのクロッ
ク選択方法を用いる点で、従来のビット位相同期回路と
は異なっている。すなわち、従来の方法では、検出回路
で位相の不一致が検出されると、ＡＮＤゲートの出力信
号をＴｃ時間だけ１レベルにして、反転回路に入力する
ことにより、反転回路から反転クロックを複数の遅延回
路に出力し、それらの遅延回路から入力データ信号の保
持回路（Ｄフリップフロップ）に反転または反転遅延さ
れたクロックを入力している。従って、入力データ信号
が高速になるほどＴｃ時間は短くなるため、ＡＮＤゲー
トと反転回路も高速動作させる必要があった。本発明で
は、多層クロックを用いているため、入力信号と同期ク
ロックの位相ずれの検出を入力データ信号の２ビット相
当時間（例えば、図５のＡ−Ｂの時間内）で行えばよ
く、しかもディジタル処理で同期クロックを選択するこ
とができるので、位相ずれ検出を低速動作で行うことが
でき、また回路内での遅延量の調整が不要となる。

【０００７】

【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図１は、本発明の第１の実施例を示すビット
位相同期回路の構成図である。図１において、１００，
１０１は外部から入力される入力信号線（Ｄｉｎ）、１
０５は外部への出力信号線（Ｄｏｕｔ）、２０５は同じ
く外部への出力信号線（Ｃｏ）、２１０〜２１３は外部
から供給されるクロック（Ｃ１，Ｃ２，Ｃ１ｎ，Ｃ２
ｎ）、１０は立ち下りラッチであるＤフリップフロッ
プ、２０は立ち上りラッチである検出回路、３０は立ち
上りラッチである出力クロック制御回路、４０−１，４
０−２はセレクタ、３０１はセレクタ４０−１からの出
力線、３０２はセレクタ４０−２からの出力線、３０４
−１，３０４−２は出力クロック制御回路３０からの出
力線である。入力信号線１００からビット位相同期がと
られるためにデータ信号が入力されるとともに、信号線
１０１からは信号線１００のデータの反転信号が入力さ
れる。一方、ビット位相同期がとられたデータ信号は、
出力信号線１０５から出力されるとともに、ビット同期
に用いられたクロックは信号線２０５から出力される。

【０００８】検出回路２０は、例えば１つのＤフリップ
フロップから構成され、信号線３０２から入力したクロ
ックを入力信号線１００からの入力データ信号の立ち上
りで打ち抜く処理を行う。Ｄフリップフロップ１０は、
入力信号線１００から入力されたデータ信号を信号線３
０１から入力したクロックの立ち下りで打ち抜く処理を
行う。また、出力クロック制御回路３０は、例えば信号
線３０３の値を信号線１０１から入力されたデータ反転
信号の立ち上りで保持し、出力線３０４−１および３０
４−２に送出する信号を変更する。なお、信号線３０３
の値の保持は、信号線３０１を出力するクロックに対し
て１／２周期遅れのクロックで行うことも考えられる。
セレクタ４０−１，４０−２は、信号線３０４−１，３
０４−２から入力した値をもとに出力線３０１および３
０２への出力クロックを選択する。図２は、図１におけ
るクロック信号のタイムチャートである。信号線２１０
〜２１３から入力されるクロックは、信号線１００を介
して入力されるデータ信号の１ビットの長さをＴとする
とき、Ｔ／４ずつずれた位相で入力される。すなわち、
クロックＣ１は入力データ信号と同位相で始り、クロッ
クＣ２はクロックＣ１よりＴ／４だけ遅れた位相で始
り、クロックＣ１ｎはクロックＣ２よりさらにＴ／４だ
け遅れた位相で始り、クロックＣ２ｎはクロックＣ１ｎ
よりさらにＴ／４だけ遅れた位相で始る。

【０００９】図３は、図１における出力クロック制御回
路の出力信号とセレクタの出力同期クロックとの関係を
示す図である。出力クロック制御回路３０の出力信号３
０４−１，３０４−２と、セレクタ４０−１，４０−２
から出力される同期クロック３０１，３０２との関係
は、図３に示すように、クロックＣ１，Ｃ２，Ｃ１ｎ，
Ｃ２ｎの組み合わせで出力される。すなわち、出力クロ
ック制御回路３０は、‘０’から‘３’までの４つの値
（２ビットの２値信号（００）〜（１１））を２本の信
号線で出力する。この場合、値‘３’の次には値‘０’
を出力する。図３に示すように、同期クロック３０１，
３０２は、３０４−１，３０４−２の値が‘０’のとき
にはクロックＣ１，Ｃ２を、‘１’のときにはクロック
Ｃ２，Ｃ１ｎを、‘２’のときにはクロックＣ１ｎ，Ｃ
２ｎを、‘３’のときにはクロックＣ２ｎ，Ｃ１を、そ
れぞれ出力する。セレクタ４０−１から出力されるクロ
ックの立ち下り時間をＣ（ｊ）とするとき、セレクタ４
０−２から出力されるクロックの立ち下り時間はＣ（ｊ
＋１）とする。ここで、次式（１）（２）が成立する。 Ｃ（ｊ）＝ｊ・Ｔ／４、 （ｊ＝０〜３） ・・・・・・・・・・・（１） Ｃ（ｊ）＝Ｃ（ｊ＋ｍ・４）、 （ｍ：整数） ・・・・・・・・・（２）

【００１０】図４は、図１のビット位相同期回路の動作
を説明する図である。図４では、信号線１００から入力
されるデータ信号の３ビットの波形を示している。セレ
クタ４０−１の出力線３０１を介して出力されるクロッ
クの立ち下りが、信号線１００から入力されるデータ信
号の変化点Ａ，ＢのＴ／４時間内に存在するとき（つま
り、図４に示すクロック変更領域のとき）、出力クロッ
ク制御回路３０からの出力信号３０４−１，２を変化さ
せることにより、信号線３０１および３０２を介して出
力するクロックを変更する。その場合、出力線３０１を
介して出力されるクロックの立ち下りが、信号線１００
から入力されるデータ信号の安定領域になるように制御
する。

【００１１】図５は、図１のビット位相同期回路におけ
る第１の動作例を示すタイムチャートである。図５で
は、信号線３０１を介して出力されるクロックが、信号
線１００から入力されるデータ信号に比較して『Ｔ／４
時間以上の位相進み』を生じている場合である。すなわ
ち、クロック３０１の立ち下りがデータ１００の立ち上
りからＴ／４時間内に入力されるている、つまり変更領
域内で立ち下っている場合である。一方、信号線３０２
を介して出力されるクロックの立ち下りは、信号線３０
１を介して出力されるクロックの立ち下りに比べて、Ｔ
／４時間だけ遅れている。このため、『Ｔ／４時間以上
の位相進み』を生じている場合には、データ信号１００
が立ち上る時点で、信号線３０２を介して出力されるク
ロックは‘１’レベルとなる。従って、検出回路２０の
出力３０３は、時間Ａから時間Ｂまでの間‘１’レベル
となる。信号線３０３を介して出力される‘１’レベル
の信号は、出力クロック制御回路３０に入力される。出
力クロック制御回路３０は、信号線３０３の値が‘１’
で、かつ信号線１０１から入力されるデータ反転信号が
立ち上るとき（時間Ｄ）、その出力信号を更新し、セレ
クタ４０−１，４０−２からそれぞれ位相π／２だけ遅
れたクロックを出力させるための信号を出力線３０４上
に出力する。

【００１２】セレクタ４０−１，４０−２は、例えば時
間Ｄから時間ｄだけ遅れた時間Ｅに出力線３０１，３０
２を介して出力するクロックを変更する。時間Ｅにおけ
るクロックの変更により、信号線３０１を介して出力さ
れるクロックの立ち下りは、次の入力データ信号１００
とクロック３０１，３０２を比較すれば明らかなよう
に、信号線１００から入力されたデータ信号の安定領域
にシフトされる。このため、信号線３０２を介して出力
されるクロックは、信号線１００から入力されるデータ
信号の立ち上りで‘０’レベル信号となるため、検出回
路２０の出力レベルも‘０’レベルに変更される（時間
Ｂ）。以上述べた動作により、図１の実施例では、入力
データに適したクロックを選択することができるので、
データを正確に再生することができる。なお、図５の例
では、信号線１００から入力されるデータ信号は
‘１’，‘０’の繰り返し信号であるが、このような信
号でなくても、本実施例では入力データ信号に変化点が
あれば動作する。

【００１３】図６は、図１のビット位相同期回路におけ
る第２の動作例を示すタイムチャートである。図６で
は、信号線３０１を介して出力されたクロックが信号線
１００から入力されたデータ信号と比較して『Ｔ／４時
間以上の位相遅れ』を生じている場合が示される。つま
り、クロック３０１の立ち下りが、入力データ信号１０
０の立ち上りに比較して３Ｔ／４時間以上後に入力され
ている。一方、信号線３０２を介して出力されるクロッ
クの立ち下りは、信号線３０１を介して出力されるクロ
ックの立ち下りに比較すると、Ｔ／４時間だけ遅れてい
る。このため、『Ｔ／４時間以上の位相遅れ』を生じて
いる場合では、入力信号１００が立ち上る時点で信号線
３０２を介して出力されるクロックは‘１’レベルとな
る。従って、検出回路２０の出力３０３は、時間Ａか時
間Ｂまでの間‘１’となる。信号線３０３を介して出力
される‘１’レベルの信号は、出力クロック制御回路３
０に入力される。

【００１４】出力クロック制御回路３０は、信号線３０
３の値が‘１’で、かつ信号線１０１からの入力信号が
立ち上る時点（時間Ｄ）で、その出力信号を更新して、
セレクタ４０−１，４０−２からそれぞれ位相π／２だ
け遅れたクロックを出力させるための信号を出力線３０
４−１，３０４−２上に出力する。セレクタ４０−１，
４０−２は、例えば時間Ｄから時間ｄだけ遅れた時間Ｅ
に出力線３０１，３０２への出力クロックを変更する。
時間Ｅのクロックの変更により、信号線３０１を介して
送出されるクロックの立ち下りは、信号線１００からの
入力データ信号の変化点からＴ／４時間内に入力される
ことになる。この動作は、図５の第１の動作例における
時間Ｅのクロックの変更動作と同じである。このように
して、検出回路２０の出力は引き続き時間Ｃまでまで
‘１’レベルとなる。このときには、セレクタ４０−１
からの出力クロックが信号線１００を介して入力された
データ信号の同期クロックとなる。

【００１５】図７は、図１における検出回路の詳細構成
を示す図である。図７において、２０は図１における検
出回路であって、２０−ｊ（ｊ＝１〜ｍ）はＤフリップ
フロップ回路、５０はＡＮＤゲート、３０５−ｊはＤフ
リップフロップ回路２０−ｊの出力線、３０２はセレク
タ４０−２の出力線、１００は入力データ信号線であ
る。信号線３０２のクロック位相が信号線１００から入
力される信号の位相に比較してｍビット以上連続して
『Ｔ／４時間以上の位相遅れ』または『Ｔ／４時間以上
の位相進み』である場合、セレクタ４０−１，４０−２
からの出力クロックを変更する。ｍ個のＤフリップフロ
ップ回路２０−１〜２０−ｍを用いることにより、ｍ回
の保護を行った後にクロックの変化が生じることになる
ため、瞬間的な位相揺らぎ等のノイズに対しても安定し
た動作を保証する。

【００１６】図８は、本発明の第２の実施例を示すビッ
ト位相同期回路の構成図である。本実施例では、検出回
路を２個、セレクタを３個にそれぞれ増加した場合を示
している。図８において、１００，１０１は外部から入
力される信号線、１０５は外部への出力信号線、２０５
は外部への出力信号線、２１ｊ（ｊ＝０〜３）は外部か
ら供給されるクロック、１０はＤフリップフロップ、２
０−２，２０−２は検出回路、３０は出力クロック制御
回路、４０−１，４０−２，４０−３はセレクタ、３０
１はセレクタ４０−１からの出力線、３０２はセレクタ
４０−２からの出力線、３０５はセレクタ４０−３から
の出力線、３０４−ｊ（ｊ＝１，２）は出力クロック制
御回路３０からの出力線、５０はＡＮＤゲートである。
信号線１００を介してビット位相同期がとられるデータ
信号が入力されるとともに、信号線１０１を介して信号
線１００の信号の反転信号が入力される。ビット同期が
とられたデータ信号１００は、信号線１０５を介して出
力されるとともに、ビット同期に用いられたクロックは
信号線２０５を介して出力される。

【００１７】検出回路２０−２，２０−３はいずれもＤ
フリップフロップで構成されており、信号線３０２およ
び３０５を介して出力されるクロックを信号線１００か
らの入力データ信号の立ち上りで打ち抜く。Ｄフリップ
フロップ１０は、信号線１００から入力されるデータ信
号線を信号線３０１を介して送出されるクロックの立ち
下りで打ち抜く。ＡＮＤゲート５０は、検出回路２０−
２，２０−３の出力線３０３，３０６を介して出力され
る信号の積をとり、その結果を信号線３０７に送出す
る。出力クロック制御回路３０は、信号線３０７の値
を、例えば信号線１０１を介して入力されたデータ反転
信号の立ち上りで保持し、出力線３０４−ｊに送出する
信号を変更する。なお、信号線３０７の値を保持するた
め、信号線３０１を介して出力されるクロックに対して
（ｎ−２）／ｎ周期遅れるクロックを用いることも考え
られる。セレクタ４０−１，４０−２，４０−３は、信
号線３０４−ｊの値をもとに出力線３０１，３０２，３
０５への出力クロックを選択する。

【００１８】図９は、図８における信号線２１ｊから入
力されるクロックのタイムチャートである。信号線１０
０を介して入力されるデータ信号の１ビットの長さをＴ
とすると、各クロックはＴ／ｎずつ位相がずれている
（ここでは、ｎ＝８）。図１０は、図８における出力ク
ロック制御回路の出力信号とセレクタからの同期クロッ
クの関係図である。出力クロック制御回路３０は、
‘０’から‘ｎ−１’の４値を２本の信号線で出力し、
値‘ｎ−１’の次は‘０’を出力する。セレクタ４０−
１から出力されるクロックの立ち下り時間をＣ（ｊ）と
するとき、セレクタ４０−２から出力されるクロックの
立ち下り時間はＣ（ｊ＋１）、セレクタ４０−３から出
力されるクロックの立ち下り時間はＣ（ｎ／２＋ｊ−
１）とする。ここで、 Ｃ（ｊ）＝ｊ・Ｔ／ｎ， （ｊ＝０、１、２、・・・、ｎ−１）・・（３） Ｃ（ｊ）＝Ｃ（ｊ＋ｍ・ｎ）， （ｍ：整数） ・・・・・・・・・（４） である。

【００１９】図１１は、図８〜図１０における動作の説
明図である。図１１では、信号線１００から入力される
入力データ信号の３ビット分を示している。セレクタ４
０−１の出力線３０１を介して出力されるクロックの立
ち下りが、信号線１００から入力されるデータ信号の変
化点Ａ，Ｂ間のＴ／ｎ時間内に存在する場合（クロック
変更領域）、出力クロック制御回路３０からの出力信号
３０４−ｊを変化させることにより、信号線３０１と３
０２と３０５を介して出力される各クロックを変更す
る。これにより、出力線３０１を介して出力されるクロ
ックの立ち下りが、信号線１００から入力されるデータ
信号の安定領域にくるように制御される。

【００２０】図１２は、本実施例の動作タイムチャート
である。信号線３０１を介して出力されるクロックが、
信号線１００から入力されるデータ信号に比べて『（１
／２−１／ｎ）周期以上の位相進み』が生じている場合
である（ｎ＝８）。つまり、クロック（３０１）の立ち
下りがデータ（１００）の立ち上りからＴ／４時間内に
入力される場合である。信号線３０２を介して出力され
るクロックの立ち下りは、信号線３０１を介して出力さ
れるクロックの立ち下りと比べてＴ／ｎ時間だけ遅れて
いる。また、信号線３０５を介して出力されるクロック
の立ち下りは、信号線３０１を介して出力されるクロッ
クの立ち下りと比べて（１／２−１／ｎ）Ｔ時間だけ遅
れている。このために、『（１／２−１／ｎ）周期以上
の位相進み』が生じている場合には、データ信号１００
が立ち上るとき、信号線３０２と信号線３０５を介して
出力されるクロックは‘１’レベルとなる。従って、検
出回路２０−２の出力３０３、および検出回路２０−３
の出力３０５は、時間Ａから時間Ｂまでの間‘１’とな
る。検出回路２０−２，２０−３の出力はＡＮＤゲート
５０に入力されることにより、‘１’レベルの信号がＡ
ＮＤゲート５０から出力される。そして、ＡＮＤゲート
５０の出力は、信号線３０７を介して出力クロック制御
回路３０に入力される。

【００２１】出力クロック制御回路３０は、信号線３０
７の値が‘１’で、かつ信号線１０１を介して入力され
たデータ反転信号が立ち上るとき（時間Ｄ）、その出力
信号を更新し、セレクタ４０−１、４０−２、４０−３
からそれぞれ位相π／２だけ遅れたクロックを出力させ
るための信号を出力線３０４に出力する。セレクタ４０
は、例えば時間Ｄから時間ｄだけ遅れた時間Ｅに出力線
３０１，３０２，３０５からの出力クロックを変更す
る。時間Ｅのクロック変更により、信号線３０１を介し
て出力されるクロックの立ち下りは、信号線１００から
入力されたデータ信号の安定領域にシフトされる。この
ために、信号線３０２を介して出力されるクロックおよ
び信号線３０５を介して出力されるクロックは、信号線
１００からのデータ信号の立ち上りで‘０’レベル信号
となり、検出回路２０の出力レベルも‘０’レベルに変
更される（時間Ｂ）。このようにして、入力データに適
したクロックを選択することができ、データを正確に再
生することができる。なお、実施例では、信号線１００
から入力されるデータ信号は、‘１’，‘０’の繰り返
し信号となっているが、本発明では入力データ信号に変
化点があれば、同じように動作させることが可能であ
る。

【００２２】

【発明の効果】以上説明したように、本発明によれば、
入力信号と同期クロックの位相ずれの検出を入力データ
信号の２ビット相当の時間（図５、図６、図１２のＡ〜
Ｂの時間）で行えばよく、しかもディジタル処理で同期
クロックを選択することができるので、入力信号と同期
クロックの位相ずれの検出を低速動作で行い、かつ回路
内での遅延量の調整が不要となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すビット位相同期回
路の構成図（４層クロック）である。

【図２】図１における４層クロックのタイムチャートで
ある。

【図３】図１におけるセレクタからの選択クロックを示
す図である。

【図４】図１におけるクロック選択動作の概念図であ
る。

【図５】図１における４層クロック位相進みの場合のク
ロック選択動作例を示すタイムチャートである。

【図６】図１における４層クロック位相遅れの場合のク
ロック選択動作例を示すタイムチャートである。

【図７】図１における検出回路の詳細構成図である。

【図８】本発明の第２の実施例を示すビット位相同期回
路の構成図（ｎ層クロック）である。

【図９】図８におけるｎ層クロックのタイムチャートで
ある。

【図１０】図８におけるセレクタからの選択クロック
（ｎ層クロック）を示す図である。

【図１１】図８におけるクロック選択動作の概念図であ
る。

【図１２】図８におけるクロック選択動作例（ｎ層クロ
ックの位相進み）を示すタイムチャートである。

【図１３】従来のビット位相同期回路の一例を示す構成
図である。

【図１４】図１３におけるビット位相同期回路の動作タ
イムチャートである。

【符号の説明】

１０・・Ｄフリップフロップ、２０・・検出回路、３０
・・出力クロック制御回路、４０−１，４０−２，４０
−３・・セレクタ、１００・・入力データ信号線、１０
１・・入力データ信号の反転信号線、１０５・・出力信
号線、２０５・・ビット同期に用いられたクロック出
力、２１０〜２１３・・供給されるクロック、２０−１
〜２０−ｍ・・Ｄフリップフロップ、２０−１，２０−
２・・検出回路１，２、５０・・ＡＮＤゲート。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 同期式信号伝送回路の受信側で入力デー
   タ信号のビット同期をとるビット位相同期回路におい
   て、 前記入力データ信号とｎ本（ｎ≧４，自然数）の位相の
   異なるクロックとを外部から入力し、かつクロックの立
   ち下りでビット位相同期がとられた入力データ信号と選
   択されたクロックを外部に出力し、ｎ本の位相の異なる
   クロックから１つのクロックを選択する第１のセレクタ
   と、 同じく、第１のセレクタで選択されるクロックと比較し
   て１／ｎ周期遅れたクロックを選択する第２のセレクタ
   と、 同じく、第１のセレクタで選択されるクロックと比較し
   て（１／２−１／ｎ）周期遅れたクロックを選択する第
   ３のセレクタと、 フリップフロップからなり、前記第２のセレクタから出
   力されたクロックを前記入力データ信号の立ち下りまた
   は立ち上りで保持し、ｍ周期（ｍ≧１，自然数）にわた
   って保護をとり、前記第２のセレクタから選択されたク
   ロックと前記入力データ信号との位相を比較する第１の
   検出回路と、 フリップフロップからなり、前記第３のセレクタから出
   力されたクロックを前記入力データ信号の立ち下りまた
   は立ち上りで保持し、ｍ周期にわたって保護をとり、前
   記第３のセレクタから選択されたクロックと前記入力デ
   ータ信号との位相を比較する第２の検出回路と、 前記クロックと入力データ信号の位相ずれが予め定めら
   れた値以上のとき、第１、第２の検出回路の出力をもと
   に前記第１、第２および第３のセレクタから選択される
   クロックを入力データ信号の立ち上りまたは立ち下りで
   変化させる出力クロック制御回路とを具備することを特
   徴とするビット位相同期回路。
2. 【請求項２】 前記入力データ信号は、クロックの立ち
   上りでビット位相同期をとられ、第２のセレクタは、前
   記第１のセレクタで選択されるクロックと比較して１／
   ｎ周期進んだクロックを選択し、 前記第３のセレクタは、前記第１のセレクタで選択され
   るクロックと比較して（１／２−１／ｎ）周期進んだク
   ロックを選択し、 前記第１の検出回路は、フリップフロップからなり、前
   記第２のセレクタから出力されたクロックを入力データ
   信号の立ち上りまたは立ち下りで保持し、ｍ周期にわた
   って保護をとり、 前記第２の検出回路は、フリップフロップからなり、前
   記第３のセレクタから出力されたクロックを前記入力デ
   ータ信号の立ち上りで保持し、ｍ周期にわたって保護を
   とり、 出力クロック制御回路は、入力データ信号の立ち下りま
   たは立ち下りで選択クロックを変化させることを特徴と
   する請求項１に記載のビット位相同期回路。
3. 【請求項３】 同期式信号伝送回路の受信側で入力デー
   タ信号のビット同期をとるビット位相同期回路におい
   て、 前記入力データ信号と４本の位相の異なるクロックとを
   外部から入力し、ロックの立ち下りでビット位相同期が
   とられた入力データ信号と選択された１つのクロックを
   外部に出力し、前記４本の位相の異なるクロックから１
   つのクロックを選択する第１のセレクタと、 同じく、前記第１のセレクタで選択されるクロックと比
   較して１／４周期遅れたクロックを選択する第２のセレ
   クタと、 フリップフロップからなり、前記第２のセレクタから出
   力されたクロックを前記入力データ信号の立ち下りまた
   は立ち上りで保持し、ｍ周期にわたって保護をとり、前
   記第２のセレクタから選択されたクロックと前記入力デ
   ータ信号との位相を比較する検出回路と、 前記クロックと入力データ信号の位相ずれが予め定めら
   れた値以上のとき、前記第１および第２のセレクタから
   選択されるクロックを入力データ信号の立ち上りまたは
   立ち下りで変化させる出力クロック制御回路とを具備す
   ることを特徴とするビット位相同期回路。
4. 【請求項４】 前記入力データ信号は、クロックの立ち
   上りでビット位相同期をとられ、第２のセレクタは、前
   記第１のセレクタで選択されるクロックと比較して１／
   ４周期進んだクロックを選択し、 前記検出回路は、フリップフロップからなり、前記第２
   のセレクタから出力されたクロックを前記入力データ信
   号の立ち上りまたは立ち下りで保持し、ｍ周期にわたっ
   て保護をとることを特徴とする請求項３に記載のビット
   位相同期回路。