JP3308765B2 - ビット同期回路 - Google Patents
ビット同期回路Info
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- JP3308765B2 JP3308765B2 JP14046395A JP14046395A JP3308765B2 JP 3308765 B2 JP3308765 B2 JP 3308765B2 JP 14046395 A JP14046395 A JP 14046395A JP 14046395 A JP14046395 A JP 14046395A JP 3308765 B2 JP3308765 B2 JP 3308765B2
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Description
【０００１】
【産業上の利用分野】本発明はビット同期回路に関し、
更に詳しくは入力のデータ信号とこれとは非同期なシス
テムのクロック信号との間でクロック同期を確立するビ
ット同期回路に関する。ディジタル通信システムでは入
力のデータ信号をクロック信号で識別することを行う。
このクロック信号は伝送路から別途受信するか又はデー
タ信号から再生するのが一般的であるが、このクロック
信号とシステム（伝送装置，交換装置等）のクロック信
号とは必ずしも位相が一致しない。そこで、入力のデー
タ信号とシステムのクロック信号との間のクロック同期
を効率よく確立することが望まれる。
更に詳しくは入力のデータ信号とこれとは非同期なシス
テムのクロック信号との間でクロック同期を確立するビ
ット同期回路に関する。ディジタル通信システムでは入
力のデータ信号をクロック信号で識別することを行う。
このクロック信号は伝送路から別途受信するか又はデー
タ信号から再生するのが一般的であるが、このクロック
信号とシステム（伝送装置，交換装置等）のクロック信
号とは必ずしも位相が一致しない。そこで、入力のデー
タ信号とシステムのクロック信号との間のクロック同期
を効率よく確立することが望まれる。
【０００２】
【従来の技術】従来は、入力のデータ信号を直並列変換
すると共に、これに基づき位相の異なる複数のデータチ
ャネル信号を生成し、最初にフレームパターン検出に成
功したチャネルのデータチャネル信号を選択するフレー
ム同期回路（特開平４−３６５２３９）が知られてい
る。しかし、これは単にフレーム同期を得る回路に過ぎ
ず、入力のデータ信号とシステムのクロック信号との間
のビット同期については何ら言及するものでは無い。
すると共に、これに基づき位相の異なる複数のデータチ
ャネル信号を生成し、最初にフレームパターン検出に成
功したチャネルのデータチャネル信号を選択するフレー
ム同期回路（特開平４−３６５２３９）が知られてい
る。しかし、これは単にフレーム同期を得る回路に過ぎ
ず、入力のデータ信号とシステムのクロック信号との間
のビット同期については何ら言及するものでは無い。
【０００３】
【発明が解決しようとする課題】かかる状況の下、本発
明の目的は、入力のデータ信号とシステムのクロック信
号との間で高精度なクロック同期を確立するビット同期
回路を提供することにある。
明の目的は、入力のデータ信号とシステムのクロック信
号との間で高精度なクロック同期を確立するビット同期
回路を提供することにある。
【０００４】
【課題を解決するための手段】上記の課題は例えば図１
の構成により解決される。即ち、本発明のビット同期回
路は、入力のデータ信号をその公称周期よりも短い所定
遅延差の複数位相のデータ信号に展開する位相展開部
と、各位相のデータ信号を共通のクロック信号でサンプ
リングし、得られた各サンプリング位相信号について夫
々に特定の信号又は特定のパターン信号を検出する信号
検出部と、該信号検出部により特定の信号又は特定のパ
ターン信号が同時に連続して検出される所定の組合せパ
ターンを異なる位相で検出すると共に、該組合せパター
ンの検出が得られた位置に対応する位相のデータ信号を
選択する位相選択部とを備えるものである。
の構成により解決される。即ち、本発明のビット同期回
路は、入力のデータ信号をその公称周期よりも短い所定
遅延差の複数位相のデータ信号に展開する位相展開部
と、各位相のデータ信号を共通のクロック信号でサンプ
リングし、得られた各サンプリング位相信号について夫
々に特定の信号又は特定のパターン信号を検出する信号
検出部と、該信号検出部により特定の信号又は特定のパ
ターン信号が同時に連続して検出される所定の組合せパ
ターンを異なる位相で検出すると共に、該組合せパター
ンの検出が得られた位置に対応する位相のデータ信号を
選択する位相選択部とを備えるものである。
【０００５】
【作用】図１の具体例に従って本発明の作用を説明す
る。本発明（１）においては、位相展開部１は入力のデ
ータ信号Ｄ１をその公称周期Ｔよりも短い所定遅延差の
複数位相のデータ信号Ｄ１〜Ｄ７に展開する。信号検出
部２は各位相のデータ信号Ｄ１〜Ｄ７を共通のクロック
信号ＳＣＫでサンプリングし、得られた各サンプリング
位相信号ＳＰ１〜ＳＰ７について夫々に特定の信号又は
特定のパターン信号（この例ではパターン信号「１０
１」）を検出する。そして、位相選択部４は該信号検出
部２により特定の信号又は特定のパターン信号が同時に
連続して検出される所定の組合せパターンを異なる位相
で検出すると共に、該組合せパターンの検出が得られた
位置に対応する位相のデータ信号を選択する。
る。本発明（１）においては、位相展開部１は入力のデ
ータ信号Ｄ１をその公称周期Ｔよりも短い所定遅延差の
複数位相のデータ信号Ｄ１〜Ｄ７に展開する。信号検出
部２は各位相のデータ信号Ｄ１〜Ｄ７を共通のクロック
信号ＳＣＫでサンプリングし、得られた各サンプリング
位相信号ＳＰ１〜ＳＰ７について夫々に特定の信号又は
特定のパターン信号（この例ではパターン信号「１０
１」）を検出する。そして、位相選択部４は該信号検出
部２により特定の信号又は特定のパターン信号が同時に
連続して検出される所定の組合せパターンを異なる位相
で検出すると共に、該組合せパターンの検出が得られた
位置に対応する位相のデータ信号を選択する。
【０００６】この例では、検出結果信号Ｐ１〜Ｐ７につ
いて所定の組合せパターン「０１１１０００」が得られ
たことにより、その検出出力信号φ３＝１となり、これ
により位相信号Ｄ３のサンプリングに対応するデータ信
号を選択する。このデータ信号は位相信号Ｄ３の中心を
クロック信号ＳＣＫで打ち抜いたものに相当し、もって
高精度なビット同期が得られた。
いて所定の組合せパターン「０１１１０００」が得られ
たことにより、その検出出力信号φ３＝１となり、これ
により位相信号Ｄ３のサンプリングに対応するデータ信
号を選択する。このデータ信号は位相信号Ｄ３の中心を
クロック信号ＳＣＫで打ち抜いたものに相当し、もって
高精度なビット同期が得られた。
【０００７】好ましくは、本発明（２）においては、位
相展開部１は入力のデータ信号ＤＩをその公称周期Ｔの
１／３以下の遅延差により該公称周期Ｔの２周期以上に
渡る複数位相のデータ信号Ｄに展開する。こうすれば、
クロック信号ＳＣＫに対しては相隣合う３つ以上の位相
信号Ｄについて同一のデータビット「１又は０」を打ち
抜く機会が与えられ、その結果、隣合う３つ以上の検出
結果信号Ｐについても同時に「１」が満足される機会が
与えられる。
相展開部１は入力のデータ信号ＤＩをその公称周期Ｔの
１／３以下の遅延差により該公称周期Ｔの２周期以上に
渡る複数位相のデータ信号Ｄに展開する。こうすれば、
クロック信号ＳＣＫに対しては相隣合う３つ以上の位相
信号Ｄについて同一のデータビット「１又は０」を打ち
抜く機会が与えられ、その結果、隣合う３つ以上の検出
結果信号Ｐについても同時に「１」が満足される機会が
与えられる。
【０００８】これを図１（Ｂ）の例で具体的に言うと、
クロック信号ＳＣＫには隣合う３つの位相信号Ｄ２〜Ｄ
４について同一のデータビット「１又は０」を打ち抜く
機会が与えられ、これにより隣合う３つの検出結果信号
Ｐ２〜Ｐ４について同時に「１」が満足される。そこ
で、中間の位相信号Ｄ３のサンプリングに対応するデー
タ信号を選択すれば、該データ信号とクロック信号ＳＣ
Ｋとの間には高精度なビット同期が確立されている。
クロック信号ＳＣＫには隣合う３つの位相信号Ｄ２〜Ｄ
４について同一のデータビット「１又は０」を打ち抜く
機会が与えられ、これにより隣合う３つの検出結果信号
Ｐ２〜Ｐ４について同時に「１」が満足される。そこ
で、中間の位相信号Ｄ３のサンプリングに対応するデー
タ信号を選択すれば、該データ信号とクロック信号ＳＣ
Ｋとの間には高精度なビット同期が確立されている。
【０００９】ところで、一般に入力のデータ信号ＤＩの
信号波形は伝送路や回路素子の特性による影響を少なか
らず受けており、このためにデータ「１」の信号幅が広
がったり又はデータ「０」の信号幅が広がったりする傾
向にある。例えばデータ「１」の信号幅が広がる傾向に
ある場合は、その影響を受けてデータ「０」の信号幅は
縮まる傾向にある。そして、データ「０」の信号幅が縮
まると、もはやクロック信号ＳＣＫに対しては隣合う３
つの位相信号Ｄについて同一のデータビット「０」を打
ち抜く機会は与えられなくなり、もって高精度なビット
同期は期待できない。
信号波形は伝送路や回路素子の特性による影響を少なか
らず受けており、このためにデータ「１」の信号幅が広
がったり又はデータ「０」の信号幅が広がったりする傾
向にある。例えばデータ「１」の信号幅が広がる傾向に
ある場合は、その影響を受けてデータ「０」の信号幅は
縮まる傾向にある。そして、データ「０」の信号幅が縮
まると、もはやクロック信号ＳＣＫに対しては隣合う３
つの位相信号Ｄについて同一のデータビット「０」を打
ち抜く機会は与えられなくなり、もって高精度なビット
同期は期待できない。
【００１０】そこで、好ましくは、本発明（３）におい
ては、位相展開部１は入力のデータ信号ＤＩをその実質
最小信号幅（実質最小信号周期）の１／３以下の遅延差
により公称周期Ｔの２周期以上に渡る複数位相のデータ
信号Ｄに展開する。こうすれば、入力のデータ「０」の
信号幅が縮まっても、クロック信号ＳＣＫには隣合う３
つ以上の位相信号Ｄについて同一のデータビット「０」
を打ち抜く機会が与えられ、もって高精度なビット同期
が得られる。
ては、位相展開部１は入力のデータ信号ＤＩをその実質
最小信号幅（実質最小信号周期）の１／３以下の遅延差
により公称周期Ｔの２周期以上に渡る複数位相のデータ
信号Ｄに展開する。こうすれば、入力のデータ「０」の
信号幅が縮まっても、クロック信号ＳＣＫには隣合う３
つ以上の位相信号Ｄについて同一のデータビット「０」
を打ち抜く機会が与えられ、もって高精度なビット同期
が得られる。
【００１１】また好ましくは、本発明（４）において
は、位相選択部４は信号検出部２の複数の検出結果信号
Ｐについて少なくとも３つの異なる位相で所定の組合せ
パターンの検出を行う。図１（Ｂ）に示す例では、たま
たまクロック信号ＳＣＫが入力のデータ信号ＤＩの中心
を打ち抜く位相関係にあるため、検出結果信号Ｐ１〜Ｐ
７について「０１１１０００」の組合せパターンが得ら
れた。しかし、クロック信号ＳＣＫがデータ信号ＤＩの
前半部又は後半部を打ち抜く位相関係にある場合もあ
り、これに応じて検出結果信号Ｐ１〜Ｐ７の組合せパタ
ーンも異なる。そこで、少なくとも３つの異なる位相で
所定の組合せパターンについての検出を行い、これによ
り各場合についての最適なビット同期が得られる。
は、位相選択部４は信号検出部２の複数の検出結果信号
Ｐについて少なくとも３つの異なる位相で所定の組合せ
パターンの検出を行う。図１（Ｂ）に示す例では、たま
たまクロック信号ＳＣＫが入力のデータ信号ＤＩの中心
を打ち抜く位相関係にあるため、検出結果信号Ｐ１〜Ｐ
７について「０１１１０００」の組合せパターンが得ら
れた。しかし、クロック信号ＳＣＫがデータ信号ＤＩの
前半部又は後半部を打ち抜く位相関係にある場合もあ
り、これに応じて検出結果信号Ｐ１〜Ｐ７の組合せパタ
ーンも異なる。そこで、少なくとも３つの異なる位相で
所定の組合せパターンについての検出を行い、これによ
り各場合についての最適なビット同期が得られる。
【００１２】また好ましくは、本発明（５）において
は、信号検出部１はフレーム同期信号を検出する。フレ
ーム同期信号を検出すれば１フレームに渡って有効なビ
ット同期が得られる。また本発明（６）のビット同期回
路は、所定のクロック信号をその公称周期よりも短い所
定遅延差の複数位相のクロック信号に展開する位相展開
部と、各位相のクロック信号で入力のデータ信号をサン
プリングし、得られた各サンプリング位相信号について
夫々に特定の信号又は特定のパターン信号を検出する信
号検出部と、該信号検出部により特定の信号又は特定の
パターン信号が同時に連続して検出される所定の組合せ
パターンを異なる位相で検出すると共に、該組合せパタ
ーンの検出が得られた位置に対応する位相のクロック信
号を選択する位相選択部とを備えるものである。従っ
て、上記本発明（１）と同様に、高精度なビット同期が
得られる。
は、信号検出部１はフレーム同期信号を検出する。フレ
ーム同期信号を検出すれば１フレームに渡って有効なビ
ット同期が得られる。また本発明（６）のビット同期回
路は、所定のクロック信号をその公称周期よりも短い所
定遅延差の複数位相のクロック信号に展開する位相展開
部と、各位相のクロック信号で入力のデータ信号をサン
プリングし、得られた各サンプリング位相信号について
夫々に特定の信号又は特定のパターン信号を検出する信
号検出部と、該信号検出部により特定の信号又は特定の
パターン信号が同時に連続して検出される所定の組合せ
パターンを異なる位相で検出すると共に、該組合せパタ
ーンの検出が得られた位置に対応する位相のクロック信
号を選択する位相選択部とを備えるものである。従っ
て、上記本発明（１）と同様に、高精度なビット同期が
得られる。
【００１３】
【実施例】以下、添付図面に従って本発明による実施例
を詳細に説明する。なお、全図を通して同一符号は同一
又は相当部分を示すものとする。図２，図３は第１実施
例のビット同期回路のブロック図（１），（２）で、図
において１は位相展開部、ＤＬはディレイラインやゲー
ト回路等を利用した遅延回路、２は信号検出部、ＳＰは
８ビットのシリアルパラレル変換部、ＤＥＣはデータ信
号について特定のパターン信号を検出するデコーダ、３
は信号遅延部、ＳＲはシフトレジスタ、４は位相選択
部、ＤＥＣは信号検出部２の検出結果信号Ｐ１〜Ｐ７に
ついて各所定の組合せパターンを検出するデコーダ、Ｆ
ＦはＲ−Ｓタイプのフリップフロップ、ＡはＡＮＤゲー
ト回路、ＯはＯＲゲート回路である。
を詳細に説明する。なお、全図を通して同一符号は同一
又は相当部分を示すものとする。図２，図３は第１実施
例のビット同期回路のブロック図（１），（２）で、図
において１は位相展開部、ＤＬはディレイラインやゲー
ト回路等を利用した遅延回路、２は信号検出部、ＳＰは
８ビットのシリアルパラレル変換部、ＤＥＣはデータ信
号について特定のパターン信号を検出するデコーダ、３
は信号遅延部、ＳＲはシフトレジスタ、４は位相選択
部、ＤＥＣは信号検出部２の検出結果信号Ｐ１〜Ｐ７に
ついて各所定の組合せパターンを検出するデコーダ、Ｆ
ＦはＲ−Ｓタイプのフリップフロップ、ＡはＡＮＤゲー
ト回路、ＯはＯＲゲート回路である。
【００１４】位相展開部１において、遅延回路ＤＬ１は
入力のデータ信号ＤＩをその公称周期Ｔの１／３だけ遅
延させる。遅延回路ＤＬ２は遅延回路ＤＬ１の出力信号
Ｄ１を更に公称周期Ｔの１／３だけ遅延させる。遅延回
路ＤＬ３〜ＤＬ７についても同様である。これにより入
力のデータ信号ＤＩは各Ｔ／３遅延差で２Ｔ以上に渡る
７つの位相信号Ｄ１〜Ｄ７に遅延展開される。
入力のデータ信号ＤＩをその公称周期Ｔの１／３だけ遅
延させる。遅延回路ＤＬ２は遅延回路ＤＬ１の出力信号
Ｄ１を更に公称周期Ｔの１／３だけ遅延させる。遅延回
路ＤＬ３〜ＤＬ７についても同様である。これにより入
力のデータ信号ＤＩは各Ｔ／３遅延差で２Ｔ以上に渡る
７つの位相信号Ｄ１〜Ｄ７に遅延展開される。
【００１５】信号検出部２において、シリアルパラレル
変換部ＳＰ１は位相信号Ｄ１をシステムのクロック信号
ＳＣＫによりサンプリングし、８ビットのパラレルデー
タに変換する。デコーダＤＥＣ１はこの８ビットパラレ
ルデータについて特定のパターン信号（この例ではフレ
ーム同期パターン信号「１１００１１００」）を検出す
ると共に、該検出が得られた時は検出結果信号Ｐ１＝１
を出力する。シリアルパラレル変換部ＳＰ２〜ＳＰ７及
びデコーダＤＥＣ２〜ＤＥＣ７についても同様である。
変換部ＳＰ１は位相信号Ｄ１をシステムのクロック信号
ＳＣＫによりサンプリングし、８ビットのパラレルデー
タに変換する。デコーダＤＥＣ１はこの８ビットパラレ
ルデータについて特定のパターン信号（この例ではフレ
ーム同期パターン信号「１１００１１００」）を検出す
ると共に、該検出が得られた時は検出結果信号Ｐ１＝１
を出力する。シリアルパラレル変換部ＳＰ２〜ＳＰ７及
びデコーダＤＥＣ２〜ＤＥＣ７についても同様である。
【００１６】信号遅延部３において、シフトレジスタＳ
Ｒ１は位相信号Ｄ１をシステムのクロック信号ＳＣＫに
よりサンプリングし、該サンプリング信号を８ビット分
遅延させた遅延信号ＤＬ１を形成する。これは上記信号
検出部２の処理に時間合わせをするためである。シフト
レジスタＳＲ２〜ＳＲ７についても同様である。なお、
この例では後述の如く遅延信号ＤＬ３〜ＤＬ５のみが使
用されるので、シフトレジスタＳＲ３〜ＳＲ５のみを備
えていれば良い。
Ｒ１は位相信号Ｄ１をシステムのクロック信号ＳＣＫに
よりサンプリングし、該サンプリング信号を８ビット分
遅延させた遅延信号ＤＬ１を形成する。これは上記信号
検出部２の処理に時間合わせをするためである。シフト
レジスタＳＲ２〜ＳＲ７についても同様である。なお、
この例では後述の如く遅延信号ＤＬ３〜ＤＬ５のみが使
用されるので、シフトレジスタＳＲ３〜ＳＲ５のみを備
えていれば良い。
【００１７】また、このような信号遅延部３を別途設け
る代わりに、シリアルパラレル変換部ＳＰ１〜ＳＰ７の
各シリアル出力を利用することで遅延信号ＤＬ１〜ＤＬ
７を形成しても良い。位相選択部４において、デコーダ
ＤＥＣ１は信号検出部２の検出結果信号Ｐ１〜Ｐ７につ
いて「０１１１０００」の組合せパターンを検出してお
り、該検出が得られた時は検出信号φ３＝１を出力す
る。同様にして、デコーダＤＥＣ２はＰ１〜Ｐ７＝「０
０１１１００」の組合せパターン、またデコーダＤＥＣ
３はＰ１〜Ｐ７＝「０００１１１０」の各組合せパター
ンを夫々検出しており、該検出が得られた時は検出信号
φ４＝１，φ５＝１を出力する。但し、φ３〜φ５につ
いては何れか一つが満足される。
る代わりに、シリアルパラレル変換部ＳＰ１〜ＳＰ７の
各シリアル出力を利用することで遅延信号ＤＬ１〜ＤＬ
７を形成しても良い。位相選択部４において、デコーダ
ＤＥＣ１は信号検出部２の検出結果信号Ｐ１〜Ｐ７につ
いて「０１１１０００」の組合せパターンを検出してお
り、該検出が得られた時は検出信号φ３＝１を出力す
る。同様にして、デコーダＤＥＣ２はＰ１〜Ｐ７＝「０
０１１１００」の組合せパターン、またデコーダＤＥＣ
３はＰ１〜Ｐ７＝「０００１１１０」の各組合せパター
ンを夫々検出しており、該検出が得られた時は検出信号
φ４＝１，φ５＝１を出力する。但し、φ３〜φ５につ
いては何れか一つが満足される。
【００１８】今、φ３＝１，φ４＝０，φ５＝０とする
と、ＦＦ１はφ３＝１により強制セットされ、選択信号
ＳＬ３＝１になる。一方、ＦＦ２，ＦＦ３ついてはＡＮ
Ｄゲート回路Ａ２，Ａ３が満足されることにより、共に
強制リセットされる。即ち、選択信号ＳＬ４，ＳＬ５＝
０になる。ＡＮＤゲート回路Ａ４〜Ａ６及びＯＲゲート
回路Ｏ２はデータマルチプレクサ回路を構成しており、
この例では選択信号ＳＬ３＝１により、遅延信号ＤＬ３
が選択される。
と、ＦＦ１はφ３＝１により強制セットされ、選択信号
ＳＬ３＝１になる。一方、ＦＦ２，ＦＦ３ついてはＡＮ
Ｄゲート回路Ａ２，Ａ３が満足されることにより、共に
強制リセットされる。即ち、選択信号ＳＬ４，ＳＬ５＝
０になる。ＡＮＤゲート回路Ａ４〜Ａ６及びＯＲゲート
回路Ｏ２はデータマルチプレクサ回路を構成しており、
この例では選択信号ＳＬ３＝１により、遅延信号ＤＬ３
が選択される。
【００１９】図４は第１実施例のビット同期回路の動作
タイミングチャート（１）で、入力のデータ信号ＤＩに
ジッタは無く、かつクロック信号ＳＣＫがデータ信号Ｄ
Ｉの中心を打ち抜く位相関係にある場合を示している。
入力のデータ信号ＤＩはＴ／３の遅延差で２Ｔに渡る位
相信号Ｄ１〜Ｄ７に展開される。各位相信号Ｄ１〜Ｄ７
はクロック信号ＳＣＫでシリアルパラレル変換信号ＳＰ
１〜ＳＰ７に変換され、夫々についてフレーム同期パタ
ーン信号「１１００１１００」の検出が行われる。位相
選択部４はフレーム同期パターンの検出結果信号Ｐ１〜
Ｐ７について上記３つの組合せパターンφ３＝「０１１
１０００」，φ４＝「００１１１００」，φ５＝「００
０１１１０」の検出を行っているが、この例では最初に
Ｐ１〜Ｐ７＝「１００００００」、２番目に「０１１１
０００」、３番目に「００００１１１」の組合せパター
ンが時系列に発生する。その結果、位相選択部４のデコ
ーダＤＥＣ１は２番目のＰ１〜Ｐ７＝「０１１１００
０」を検出し、このタイミングに検出信号φ３＝１を出
力する。そして、これにより位相信号Ｄ３に基づく遅延
信号ＤＬ３が選択される。この遅延信号ＤＬ３は位相信
号Ｄ３の中心をクロック信号ＳＣＫで打ち抜いたものに
相当し、もって高精度なビット同期が得られた。
タイミングチャート（１）で、入力のデータ信号ＤＩに
ジッタは無く、かつクロック信号ＳＣＫがデータ信号Ｄ
Ｉの中心を打ち抜く位相関係にある場合を示している。
入力のデータ信号ＤＩはＴ／３の遅延差で２Ｔに渡る位
相信号Ｄ１〜Ｄ７に展開される。各位相信号Ｄ１〜Ｄ７
はクロック信号ＳＣＫでシリアルパラレル変換信号ＳＰ
１〜ＳＰ７に変換され、夫々についてフレーム同期パタ
ーン信号「１１００１１００」の検出が行われる。位相
選択部４はフレーム同期パターンの検出結果信号Ｐ１〜
Ｐ７について上記３つの組合せパターンφ３＝「０１１
１０００」，φ４＝「００１１１００」，φ５＝「００
０１１１０」の検出を行っているが、この例では最初に
Ｐ１〜Ｐ７＝「１００００００」、２番目に「０１１１
０００」、３番目に「００００１１１」の組合せパター
ンが時系列に発生する。その結果、位相選択部４のデコ
ーダＤＥＣ１は２番目のＰ１〜Ｐ７＝「０１１１００
０」を検出し、このタイミングに検出信号φ３＝１を出
力する。そして、これにより位相信号Ｄ３に基づく遅延
信号ＤＬ３が選択される。この遅延信号ＤＬ３は位相信
号Ｄ３の中心をクロック信号ＳＣＫで打ち抜いたものに
相当し、もって高精度なビット同期が得られた。
【００２０】図５は第１実施例のビット同期回路の動作
タイミングチャート（２）で、入力のデータ信号ＤＩに
ジッタは無く、かつクロック信号ＳＣＫがデータ信号Ｄ
Ｉの後半部を打ち抜く位相関係にある場合を示してい
る。この例では最初にＰ１〜Ｐ７＝「１１００００
０」、２番目に「００１１１００」、３番目に「０００
００１１」の組合せパターンが発生している。その結
果、位相選択部４のデコーダＤＥＣ２は２番目のＰ１〜
Ｐ７＝「００１１１００」を検出し、このタイミングに
検出信号φ４＝１を出力する。そして、これにより位相
信号Ｄ４に基づく遅延信号ＤＬ４が選択される。この遅
延信号ＤＬ４は位相信号Ｄ４の中心をクロック信号ＳＣ
Ｋで打ち抜いたものに相当し、もって高精度なビット同
期が得られた。
タイミングチャート（２）で、入力のデータ信号ＤＩに
ジッタは無く、かつクロック信号ＳＣＫがデータ信号Ｄ
Ｉの後半部を打ち抜く位相関係にある場合を示してい
る。この例では最初にＰ１〜Ｐ７＝「１１００００
０」、２番目に「００１１１００」、３番目に「０００
００１１」の組合せパターンが発生している。その結
果、位相選択部４のデコーダＤＥＣ２は２番目のＰ１〜
Ｐ７＝「００１１１００」を検出し、このタイミングに
検出信号φ４＝１を出力する。そして、これにより位相
信号Ｄ４に基づく遅延信号ＤＬ４が選択される。この遅
延信号ＤＬ４は位相信号Ｄ４の中心をクロック信号ＳＣ
Ｋで打ち抜いたものに相当し、もって高精度なビット同
期が得られた。
【００２１】図６は第１実施例のビット同期回路の動作
タイミングチャート（３）で、入力のデータ信号ＤＩに
ジッタは無く、かつクロック信号ＳＣＫがデータ信号Ｄ
Ｉの前半部を打ち抜く位相関係にある場合を示してい
る。この例では最初にＰ１〜Ｐ７＝「１１１０００
０」、２番目に「０００１１１０」、３番目に「０００
０００１」の組合せパターンが発生している。その結
果、位相選択部４のデコーダＤＥＣ３は２番目のＰ１〜
Ｐ７＝「０００１１１０」を検出し、このタイミングに
検出信号φ５＝１を出力する。そして、これにより位相
信号Ｄ５に基づく遅延信号ＤＬ５が選択される。この遅
延信号ＤＬ５は位相信号Ｄ５の中心をクロック信号ＳＣ
Ｋで打ち抜いたものに相当し、もって高精度なビット同
期が得られた。
タイミングチャート（３）で、入力のデータ信号ＤＩに
ジッタは無く、かつクロック信号ＳＣＫがデータ信号Ｄ
Ｉの前半部を打ち抜く位相関係にある場合を示してい
る。この例では最初にＰ１〜Ｐ７＝「１１１０００
０」、２番目に「０００１１１０」、３番目に「０００
０００１」の組合せパターンが発生している。その結
果、位相選択部４のデコーダＤＥＣ３は２番目のＰ１〜
Ｐ７＝「０００１１１０」を検出し、このタイミングに
検出信号φ５＝１を出力する。そして、これにより位相
信号Ｄ５に基づく遅延信号ＤＬ５が選択される。この遅
延信号ＤＬ５は位相信号Ｄ５の中心をクロック信号ＳＣ
Ｋで打ち抜いたものに相当し、もって高精度なビット同
期が得られた。
【００２２】こうして、入力のデータ信号ＤＩとシステ
ムのクロック信号ＳＣＫとがどの様な位相関係にあって
も正確なビット同期が得られる。
ムのクロック信号ＳＣＫとがどの様な位相関係にあって
も正確なビット同期が得られる。
【００２３】
【表１】
【００２４】表１は以上の関係をまとめた真理値表であ
り、検出結果信号Ｐ１〜Ｐ７の各組合せパターンに対応
して位相信号Ｄ３〜Ｄ４に夫々対応する遅延信号ＤＬ３
〜ＤＬ５の内の何れが選択されるかの関係を示してい
る。なお、上記第１実施例では入力のデータ信号ＤＩを
遅延差Ｔ／３で２Ｔに渡り７つの位相信号Ｄ１〜Ｄ７に
展開する場合を示したがこれに限らない。例えば入力の
データ信号ＤＩを遅延差Ｔ／５で２Ｔに渡り１１の位相
信号Ｄ１〜Ｄ１１に展開することが可能であり、この場
合は更に高精度なビット同期が得られる。
り、検出結果信号Ｐ１〜Ｐ７の各組合せパターンに対応
して位相信号Ｄ３〜Ｄ４に夫々対応する遅延信号ＤＬ３
〜ＤＬ５の内の何れが選択されるかの関係を示してい
る。なお、上記第１実施例では入力のデータ信号ＤＩを
遅延差Ｔ／３で２Ｔに渡り７つの位相信号Ｄ１〜Ｄ７に
展開する場合を示したがこれに限らない。例えば入力の
データ信号ＤＩを遅延差Ｔ／５で２Ｔに渡り１１の位相
信号Ｄ１〜Ｄ１１に展開することが可能であり、この場
合は更に高精度なビット同期が得られる。
【００２５】図７は第２実施例のビット同期回路のブロ
ック図で、入力のデータ信号ＤＩにジッタ（信号幅の歪
み）が含まれる場合を考慮した、より一般化されたビッ
ト同期回路の一例を示している。図において、２1 〜２
n は信号検出回路、ＦＦはＤタイプのフリップフロップ
である。この第２実施例では、入力のデータ信号ＤＩは
ジッタを考慮した実質最小信号幅（実質最小信号周期）
の１／３以下の遅延差により公称周期Ｔの２周期以上に
渡りｎ個の位相信号Ｄ１〜Ｄｎに展開される。
ック図で、入力のデータ信号ＤＩにジッタ（信号幅の歪
み）が含まれる場合を考慮した、より一般化されたビッ
ト同期回路の一例を示している。図において、２1 〜２
n は信号検出回路、ＦＦはＤタイプのフリップフロップ
である。この第２実施例では、入力のデータ信号ＤＩは
ジッタを考慮した実質最小信号幅（実質最小信号周期）
の１／３以下の遅延差により公称周期Ｔの２周期以上に
渡りｎ個の位相信号Ｄ１〜Ｄｎに展開される。
【００２６】図８〜図１０は第２実施例のビット同期回
路の動作タイミングチャート（１）〜（３）である。こ
の例では、入力のデータ信号ＤＩはデータ「１」の信号
レベルが遅延する傾向にあり、その遅延量（ジッタ量）
が公称周期Ｔの１７％程度である場合を示している。こ
のため、データ「０」の信号幅は公称周期Ｔの８３％程
度にまで短くなる可能性がある。また、この例のクロッ
ク信号ＳＣＫは正常なデータ信号ＤＩの中心を打ち抜く
位相関係にある。
路の動作タイミングチャート（１）〜（３）である。こ
の例では、入力のデータ信号ＤＩはデータ「１」の信号
レベルが遅延する傾向にあり、その遅延量（ジッタ量）
が公称周期Ｔの１７％程度である場合を示している。こ
のため、データ「０」の信号幅は公称周期Ｔの８３％程
度にまで短くなる可能性がある。また、この例のクロッ
ク信号ＳＣＫは正常なデータ信号ＤＩの中心を打ち抜く
位相関係にある。
【００２７】図８において、入力のデータ信号ＤＩは
０．８Ｔ／３以下の遅延差で２Ｔに渡り１３個の位相信
号Ｄ１〜ＤＤに展開される。図９において、各位相信号
Ｄ１〜ＤＤはシステムのクロック信号ＳＣＫにより夫々
シリアルパラレル変換信号ＳＰ１〜ＳＰＤに変換され、
夫々についてフレーム同期パターン信号「１１００１１
００」の検出が行われる。
０．８Ｔ／３以下の遅延差で２Ｔに渡り１３個の位相信
号Ｄ１〜ＤＤに展開される。図９において、各位相信号
Ｄ１〜ＤＤはシステムのクロック信号ＳＣＫにより夫々
シリアルパラレル変換信号ＳＰ１〜ＳＰＤに変換され、
夫々についてフレーム同期パターン信号「１１００１１
００」の検出が行われる。
【００２８】この場合の位相選択部４は検出結果信号Ｐ
１〜ＰＤについて６つの組合せパターンφ４＝「０１１
１１１０００００００」，φ５＝「００１１１１１００
００００」，φ６＝「０００１１１１１０００００」，
φ７＝「００００１１１１１００００」，φ８＝「００
０００１１１１１０００」，φ９＝「００００００１１
１１１００」を検出しているが、この例では最初にＰ１
〜ＰＤ＝「１００００００００００００」、２番目に
「００１１１１１００００００」、３番目に「００００
００００１１１１１」の組合せパターンが時系列に発生
する。
１〜ＰＤについて６つの組合せパターンφ４＝「０１１
１１１０００００００」，φ５＝「００１１１１１００
００００」，φ６＝「０００１１１１１０００００」，
φ７＝「００００１１１１１００００」，φ８＝「００
０００１１１１１０００」，φ９＝「００００００１１
１１１００」を検出しているが、この例では最初にＰ１
〜ＰＤ＝「１００００００００００００」、２番目に
「００１１１１１００００００」、３番目に「００００
００００１１１１１」の組合せパターンが時系列に発生
する。
【００２９】図１０において、その結果、位相選択部４
のデコーダ（不図示）は２番目のＰ１〜ＰＤ＝「００１
１１１１００００００」を検出し、このタイミングに検
出信号φ５＝１を出力する。そして、これにより位相信
号Ｄ５に基づく遅延信号ＤＬ５が選択される。この遅延
信号ＤＬ５は位相信号Ｄ５における信号幅の小さいデー
タ「０」の略中心をクロック信号ＳＣＫで打ち抜いたも
のに相当し、もって入力のデータ信号ＤＩにジッタが含
まれるば場合でも高精度なビット同期が得られた。
のデコーダ（不図示）は２番目のＰ１〜ＰＤ＝「００１
１１１１００００００」を検出し、このタイミングに検
出信号φ５＝１を出力する。そして、これにより位相信
号Ｄ５に基づく遅延信号ＤＬ５が選択される。この遅延
信号ＤＬ５は位相信号Ｄ５における信号幅の小さいデー
タ「０」の略中心をクロック信号ＳＣＫで打ち抜いたも
のに相当し、もって入力のデータ信号ＤＩにジッタが含
まれるば場合でも高精度なビット同期が得られた。
【００３０】表２〜表４は入力のデータ信号ＤＩに１０
％〜４０％のジッタが含まれる場合の夫々の関係をまと
めた真理値表であり、検出結果信号Ｐ１〜ＰＤの各組合
せパターンに対応して位相信号Ｄ４〜Ｄ９に夫々対応す
る遅延信号ＤＬ４〜ＤＬ９の何れか一つが選択される関
係を示している。
％〜４０％のジッタが含まれる場合の夫々の関係をまと
めた真理値表であり、検出結果信号Ｐ１〜ＰＤの各組合
せパターンに対応して位相信号Ｄ４〜Ｄ９に夫々対応す
る遅延信号ＤＬ４〜ＤＬ９の何れか一つが選択される関
係を示している。
【００３１】
【表２】
【００３２】
【表３】
【００３３】
【表４】
【００３４】
【表５】
【００３５】なお、図７では位相選択部４の内部構成を
示していないが、表２〜表５を見ればその内部構造は明
らかである。また表６にデータ信号ＤＩに含まれるジッ
タ量と遅延量との関係を示す。
示していないが、表２〜表５を見ればその内部構造は明
らかである。また表６にデータ信号ＤＩに含まれるジッ
タ量と遅延量との関係を示す。
【００３６】
【表６】
【００３７】データ通信システムのジッタ量が決まれ
ば、表６に従って入力のデータ信号ＤＩに加える遅延量
が求まり、これによりデータ信号ＤＩの位相展開数も求
まる。なお、上記各実施例では入力のデータ信号ＤＩに
ついてフレーム同期パターン信号「１１００１１００」
を検出する場合を示したが、これに限らない。例えばデ
ータ信号ＤＩに含まれる「１０」，「０１」，「０１
０」等の任意ビット数による任意データパターンを検出
するように構成できることは明らかである。
ば、表６に従って入力のデータ信号ＤＩに加える遅延量
が求まり、これによりデータ信号ＤＩの位相展開数も求
まる。なお、上記各実施例では入力のデータ信号ＤＩに
ついてフレーム同期パターン信号「１１００１１００」
を検出する場合を示したが、これに限らない。例えばデ
ータ信号ＤＩに含まれる「１０」，「０１」，「０１
０」等の任意ビット数による任意データパターンを検出
するように構成できることは明らかである。
【００３８】図１１は第２実施例の他の信号検出部を説
明する図で、入力のデータ信号ＤＩに含まれる１ビット
のデータ「１」を検出する場合を示している。図におい
て、ＦＦはＤタイプのフリップフロップである。この信
号検出部２を使用すれば、システムのクロック信号ＳＣ
Ｋに対して入力のデータ信号ＤＩのビット「１」の中心
部を高精度で同期化できる。また、データ信号ＤＩのビ
ット「０」の中心部を同期化できることは明らかであ
る。
明する図で、入力のデータ信号ＤＩに含まれる１ビット
のデータ「１」を検出する場合を示している。図におい
て、ＦＦはＤタイプのフリップフロップである。この信
号検出部２を使用すれば、システムのクロック信号ＳＣ
Ｋに対して入力のデータ信号ＤＩのビット「１」の中心
部を高精度で同期化できる。また、データ信号ＤＩのビ
ット「０」の中心部を同期化できることは明らかであ
る。
【００３９】また、フレーム同期信号が「１」又は
「０」の１ビットデータから成る通信システムもある
が、この場合の信号検出部２は不図示のフレーム同期回
路より各フレーム同期タイミングに検出イネーブル信号
ＥＮの提供を受け、このタイミングに上記のビット同期
化処理を行えば良い。図１２は第３実施例のビット同期
回路のブロック図で、位相展開部１の構成をディジタル
回路化した場合を示している。
「０」の１ビットデータから成る通信システムもある
が、この場合の信号検出部２は不図示のフレーム同期回
路より各フレーム同期タイミングに検出イネーブル信号
ＥＮの提供を受け、このタイミングに上記のビット同期
化処理を行えば良い。図１２は第３実施例のビット同期
回路のブロック図で、位相展開部１の構成をディジタル
回路化した場合を示している。
【００４０】位相展開部１において、ＦＦ１は入力のデ
ータ信号ＤＩをシステムのクロック信号ＳＣＫの３倍以
上の周波数のクロック信号３ＣＫによりサンプリングす
る。更にＦＦ２はＦＦ１の出力信号Ｄ１を同クロック信
号３ＣＫによりサンプリングする。ＦＦ３〜ＦＦ７につ
いても同様である。これにより入力のデータ信号ＤＩは
各Ｔ／３遅延差で２Ｔ以上に渡る７つの位相信号Ｄ１〜
Ｄ７に展開される。
ータ信号ＤＩをシステムのクロック信号ＳＣＫの３倍以
上の周波数のクロック信号３ＣＫによりサンプリングす
る。更にＦＦ２はＦＦ１の出力信号Ｄ１を同クロック信
号３ＣＫによりサンプリングする。ＦＦ３〜ＦＦ７につ
いても同様である。これにより入力のデータ信号ＤＩは
各Ｔ／３遅延差で２Ｔ以上に渡る７つの位相信号Ｄ１〜
Ｄ７に展開される。
【００４１】この第３実施例によれば、クロック信号３
ＣＫの周波数により遅延量を任意に選べ、回路が製造容
易である。図１３は第３実施例のビット同期回路の動作
タイミングチャートである。この例では、入力のデータ
信号ＤＩに含まれるプリアンブルパターン「１０１０１
０１０」を検出する場合を示している。
ＣＫの周波数により遅延量を任意に選べ、回路が製造容
易である。図１３は第３実施例のビット同期回路の動作
タイミングチャートである。この例では、入力のデータ
信号ＤＩに含まれるプリアンブルパターン「１０１０１
０１０」を検出する場合を示している。
【００４２】かくして、本発明によるビット同期回路
は、光伝送を含む有線通信システムや無線通信システム
に適用可能である。なお、上記各実施例とは逆に、シス
テムのクロック信号ＳＣＫを所定遅延差の位相クロック
信号ＰＣＫ１〜ＰＣＫ７に展開し、各位相クロック信号
ＰＣＫ１〜ＰＣＫ７で入力のデータ信号ＤＩをサンプリ
ングし、得られた各サンプリング位相信号ＳＰ１〜ＳＰ
７について特定の信号又は特定のパターン信号を検出
し、更にこれらの検出結果信号Ｐ１〜Ｐ７について所定
の組合せパターンの有無を検出し、該検出が得られたこ
とにより位相クロック信号ＰＣＫ１〜ＰＣＫ７の内の対
応する一つを選択し、これをシステムのクロック信号Ｓ
ＣＫとして使用するようなビット同期回路を構成しても
良い。
は、光伝送を含む有線通信システムや無線通信システム
に適用可能である。なお、上記各実施例とは逆に、シス
テムのクロック信号ＳＣＫを所定遅延差の位相クロック
信号ＰＣＫ１〜ＰＣＫ７に展開し、各位相クロック信号
ＰＣＫ１〜ＰＣＫ７で入力のデータ信号ＤＩをサンプリ
ングし、得られた各サンプリング位相信号ＳＰ１〜ＳＰ
７について特定の信号又は特定のパターン信号を検出
し、更にこれらの検出結果信号Ｐ１〜Ｐ７について所定
の組合せパターンの有無を検出し、該検出が得られたこ
とにより位相クロック信号ＰＣＫ１〜ＰＣＫ７の内の対
応する一つを選択し、これをシステムのクロック信号Ｓ
ＣＫとして使用するようなビット同期回路を構成しても
良い。
【００４３】また、上記本発明に好適なる複数の実施例
を述べたが、本発明思想を逸脱しない範囲内で、構成及
び制御の様々な変更が行えることは言うまでも無い。
を述べたが、本発明思想を逸脱しない範囲内で、構成及
び制御の様々な変更が行えることは言うまでも無い。
【００４４】
【発明の効果】以上述べた如く本発明によれば、入力の
データ信号のジッタ有無に係わらず、システムのクロッ
ク信号との間で高精度なクロック同期を効率良く確立で
き、データ通信システムの信頼性向上に寄与するところ
が大きい。
データ信号のジッタ有無に係わらず、システムのクロッ
ク信号との間で高精度なクロック同期を効率良く確立で
き、データ通信システムの信頼性向上に寄与するところ
が大きい。
【図１】図１は本発明の原理を説明する図である。
【図２】図２は第１実施例のビット同期回路のブロック
図（１）である。
図（１）である。
【図３】図３は第１実施例のビット同期回路のブロック
図（２）である。
図（２）である。
【図４】図４は第１実施例のビット同期回路の動作タイ
ミングチャート（１）である。
ミングチャート（１）である。
【図５】図５は第１実施例のビット同期回路の動作タイ
ミングチャート（２）である。
ミングチャート（２）である。
【図６】図６は第１実施例のビット同期回路の動作タイ
ミングチャート（３）である。
ミングチャート（３）である。
【図７】図７は第２実施例のビット同期回路のブロック
図である。
図である。
【図８】図８は第２実施例のビット同期回路の動作タイ
ミングチャート（１）である。
ミングチャート（１）である。
【図９】図９は第２実施例のビット同期回路の動作タイ
ミングチャート（２）である。
ミングチャート（２）である。
【図１０】図１０は第２実施例のビット同期回路の動作
タイミングチャート（３）である。
タイミングチャート（３）である。
【図１１】図１１は第２実施例の他の信号検出部を説明
する図である。
する図である。
【図１２】図１２は第３実施例のビット同期回路のブロ
ック図である。
ック図である。
【図１３】図１３は第３実施例のビット同期回路の動作
タイミングチャートである。
タイミングチャートである。
１ 位相展開部 ２ 信号検出部 ３ 信号遅延部 ４ 位相選択部
フロントページの続き (72)発明者 小太刀 裕基 栃木県小山市城東３丁目28番１号 富士 通ディジタル・テクノロジ株式会社内 (56)参考文献 特開 平３−151737（ＪＰ，Ａ) 特開 昭62−249538（ＪＰ，Ａ) 特開 平４−365239（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 7/02
Claims (6)
- 【請求項１】 入力のデータ信号をその公称周期よりも
短い所定遅延差の複数位相のデータ信号に展開する位相
展開部と、 各位相のデータ信号を共通のクロック信号でサンプリン
グし、得られた各サンプリング位相信号について夫々に
特定の信号又は特定のパターン信号を検出する信号検出
部と、該 信号検出部により特定の信号又は特定のパターン信号
が同時に連続して検出される所定の組合せパターンを異
なる位相で検出すると共に、該組合せパターンの検出が
得られた位置に対応する位相のデータ信号を選択する位
相選択部とを備えることを特徴とするビット同期回路。 - 【請求項２】 位相展開部は入力のデータ信号をその公
称周期の１／３以下の遅延差により該公称周期の２周期
以上に渡る複数位相のデータ信号に展開することを特徴
とする請求項１のビット同期回路。 - 【請求項３】 位相展開部は入力のデータ信号をその実
質最小信号幅の１／３以下の遅延差により公称周期の２
周期以上に渡る複数位相のデータ信号に展開することを
特徴とする請求項１のビット同期回路。 - 【請求項４】 位相選択部は信号検出部の複数の検出結
果信号について少なくとも３つの異なる位相で所定の組
合せパターンの検出を行うことを特徴とする請求項２又
は３のビット同期回路。 - 【請求項５】 信号検出部はフレーム同期信号を検出す
ることを特徴とする請求項１のビット同期回路。 - 【請求項６】 所定のクロック信号をその公称周期より
も短い所定遅延差の複数位相のクロック信号に展開する
位相展開部と、 各位相のクロック信号で入力のデータ信号をサンプリン
グし、得られた各サンプリング位相信号について夫々に
特定の信号又は特定のパターン信号を検出する信号検出
部と、 該信号検出部により特定の信号又は特定のパターン信号
が同時に連続して検出される所定の組合せパターンを異
なる位相で検出すると共に、該組合せパターンの検出が
得られた位置に対応する位相のクロック信号を選択する
位相選択部とを 備えることを特徴とするビット同期回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14046395A JP3308765B2 (ja) | 1995-06-07 | 1995-06-07 | ビット同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14046395A JP3308765B2 (ja) | 1995-06-07 | 1995-06-07 | ビット同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08335937A JPH08335937A (ja) | 1996-12-17 |
| JP3308765B2 true JP3308765B2 (ja) | 2002-07-29 |
Family
ID=15269189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14046395A Expired - Fee Related JP3308765B2 (ja) | 1995-06-07 | 1995-06-07 | ビット同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3308765B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5487762B2 (ja) * | 2009-07-02 | 2014-05-07 | 富士ゼロックス株式会社 | 情報伝送システム、情報伝送装置及びプログラム |
-
1995
- 1995-06-07 JP JP14046395A patent/JP3308765B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08335937A (ja) | 1996-12-17 |
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|---|---|---|---|
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