JP3228361B2 - ディジタル処理型直交検波回路 - Google Patents
ディジタル処理型直交検波回路Info
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- JP3228361B2 JP3228361B2 JP02798993A JP2798993A JP3228361B2 JP 3228361 B2 JP3228361 B2 JP 3228361B2 JP 02798993 A JP02798993 A JP 02798993A JP 2798993 A JP2798993 A JP 2798993A JP 3228361 B2 JP3228361 B2 JP 3228361B2
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、直交変調された信号を
ディジタル処理によって直交検波するディジタル処理型
直交検波回路に関する。
ディジタル処理によって直交検波するディジタル処理型
直交検波回路に関する。
【０００２】
【従来の技術】直交変調された信号をディジタル処理に
よって直交検波する回路の構成として、ヒルベルトフィ
ルタを用いるディジタル回路など種々の回路構成が提案
されている。その中で、簡単な回路構成で実現でき、か
つ、高速信号伝送に適用可能な回路として、図２に示す
回路がある。また、図３（ａ），（ｂ）は、直交キャリ
ア信号の特性を説明するためのタイミング図である。
よって直交検波する回路の構成として、ヒルベルトフィ
ルタを用いるディジタル回路など種々の回路構成が提案
されている。その中で、簡単な回路構成で実現でき、か
つ、高速信号伝送に適用可能な回路として、図２に示す
回路がある。また、図３（ａ），（ｂ）は、直交キャリ
ア信号の特性を説明するためのタイミング図である。
【０００３】図３（ａ），（ｂ）に示すように、直交変
調のキャリア信号の波形において、０位相にはＩｃｈ信
号が、π／２位相にはＱｃｈ信号が、π位相には反転Ｉ
ｃｈ信号が、そして３π／２位相には反転Ｑｃｈ信号が
存在することになる。直交検波は、この特性を利用して
行われる。
調のキャリア信号の波形において、０位相にはＩｃｈ信
号が、π／２位相にはＱｃｈ信号が、π位相には反転Ｉ
ｃｈ信号が、そして３π／２位相には反転Ｑｃｈ信号が
存在することになる。直交検波は、この特性を利用して
行われる。
【０００４】図２に示す直交検波回路において、Ａ端子
に入力された受信信号は、サンプリング部４で、キャリ
ア周波数の４倍の周波数のクロック信号でサンプリング
される。その後、スイッチ５は、そのクロック信号に同
期して、サンプリングされた受信信号を２系統に分配す
る。
に入力された受信信号は、サンプリング部４で、キャリ
ア周波数の４倍の周波数のクロック信号でサンプリング
される。その後、スイッチ５は、そのクロック信号に同
期して、サンプリングされた受信信号を２系統に分配す
る。
【０００５】スイッチ５の一方の出力は、乗算器６ｉ
で、＋１，−１と交互に乗算された後、Ｑｃｈ側の出力
とタイミングを合わせるために遅延器７で１サンプル期
間分の遅延を受ける。そして、遅延器７の出力は、低域
通過フィルタ（ディジタルフィルタ）８ｉを通過して、
Ｉｃｈのベースバンド信号となる。また、スイッチ５の
他方の出力は、乗算器６ｑで、＋１，−１と交互に乗算
される。そして、乗算器６ｑの出力は、低域通過フィル
タ（ディジタルフィルタ）８ｑを通過して、Ｑｃｈのベ
ースバンド信号となる。以上のようにして、Ｂ，Ｃ端子
からＩｃｈおよびＱｃｈのベースバンド信号が出力され
る。
で、＋１，−１と交互に乗算された後、Ｑｃｈ側の出力
とタイミングを合わせるために遅延器７で１サンプル期
間分の遅延を受ける。そして、遅延器７の出力は、低域
通過フィルタ（ディジタルフィルタ）８ｉを通過して、
Ｉｃｈのベースバンド信号となる。また、スイッチ５の
他方の出力は、乗算器６ｑで、＋１，−１と交互に乗算
される。そして、乗算器６ｑの出力は、低域通過フィル
タ（ディジタルフィルタ）８ｑを通過して、Ｑｃｈのベ
ースバンド信号となる。以上のようにして、Ｂ，Ｃ端子
からＩｃｈおよびＱｃｈのベースバンド信号が出力され
る。
【０００６】
【発明が解決しようとする課題】従来のディジタル処理
型直交検波回路は以上のようにキャリア周波数の４倍の
周波数のクロック信号を用いているので、そのクロック
信号と受信信号との位相関係が適切でないと、π／２周
期毎に位相不確定性が生ずる。一般に、直交検波におけ
るそのような位相不確定性を解消するために、送信デー
タ信号に差動符号化を施すことが行われている。
型直交検波回路は以上のようにキャリア周波数の４倍の
周波数のクロック信号を用いているので、そのクロック
信号と受信信号との位相関係が適切でないと、π／２周
期毎に位相不確定性が生ずる。一般に、直交検波におけ
るそのような位相不確定性を解消するために、送信デー
タ信号に差動符号化を施すことが行われている。
【０００７】しかし、ディジタル処理による直交検波に
おいては、クロック信号と受信信号との位相関係の不適
切さは、後段の識別器における識別タイミングのずれに
相当する。よって、差動符号化を用いても、位相不確定
性を完全に除去することはできない。従って、クロック
信号の位相を変化させて受信信号とクロック信号との位
相関係を調整する機構が必要になる。しかし、クロック
信号の周波数はキャリア周波数の４倍という高速である
ため、クロック信号の位相を変化させることは容易では
ない。
おいては、クロック信号と受信信号との位相関係の不適
切さは、後段の識別器における識別タイミングのずれに
相当する。よって、差動符号化を用いても、位相不確定
性を完全に除去することはできない。従って、クロック
信号の位相を変化させて受信信号とクロック信号との位
相関係を調整する機構が必要になる。しかし、クロック
信号の周波数はキャリア周波数の４倍という高速である
ため、クロック信号の位相を変化させることは容易では
ない。
【０００８】よって、本発明は、受信信号とクロック信
号との位相関係を容易に調整することのできるディジタ
ル処理型直交検波回路を提供することを目的とする。
号との位相関係を容易に調整することのできるディジタ
ル処理型直交検波回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明に係るディジタル
処理型直交検波回路は、直交変調波をキャリア周波数の
４倍の周波数でサンプリングした後４系統に分配する分
配手段と、この分配手段からの４系統のデータと位相制
御信号とを入力し、その４系統のデータから位相制御信
号で指示される検波位相に応じたデータを選択する位相
制御手段と、この位相制御手段が出力したデータの符号
反転と時間合成とを行ってＩｃｈ信号とＱｃｈ信号とを
生成する信号合成手段とを備えたものである。
処理型直交検波回路は、直交変調波をキャリア周波数の
４倍の周波数でサンプリングした後４系統に分配する分
配手段と、この分配手段からの４系統のデータと位相制
御信号とを入力し、その４系統のデータから位相制御信
号で指示される検波位相に応じたデータを選択する位相
制御手段と、この位相制御手段が出力したデータの符号
反転と時間合成とを行ってＩｃｈ信号とＱｃｈ信号とを
生成する信号合成手段とを備えたものである。
【００１０】
【作用】本発明における分配手段は、直交変調波のサン
プリング値を例えばシリアル−パラレル転換して４系統
に分離する。位相制御手段は、４系統のデータから、位
相制御信号が指示する検波位相に合致する各データを選
択してそれらを出力する。そして、信号合成手段は、π
位相のデータと３π／２位相のデータとを符号反転した
後、０位相、π／２位相、π位相、３π／２位相のデー
タを時系列的に合成する。
プリング値を例えばシリアル−パラレル転換して４系統
に分離する。位相制御手段は、４系統のデータから、位
相制御信号が指示する検波位相に合致する各データを選
択してそれらを出力する。そして、信号合成手段は、π
位相のデータと３π／２位相のデータとを符号反転した
後、０位相、π／２位相、π位相、３π／２位相のデー
タを時系列的に合成する。
【００１１】
【実施例】図１は本発明の一実施例によるディジタル処
理型直交検波回路の構成を示すブロック図である。図に
示すように、受信信号は、シリアル−パラレル変換器
（以下、Ｓ−Ｐ変換器という。）１で、Ｄ端子に入力す
るクロック信号でサンプリングされた後、クロック信号
に同期して４系統に分配される。また、位相制御回路２
は、Ｓ−Ｐ変換器１の各出力を入力する。
理型直交検波回路の構成を示すブロック図である。図に
示すように、受信信号は、シリアル−パラレル変換器
（以下、Ｓ−Ｐ変換器という。）１で、Ｄ端子に入力す
るクロック信号でサンプリングされた後、クロック信号
に同期して４系統に分配される。また、位相制御回路２
は、Ｓ−Ｐ変換器１の各出力を入力する。
【００１２】そして、Ｓ−Ｐ変換器１の第１の出力はレ
ジスタＲ４に、第２の出力はレジスタＲ５に、Ｓ−Ｐ変
換器１の第３の出力はレジスタＲ６に、そして、第４の
出力はレジスタＲ７に入力する。また、次のＳ−Ｐ変換
器１のデータ出力タイミングで、レジスタＲ５の内容は
レジスタＲ１に、レジスタＲ６の内容はレジスタＲ２
に、そして、レジスタＲ７の内容はレジスタＲ３に移動
する。
ジスタＲ４に、第２の出力はレジスタＲ５に、Ｓ−Ｐ変
換器１の第３の出力はレジスタＲ６に、そして、第４の
出力はレジスタＲ７に入力する。また、次のＳ−Ｐ変換
器１のデータ出力タイミングで、レジスタＲ５の内容は
レジスタＲ１に、レジスタＲ６の内容はレジスタＲ２
に、そして、レジスタＲ７の内容はレジスタＲ３に移動
する。
【００１３】レジスタＲ４の内容は、４入力セレクタ２
２ａの４番目、４入力セレクタ２２ｂの３番目、４入力
セレクタ２２ｃの２番目、および４入力セレクタ２２ｄ
の１番目の４つの入力に入力する。レジスタＲ５の内容
は、４入力セレクタ２２ｂの４番目の入力、４入力セレ
クタ２２ｃの３番目の入力、および４入力セレクタ２２
ｄの２番目の入力に入力する。また、レジスタＲ１の内
容は、４入力セレクタ２２ａの１番目の入力に入力す
る。
２ａの４番目、４入力セレクタ２２ｂの３番目、４入力
セレクタ２２ｃの２番目、および４入力セレクタ２２ｄ
の１番目の４つの入力に入力する。レジスタＲ５の内容
は、４入力セレクタ２２ｂの４番目の入力、４入力セレ
クタ２２ｃの３番目の入力、および４入力セレクタ２２
ｄの２番目の入力に入力する。また、レジスタＲ１の内
容は、４入力セレクタ２２ａの１番目の入力に入力す
る。
【００１４】レジスタＲ６の内容は、４入力セレクタ２
２ｃの４番目の入力、および４入力セレクタ２２ｄの３
番目の入力に入力する。また、レジスタＲ２の内容は、
４入力セレクタ２２ａの２番目の入力、および４入力セ
レクタ２２ｂの１番目の入力に入力する。レジスタＲ７
の内容は、４入力セレクタ２２ｄの４番目の入力に入力
する。また、レジスタＲ３の内容は、４入力セレクタ２
２ａの３番目の入力、４入力セレクタ２２ｂの２番目の
入力、および４入力セレクタ２２ｃの１番目の入力に入
力する。
２ｃの４番目の入力、および４入力セレクタ２２ｄの３
番目の入力に入力する。また、レジスタＲ２の内容は、
４入力セレクタ２２ａの２番目の入力、および４入力セ
レクタ２２ｂの１番目の入力に入力する。レジスタＲ７
の内容は、４入力セレクタ２２ｄの４番目の入力に入力
する。また、レジスタＲ３の内容は、４入力セレクタ２
２ａの３番目の入力、４入力セレクタ２２ｂの２番目の
入力、および４入力セレクタ２２ｃの１番目の入力に入
力する。
【００１５】結局、各レジスタＲ１〜Ｒ７内の値は、下
表に示すように各４−１セレクタ（以下、４入力セレク
タという。）２２ａ〜２２ｄに入力する。 セレクタ入力端子 １ ２ ３ ４ ０位相セレクタ （２２ａ） Ｒ１ Ｒ２ Ｒ３ Ｒ４ π/2位相セレクタ （２２ｂ） Ｒ２ Ｒ３ Ｒ４ Ｒ５ π位相セレクタ （２２ｃ） Ｒ３ Ｒ４ Ｒ５ Ｒ６ 3π/2位相セレクタ（２２ｄ） Ｒ４ Ｒ５ Ｒ６ Ｒ７ （表１） そして、各４入力セレクタ２２ａ〜２２ｄは、Ｅ端子に
入力する位相制御信号に従って、所定の入力端子に入力
されたデータを選択し、それを出力する。信号合成回路
３は、位相制御回路２の出力、すなわち０位相セレクタ
（４入力セレクタ２２ａ）、π/2位相セレクタ（４入力
セレクタ２２ｂ）、π位相セレクタ（４入力セレクタ２
２ｃ）、および 3π/2位相セレクタ（４入力セレクタ２
２ｄ）の出力を入力し、それらを０位相のデータ、π／
２位相のデータ、π位相のデータ、および３π／２位相
のデータの順序で（すなわち、時間合成して）ベースバ
ンド信号として出力する。
表に示すように各４−１セレクタ（以下、４入力セレク
タという。）２２ａ〜２２ｄに入力する。 セレクタ入力端子 １ ２ ３ ４ ０位相セレクタ （２２ａ） Ｒ１ Ｒ２ Ｒ３ Ｒ４ π/2位相セレクタ （２２ｂ） Ｒ２ Ｒ３ Ｒ４ Ｒ５ π位相セレクタ （２２ｃ） Ｒ３ Ｒ４ Ｒ５ Ｒ６ 3π/2位相セレクタ（２２ｄ） Ｒ４ Ｒ５ Ｒ６ Ｒ７ （表１） そして、各４入力セレクタ２２ａ〜２２ｄは、Ｅ端子に
入力する位相制御信号に従って、所定の入力端子に入力
されたデータを選択し、それを出力する。信号合成回路
３は、位相制御回路２の出力、すなわち０位相セレクタ
（４入力セレクタ２２ａ）、π/2位相セレクタ（４入力
セレクタ２２ｂ）、π位相セレクタ（４入力セレクタ２
２ｃ）、および 3π/2位相セレクタ（４入力セレクタ２
２ｄ）の出力を入力し、それらを０位相のデータ、π／
２位相のデータ、π位相のデータ、および３π／２位相
のデータの順序で（すなわち、時間合成して）ベースバ
ンド信号として出力する。
【００１６】なお、本実施例では、分配手段はＳ−Ｐ変
換器１で実現され、位相制御手段は位相制御回路２で実
現され、信号合成手段は、信号合成回路３で実現されて
いる。
換器１で実現され、位相制御手段は位相制御回路２で実
現され、信号合成手段は、信号合成回路３で実現されて
いる。
【００１７】次に動作について図３（ａ）〜（ｄ）を参
照して説明する。図３（ｂ）に示すように、直交変調波
においては、４つの検波初期位相が存在する。そこで、
まず、Ｓ−Ｐ変換器１が受信信号を４つの系統に分配す
る。すなわち、Ｓ−Ｐ変換器１の各出力端子から、下表
に示すように、各検波初期位相に対応した信号が出力さ
れる。 Ｓ−Ｐ変換器出力端子 １ ２ ３ ４ 初期位相＃０ −Ｑn-1 Ｉn Ｑn −Ｉn 初期位相＃１ Ｉn Ｑn −Ｉn −Ｑn 初期位相＃２ Ｑn −Ｉn −Ｑn Ｉn+1 初期位相＃３ −Ｉn −Ｑn Ｉn+1 Ｑn+1 （表２） この表からわかるように、 −Ｑn-1 ，Ｉn ，Ｑn ，−Ｉn ，−Ｑn ，Ｉn+1 ，Ｑn+
1 の７つのデータがあれば、任意の検波初期位相によるデ
ータを再生することができる。
照して説明する。図３（ｂ）に示すように、直交変調波
においては、４つの検波初期位相が存在する。そこで、
まず、Ｓ−Ｐ変換器１が受信信号を４つの系統に分配す
る。すなわち、Ｓ−Ｐ変換器１の各出力端子から、下表
に示すように、各検波初期位相に対応した信号が出力さ
れる。 Ｓ−Ｐ変換器出力端子 １ ２ ３ ４ 初期位相＃０ −Ｑn-1 Ｉn Ｑn −Ｉn 初期位相＃１ Ｉn Ｑn −Ｉn −Ｑn 初期位相＃２ Ｑn −Ｉn −Ｑn Ｉn+1 初期位相＃３ −Ｉn −Ｑn Ｉn+1 Ｑn+1 （表２） この表からわかるように、 −Ｑn-1 ，Ｉn ，Ｑn ，−Ｉn ，−Ｑn ，Ｉn+1 ，Ｑn+
1 の７つのデータがあれば、任意の検波初期位相によるデ
ータを再生することができる。
【００１８】例えば、検波初期位相＃０で位相制御回路
２にデータが入力された場合には、各レジスタＲ１〜Ｒ
７内に、以下のようにデータが格納される。 Ｒ１ Ｒ２ Ｒ３ Ｒ４ Ｒ５ Ｒ６ Ｒ７ Ｑn-1 Ｉn Ｑn −Ｉn −Ｑn Ｉn+1 Ｑn+1 （表３） 検波初期位相を＃１に変化させる場合には、その時点
で、各４入力セレクタ２２ａ〜２２ｄは、初期位相＃１
を指定する位相制御信号に応じて、（Ｉn Ｑn−Ｉn
−Ｑn ）を選択する。すなわち、各４入力セレクタ２
２ａ〜２２ｄがそれぞれ第２の入力を選択して各出力端
子に出力すれば、表１および表３より、４入力セレクタ
２２ａからＩn 、４入力セレクタ２２ｂからＱn 、４入
力セレクタ２２ｃから−Ｉn 、４入力セレクタ２２ｄか
ら−Ｑn が出力されることがわかる。
２にデータが入力された場合には、各レジスタＲ１〜Ｒ
７内に、以下のようにデータが格納される。 Ｒ１ Ｒ２ Ｒ３ Ｒ４ Ｒ５ Ｒ６ Ｒ７ Ｑn-1 Ｉn Ｑn −Ｉn −Ｑn Ｉn+1 Ｑn+1 （表３） 検波初期位相を＃１に変化させる場合には、その時点
で、各４入力セレクタ２２ａ〜２２ｄは、初期位相＃１
を指定する位相制御信号に応じて、（Ｉn Ｑn−Ｉn
−Ｑn ）を選択する。すなわち、各４入力セレクタ２
２ａ〜２２ｄがそれぞれ第２の入力を選択して各出力端
子に出力すれば、表１および表３より、４入力セレクタ
２２ａからＩn 、４入力セレクタ２２ｂからＱn 、４入
力セレクタ２２ｃから−Ｉn 、４入力セレクタ２２ｄか
ら−Ｑn が出力されることがわかる。
【００１９】これらの４つのデータは、信号合成回路３
に入力する。信号合成回路３において、π/2位相セレク
タ（４入力セレクタ２２ｂ）の出力データは補数回路３
１ｉで符号反転され、３π/2位相セレクタ（４入力セレ
クタ２２ｄ）の出力データは補数回路３１ｑで符号反転
される。
に入力する。信号合成回路３において、π/2位相セレク
タ（４入力セレクタ２２ｂ）の出力データは補数回路３
１ｉで符号反転され、３π/2位相セレクタ（４入力セレ
クタ２２ｄ）の出力データは補数回路３１ｑで符号反転
される。
【００２０】信号合成回路３の２−１セレクタ（以下、
２入力セレクタという。）３２ｉは４入力セレクタ２２
ａの出力データと補数回路３１ｉの出力データとを入力
し、２入力セレクタ３２ｑは４入力セレクタ２２ｃの出
力データと補数回路３１ｑの出力データとを入力する。
そして、２入力セレクタ３２ｉは、まず、４入力セレク
タ２２ａの出力データを出力し、後段の識別器における
次の符号識別タイミングで、補数回路３１ｉの出力デー
タを出力する。同様に、２入力セレクタ３２ｑは、ま
ず、４入力セレクタ２２ｂの出力データを出力し、後段
の回路における次の符号判定タイミングで、補数回路３
１ｑの出力データを出力する。そして、Ｓ−Ｐ変換器１
に端子Ｄから４クロックが入りシリアルデータの更新が
なされると、再度上記処理が実行される。
２入力セレクタという。）３２ｉは４入力セレクタ２２
ａの出力データと補数回路３１ｉの出力データとを入力
し、２入力セレクタ３２ｑは４入力セレクタ２２ｃの出
力データと補数回路３１ｑの出力データとを入力する。
そして、２入力セレクタ３２ｉは、まず、４入力セレク
タ２２ａの出力データを出力し、後段の識別器における
次の符号識別タイミングで、補数回路３１ｉの出力デー
タを出力する。同様に、２入力セレクタ３２ｑは、ま
ず、４入力セレクタ２２ｂの出力データを出力し、後段
の回路における次の符号判定タイミングで、補数回路３
１ｑの出力データを出力する。そして、Ｓ−Ｐ変換器１
に端子Ｄから４クロックが入りシリアルデータの更新が
なされると、再度上記処理が実行される。
【００２１】また、例えば、検波位相を＃３に変化させ
る場合には、各４入力セレクタ２２ａ〜２２ｄは、検波
位相＃３を指定する位相制御信号に応じてそれぞれ第４
の入力を選択し、（−Ｉn −Ｑn Ｉn+1 Ｑn+1 ）
を出力する。信号合成回路３は、上記実施例における処
理と同様の処理を行って検波位相＃３によるベースバン
ド信号を出力する。
る場合には、各４入力セレクタ２２ａ〜２２ｄは、検波
位相＃３を指定する位相制御信号に応じてそれぞれ第４
の入力を選択し、（−Ｉn −Ｑn Ｉn+1 Ｑn+1 ）
を出力する。信号合成回路３は、上記実施例における処
理と同様の処理を行って検波位相＃３によるベースバン
ド信号を出力する。
【００２２】以上のようにして、検波位相＃０で入力さ
れたデータから、異なる検波位相によるデータを生成で
きる。そして、従来の構成において用いられていた乗算
器は補数回路３１ｉ，３１ｑで置き換えられ、かつ、反
転信号系列と非反転信号系列とが並列処理されるので、
回路の高速化が可能になっている。なお、他の検波初期
位相でデータが入力されたときにも、各４入力セレクタ
２２ａ〜２２ｄにおける位相制御信号と入力選択との関
係は異なるものの、上記実施例における処理と同様の処
理によって、任意の検波初期位相によるデータを生成で
きる。
れたデータから、異なる検波位相によるデータを生成で
きる。そして、従来の構成において用いられていた乗算
器は補数回路３１ｉ，３１ｑで置き換えられ、かつ、反
転信号系列と非反転信号系列とが並列処理されるので、
回路の高速化が可能になっている。なお、他の検波初期
位相でデータが入力されたときにも、各４入力セレクタ
２２ａ〜２２ｄにおける位相制御信号と入力選択との関
係は異なるものの、上記実施例における処理と同様の処
理によって、任意の検波初期位相によるデータを生成で
きる。
【００２３】なお、上記実施例では、ディジタルフィル
タが含まれていない構成が示されているが、各チャネル
の出力データに対するディジタルフィルタを配置した場
合であっても、上記実施例の場合と同様に信号処理でき
る。
タが含まれていない構成が示されているが、各チャネル
の出力データに対するディジタルフィルタを配置した場
合であっても、上記実施例の場合と同様に信号処理でき
る。
【００２４】
【発明の効果】以上のように、本発明によれば、ディジ
タル処理型直交検波回路が、入力された信号を４分配
し、位相制御信号の指示に応じて分配されたデータを選
択する構成であるから、どのような検波初期位相で入力
された信号に対しても、データの切り替え操作のみで任
意の検波初期位相のデータに変化させることができるも
のを提供できる。すなわち、受信信号とクロック信号と
の位相関係を容易に調整することができるものを提供で
きる。また、反転信号系列と非反転信号系列とを並列処
理して高速処理を実現できる。
タル処理型直交検波回路が、入力された信号を４分配
し、位相制御信号の指示に応じて分配されたデータを選
択する構成であるから、どのような検波初期位相で入力
された信号に対しても、データの切り替え操作のみで任
意の検波初期位相のデータに変化させることができるも
のを提供できる。すなわち、受信信号とクロック信号と
の位相関係を容易に調整することができるものを提供で
きる。また、反転信号系列と非反転信号系列とを並列処
理して高速処理を実現できる。
【図１】本発明の一実施例によるディジタル処理型直交
検波回路の構成を示すブロック図である。
検波回路の構成を示すブロック図である。
【図２】ディジタル処理による直交検波の動作原理を示
すタイミング図である。
すタイミング図である。
【図３】従来のディジタル処理型直交検波回路の構成を
示すブロック図である。
示すブロック図である。
１ シリアル−パラレル変換器 ２ 位相制御回路 ３ 信号合成回路 Ｒ１〜Ｒ７ レジスタ ２２ａ〜２２ｄ ４入力セレクタ ３１ｉ，３１ｑ 補数回路 ３２ｉ，３２ｑ ２入力セレクタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−41005（ＪＰ，Ａ) 特開 平３−30503（ＪＰ，Ａ) 特開 平１−103052（ＪＰ，Ａ) 特開 昭62−180634（ＪＰ，Ａ) 岡田 隆 外１名，”高速直交検波器 用ＬＳＩ”，1993年電子情報通信学会春 季大会講演論文集第２分冊Ｂ−443，電 子情報通信学会，1993年３月，ｐａｇｅ ２−444 (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 27/00 - 27/38 H03D 3/00
Claims (1)
- 【請求項１】 直交変調波をディジタル処理によって検
波するディジタル処理型直交検波回路において、 前記直交変調波をキャリア周波数の４倍の周波数でサン
プリングした後、４系統に分配する分配手段と、 この分配手段からの４系統のデータと位相制御信号とを
入力し、前記４系統のデータから、前記位相制御信号で
指示される検波位相に応じたデータを選択する位相制御
手段と、 この位相制御手段が出力したデータの符号反転と時間合
成とを行って同相成分信号と直交成分信号とを生成する
信号合成手段とを備えたことを特徴とするディジタル処
理型直交検波回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02798993A JP3228361B2 (ja) | 1993-02-17 | 1993-02-17 | ディジタル処理型直交検波回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02798993A JP3228361B2 (ja) | 1993-02-17 | 1993-02-17 | ディジタル処理型直交検波回路 |
Publications (2)
| Publication Number | Publication Date |
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Family Applications (1)
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Families Citing this family (2)
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-
1993
- 1993-02-17 JP JP02798993A patent/JP3228361B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 岡田 隆 外１名，"高速直交検波器用ＬＳＩ"，１９９３年電子情報通信学会春季大会講演論文集第２分冊Ｂ−４４３，電子情報通信学会，１９９３年３月，ｐａｇｅ２−４４４ |
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| Publication number | Publication date |
|---|---|
| JPH06244890A (ja) | 1994-09-02 |
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