JPH0750699A - π/4QPSK変調波の遅延検波方式による復調装置 - Google Patents
π/4QPSK変調波の遅延検波方式による復調装置Info
- Publication number
- JPH0750699A JPH0750699A JP5213343A JP21334393A JPH0750699A JP H0750699 A JPH0750699 A JP H0750699A JP 5213343 A JP5213343 A JP 5213343A JP 21334393 A JP21334393 A JP 21334393A JP H0750699 A JPH0750699 A JP H0750699A
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- JP
- Japan
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- signal
- phase
- received signal
- delay
- eor
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【目的】 全回路をディジタル化することにより調整を
簡単にし、小型で安定化したπ/4QPSK変調波の復
調装置を提供すること。 【構成】 受信信号と遅延手段で1シンボル時間遅延し
た受信信号とを乗算器で乗算しIベ−スバンド信号を検
波しサンプリング手段を介して信号を取り出すと共に、
受信信号と遅延手段で1シンボル時間遅延した受信信号
を移相手段で位相を90度変えた信号を乗算器で乗算し
Qベ−スバンド信号を検波しサンプリング手段を介して
信号を取り出すπ/4QPSK変調波の遅延検波方式に
よる復調装置において、遅延手段と移相手段の方法とし
てクロック信号S2で作動するシフトレジスタ1、2を
使用し、乗算器としてEOR素子3、6を使用し、前記
サンプリング手段としてDフリップフロップ5、8を使
用し、全回路をディジタル化した。
簡単にし、小型で安定化したπ/4QPSK変調波の復
調装置を提供すること。 【構成】 受信信号と遅延手段で1シンボル時間遅延し
た受信信号とを乗算器で乗算しIベ−スバンド信号を検
波しサンプリング手段を介して信号を取り出すと共に、
受信信号と遅延手段で1シンボル時間遅延した受信信号
を移相手段で位相を90度変えた信号を乗算器で乗算し
Qベ−スバンド信号を検波しサンプリング手段を介して
信号を取り出すπ/4QPSK変調波の遅延検波方式に
よる復調装置において、遅延手段と移相手段の方法とし
てクロック信号S2で作動するシフトレジスタ1、2を
使用し、乗算器としてEOR素子3、6を使用し、前記
サンプリング手段としてDフリップフロップ5、8を使
用し、全回路をディジタル化した。
Description
【0001】
【産業上の利用分野】本発明は、π/4QPSK変調波
(位相変調波)の遅延検波方式によるディジタル復調装
置に関するものである。
(位相変調波)の遅延検波方式によるディジタル復調装
置に関するものである。
【0002】
【従来技術】図5は従来のπ/4QPSK変調波の遅延
検波方式による復調装置の構成を示すブロック図であ
る。同図は4相位相変調波の復調装置の例で、本例の装
置は遅延検波回路5−1、乗算器5−2、5−7、ロ−
パスフィルタ5−3、5−8、サンプリング回路5−
4、5−9、同期信号再生器5−6から構成される。
検波方式による復調装置の構成を示すブロック図であ
る。同図は4相位相変調波の復調装置の例で、本例の装
置は遅延検波回路5−1、乗算器5−2、5−7、ロ−
パスフィルタ5−3、5−8、サンプリング回路5−
4、5−9、同期信号再生器5−6から構成される。
【0003】4相位相変調波は、送信デ−タの2進デ−
タ系列を2ビットずつ1組(ダイビットと呼ぶ)にして
論理回路で2系統の符号系列にした後、それぞれを位相
がπ/2異なるIベ−スバンド搬送波及びQベ−スバン
ド搬送波で2相変調を行い、双方の出力の代数和をとっ
たものである。
タ系列を2ビットずつ1組(ダイビットと呼ぶ)にして
論理回路で2系統の符号系列にした後、それぞれを位相
がπ/2異なるIベ−スバンド搬送波及びQベ−スバン
ド搬送波で2相変調を行い、双方の出力の代数和をとっ
たものである。
【0004】遅延検波は、受信信号とこれを1シンボル
時間(1ダイビット分)遅延させた信号とを乗算して検
波するもので、同図において、受信信号は遅延回路5−
1で1シンボル時間遅れ、その出力信号と受信信号が乗
算器5−2で乗算されロ−パスフィルタ5−3、サンプ
リング回路5−4を介してIベ−スバンド成分の出力信
号が取り出される。一方、Qベ−スバンド成分の出力信
号は、遅延回路5−1で1シンボル時間遅れた信号を移
相器5−5でπ/2ずらした信号と受信信号が乗算器5
−7で乗算され、ロ−パスフィルタ5−8、サンプリン
グ回路5−9を通して取り出される。同期信号発生器5
−6は、サンプリング回路5−4、5−9に供給する同
期信号を発生するためのものである。
時間(1ダイビット分)遅延させた信号とを乗算して検
波するもので、同図において、受信信号は遅延回路5−
1で1シンボル時間遅れ、その出力信号と受信信号が乗
算器5−2で乗算されロ−パスフィルタ5−3、サンプ
リング回路5−4を介してIベ−スバンド成分の出力信
号が取り出される。一方、Qベ−スバンド成分の出力信
号は、遅延回路5−1で1シンボル時間遅れた信号を移
相器5−5でπ/2ずらした信号と受信信号が乗算器5
−7で乗算され、ロ−パスフィルタ5−8、サンプリン
グ回路5−9を通して取り出される。同期信号発生器5
−6は、サンプリング回路5−4、5−9に供給する同
期信号を発生するためのものである。
【0005】
【発明が解決しようとする課題】しかしながら、従来の
遅延検波回路においては、現在の受信信号と1シンボル
時間前の受信信号の相対位置変化がI/Qベ−スバンド
成分の信号として出力されるので遅延回路5−1の1シ
ンボルの遅れ時間は非常に正確な時間が要求され、しか
も遅延回路5−1、移相器5−5、乗算器5−2、5−
7等はアナログ回路で構成されるため調整が複雑で小型
化が困難であると云う問題があった。
遅延検波回路においては、現在の受信信号と1シンボル
時間前の受信信号の相対位置変化がI/Qベ−スバンド
成分の信号として出力されるので遅延回路5−1の1シ
ンボルの遅れ時間は非常に正確な時間が要求され、しか
も遅延回路5−1、移相器5−5、乗算器5−2、5−
7等はアナログ回路で構成されるため調整が複雑で小型
化が困難であると云う問題があった。
【0006】本発明は上述の点に鑑みてなされたもの
で、上記問題点を除去し、全回路をディジタル化するこ
とにより調整を簡単にし、小型で安定化したπ/4QP
SK変調波の復調装置を提供することを目的とする。
で、上記問題点を除去し、全回路をディジタル化するこ
とにより調整を簡単にし、小型で安定化したπ/4QP
SK変調波の復調装置を提供することを目的とする。
【0007】
【課題を解決するための手段】上記課題を解決するため
本発明は、受信信号を1シンボル時間遅延する遅延手段
と、位相を90度変える移相手段と、複数の乗算器及び
サンプリング手段を備え、受信信号と、遅延手段で1シ
ンボル時間遅延した受信信号を乗算器で乗算しIベ−ス
バンド信号を検波しサンプリング手段を介して信号を取
り出すと共に、受信信号と、遅延手段で1シンボル時間
遅延した受信信号を移相手段で位相を90度変えた信号
を乗算器で乗算しQベ−スバンド信号を検波しサンプリ
ング手段を介して信号を取り出すπ/4QPSK変調波
の遅延検波方式による復調装置において、図1に示すよ
うに遅延手段と移相手段の方法としてクロック信号S2
で動作するシフトレジスタ1、2を使用し、乗算器とし
てEOR素子3、6を使用し、前記サンプリング手段と
してDフリップフロップ5、8を使用し、全回路をディ
ジタル化したことを特徴とする。
本発明は、受信信号を1シンボル時間遅延する遅延手段
と、位相を90度変える移相手段と、複数の乗算器及び
サンプリング手段を備え、受信信号と、遅延手段で1シ
ンボル時間遅延した受信信号を乗算器で乗算しIベ−ス
バンド信号を検波しサンプリング手段を介して信号を取
り出すと共に、受信信号と、遅延手段で1シンボル時間
遅延した受信信号を移相手段で位相を90度変えた信号
を乗算器で乗算しQベ−スバンド信号を検波しサンプリ
ング手段を介して信号を取り出すπ/4QPSK変調波
の遅延検波方式による復調装置において、図1に示すよ
うに遅延手段と移相手段の方法としてクロック信号S2
で動作するシフトレジスタ1、2を使用し、乗算器とし
てEOR素子3、6を使用し、前記サンプリング手段と
してDフリップフロップ5、8を使用し、全回路をディ
ジタル化したことを特徴とする。
【0008】
【作用】本発明は、クロック信号S2で作動するシフト
レジスタ1、2を遅延手段及び移相手段として使用する
ことにより時間精度はクロック信号S2の精度で決まる
ので従来のように製品個々の部品で調整する必要がな
く、調整が簡単になり動作が安定する。また、全回路が
ディジタル回路で構成されているので、LSI化にも適
して小型化するにも容易になる。なお、入力受信信号S
1は受信信号増幅部(図示せず)において飽和させ、ジ
ッタのない方形波を生成できるようにしておく。
レジスタ1、2を遅延手段及び移相手段として使用する
ことにより時間精度はクロック信号S2の精度で決まる
ので従来のように製品個々の部品で調整する必要がな
く、調整が簡単になり動作が安定する。また、全回路が
ディジタル回路で構成されているので、LSI化にも適
して小型化するにも容易になる。なお、入力受信信号S
1は受信信号増幅部(図示せず)において飽和させ、ジ
ッタのない方形波を生成できるようにしておく。
【0009】
【実施例】以下、本発明の一実施例を図面に基づいて詳
細に説明する。図1は本発明のπ/4QPSK変調波の
遅延検波方式による復調装置の構成を示すブロック図で
ある。同図は4相位相変調波の復調装置の例で、図示す
るように本発明の復調装置はN1段から成るシフトレジ
スタ1、N2段から成るシフトレジスタ2、N3段から
成るシフトレジスタ4,7、EOR素子3,6、Dフリ
ップフロップ5,8で構成される。
細に説明する。図1は本発明のπ/4QPSK変調波の
遅延検波方式による復調装置の構成を示すブロック図で
ある。同図は4相位相変調波の復調装置の例で、図示す
るように本発明の復調装置はN1段から成るシフトレジ
スタ1、N2段から成るシフトレジスタ2、N3段から
成るシフトレジスタ4,7、EOR素子3,6、Dフリ
ップフロップ5,8で構成される。
【0010】前述したように4相位相変調波は、送信デ
−タの2進デ−タ系列を2ビットずつ1組(ダイビット
と呼ぶ)にして論理回路で2系統の符号系列にした後、
それぞれをIベ−スバンド搬送波及び、それより位相が
π/2進んだQベ−スバンド搬送波で2相変調を行い、
双方の出力の代数和をとったものである。
−タの2進デ−タ系列を2ビットずつ1組(ダイビット
と呼ぶ)にして論理回路で2系統の符号系列にした後、
それぞれをIベ−スバンド搬送波及び、それより位相が
π/2進んだQベ−スバンド搬送波で2相変調を行い、
双方の出力の代数和をとったものである。
【0011】次に図1に従って説明する。受信信号S1
はEOR素子3の端子31とシフトレジスタ1に入力さ
れ、シフトレジスタ1の出力信号S3はシフトレジスタ
2に入力され、その出力信号S4はEOR素子3の端子
32に入力される。EOR素子3の出力端子33から出
力されるI−EOR出力信号S5はDフリップフロップ
5の入力Dとシフトレジスタ4に入力され、シフトレジ
スタ4の出力信号S6はDフリップフロップ5のクロッ
ク端子CKに入力される。
はEOR素子3の端子31とシフトレジスタ1に入力さ
れ、シフトレジスタ1の出力信号S3はシフトレジスタ
2に入力され、その出力信号S4はEOR素子3の端子
32に入力される。EOR素子3の出力端子33から出
力されるI−EOR出力信号S5はDフリップフロップ
5の入力Dとシフトレジスタ4に入力され、シフトレジ
スタ4の出力信号S6はDフリップフロップ5のクロッ
ク端子CKに入力される。
【0012】また、受信信号S1はEOR素子6の端子
62に入力され、上記シフトレジスタ1の出力信号S3
はEOR素子6の端子61に入力される。EOR素子6
の出力端子63から出力されるQ−EOR出力信号S8
はDフリップフロップ8の入力Dとシフトレジスタ7に
入力され、シフトレジスタ7の出力信号S9はDフリッ
プフロップ8のクロック端子CKに入力される。上記各
シフトレジスタ1、2、4、7はクロック信号S2で動
作する。
62に入力され、上記シフトレジスタ1の出力信号S3
はEOR素子6の端子61に入力される。EOR素子6
の出力端子63から出力されるQ−EOR出力信号S8
はDフリップフロップ8の入力Dとシフトレジスタ7に
入力され、シフトレジスタ7の出力信号S9はDフリッ
プフロップ8のクロック端子CKに入力される。上記各
シフトレジスタ1、2、4、7はクロック信号S2で動
作する。
【0013】受信信号S1はシフトレジスタ1、2を通
ることによりクロック信号S2のN1+N2ステップだ
け遅れ、信号S4として出力される。ここでN1+N2
ステップは受信信号S1に含まれる送信デ−タの1シン
ボル時間(1ダイビット分、即ち、1周期)に等しく設
定されている。N1は3/4周期に等しいステップ、N
2は1/4周期に等しいステップが設定されている。
ることによりクロック信号S2のN1+N2ステップだ
け遅れ、信号S4として出力される。ここでN1+N2
ステップは受信信号S1に含まれる送信デ−タの1シン
ボル時間(1ダイビット分、即ち、1周期)に等しく設
定されている。N1は3/4周期に等しいステップ、N
2は1/4周期に等しいステップが設定されている。
【0014】受信信号S1と1シンボル時間遅れた信号
S4はEOR素子3に入力され比較されI−EOR出力
信号S5が出力される。受信信号S1と1シンボル時間
遅れの信号S4が無変調で位相が変化していない時、受
信信号S1と信号S4が等しいのでEOR素子3の出力
I−EOR出力信号S5は’0’(ロ−レベル)とな
る。即ち、Iベ−スバンドであるI−EOR出力信号S
5は位相変調された受信信号S1の位相変化量がπ/2
以下の時にEOR素子3のI−EOR出力信号S5はハ
イレベルよりもロ−レベルの期間が長く、周波数が受信
信号S1の周波数の2倍の方形波となる。
S4はEOR素子3に入力され比較されI−EOR出力
信号S5が出力される。受信信号S1と1シンボル時間
遅れの信号S4が無変調で位相が変化していない時、受
信信号S1と信号S4が等しいのでEOR素子3の出力
I−EOR出力信号S5は’0’(ロ−レベル)とな
る。即ち、Iベ−スバンドであるI−EOR出力信号S
5は位相変調された受信信号S1の位相変化量がπ/2
以下の時にEOR素子3のI−EOR出力信号S5はハ
イレベルよりもロ−レベルの期間が長く、周波数が受信
信号S1の周波数の2倍の方形波となる。
【0015】一方、EOR素子6の端子61に入力され
る信号S3は、受信信号S1の位相をシフトレジスタ1
でπ/2だけ進め(=3/4周期遅れ)たものである。
従って受信信号S1と受信信号S1をπ/2進めた信号
S3がEOR素子6に入力され比較されQベ−スバンド
であるQ−EOR出力信号S8が出力される。
る信号S3は、受信信号S1の位相をシフトレジスタ1
でπ/2だけ進め(=3/4周期遅れ)たものである。
従って受信信号S1と受信信号S1をπ/2進めた信号
S3がEOR素子6に入力され比較されQベ−スバンド
であるQ−EOR出力信号S8が出力される。
【0016】図2はπ/4QPSK変調波に含まれる送
信デ−タの位相配置を示す図である。上述したようにI
ベ−スバンドであるI−EOR出力信号S5は送信デ−
タが’00’及び’10’の時、位相変調された受信信
号S1の位相変化量がπ/2以下となり出力I−EOR
出力信号S5はハイレベルよりもロ−レベルの期間が長
く、周波数が受信信号S1の周波数の2倍の方形波とな
り、Qベ−スバンドであるQ−EOR出力信号S8は送
信デ−タが’01’及び’00’の時ハイレベルよりも
ロ−レベルの期間が長く、周波数が受信信号S1の周波
数の2倍の方形波となる。
信デ−タの位相配置を示す図である。上述したようにI
ベ−スバンドであるI−EOR出力信号S5は送信デ−
タが’00’及び’10’の時、位相変調された受信信
号S1の位相変化量がπ/2以下となり出力I−EOR
出力信号S5はハイレベルよりもロ−レベルの期間が長
く、周波数が受信信号S1の周波数の2倍の方形波とな
り、Qベ−スバンドであるQ−EOR出力信号S8は送
信デ−タが’01’及び’00’の時ハイレベルよりも
ロ−レベルの期間が長く、周波数が受信信号S1の周波
数の2倍の方形波となる。
【0017】図3は送信デ−タとI/Q−EOR出力信
号の対応を示すタイミングチャ−トである。同図でI−
EOR出力信号S5は送信デ−タが’10’及び’0
0’の時ハイレベルよりもロ−レベルの期間が長い方形
波となり、送信デ−タが’11’及び’01’の時ロ−
レベルよりもハイレベルの期間が長い方形波となり、周
波数は受信信号S1の周波数の2倍となることを示す。
Q−EOR出力信号S8は送信デ−タが’00’及び’
01’の時ハイレベルよりもロ−レベルの期間が長い方
形波となり、送信デ−タが’10’及び’11’の時ロ
−レベルよりもハイレベルの期間が長い方形波となり、
周波数が受信信号S1の周波数の2倍となることを示
す。
号の対応を示すタイミングチャ−トである。同図でI−
EOR出力信号S5は送信デ−タが’10’及び’0
0’の時ハイレベルよりもロ−レベルの期間が長い方形
波となり、送信デ−タが’11’及び’01’の時ロ−
レベルよりもハイレベルの期間が長い方形波となり、周
波数は受信信号S1の周波数の2倍となることを示す。
Q−EOR出力信号S8は送信デ−タが’00’及び’
01’の時ハイレベルよりもロ−レベルの期間が長い方
形波となり、送信デ−タが’10’及び’11’の時ロ
−レベルよりもハイレベルの期間が長い方形波となり、
周波数が受信信号S1の周波数の2倍となることを示
す。
【0018】図4は図1のDフリップフロップの動作を
示す図である。Dフリップフロップ5のクロック端子C
Kにはシフトレジスタ4を通してI−EOR出力信号S
5がπ/2遅れて入力され、Dフリップフロップ5はそ
の立ち上がりエッジで動作する。従って図4に示すよう
にDフリップフロップ5はI−EOR出力信号S5のπ
/2(時間t)遅れた点Pの値をラッチして出力する。
即ち、Dフリップフロップ5はロ−パスフィルタとして
作用し、I出力信号S7はI−EOR出力信号S5のハ
イレベルの期間が長い方形波の期間のみ連続したハイレ
ベル信号として出力される。Dフリップフロップ8も全
く同じ動作でQ出力信号S10が出力される。
示す図である。Dフリップフロップ5のクロック端子C
Kにはシフトレジスタ4を通してI−EOR出力信号S
5がπ/2遅れて入力され、Dフリップフロップ5はそ
の立ち上がりエッジで動作する。従って図4に示すよう
にDフリップフロップ5はI−EOR出力信号S5のπ
/2(時間t)遅れた点Pの値をラッチして出力する。
即ち、Dフリップフロップ5はロ−パスフィルタとして
作用し、I出力信号S7はI−EOR出力信号S5のハ
イレベルの期間が長い方形波の期間のみ連続したハイレ
ベル信号として出力される。Dフリップフロップ8も全
く同じ動作でQ出力信号S10が出力される。
【0019】ここで送信デ−タに対応する変調波の位相
変化とI出力信号S7(以下Iと呼ぶ)とQ出力信号S
10(以下Qと呼ぶ)の比較をしてみると、ハイレベル
を’1’、ロ−レベルを’0’とすると、送信デ−タ’
00’(位相変化00)ではI=’0’,Q=’0’、
送信デ−タ’01’ではI=’1’,Q=’0’、送信
デ−タ’10’ではI=’0’,Q=’1’、送信デ−
タ’11’ではI=’1’,Q=’1’となっているこ
とが分かる。即ちI/Q出力信号をQ−Iの順番に直列
出力することにより復調信号が得られることが分かる。
変化とI出力信号S7(以下Iと呼ぶ)とQ出力信号S
10(以下Qと呼ぶ)の比較をしてみると、ハイレベル
を’1’、ロ−レベルを’0’とすると、送信デ−タ’
00’(位相変化00)ではI=’0’,Q=’0’、
送信デ−タ’01’ではI=’1’,Q=’0’、送信
デ−タ’10’ではI=’0’,Q=’1’、送信デ−
タ’11’ではI=’1’,Q=’1’となっているこ
とが分かる。即ちI/Q出力信号をQ−Iの順番に直列
出力することにより復調信号が得られることが分かる。
【0020】尚、上記は4相位相変調された変調波の復
調装置に関して説明したものであるが多相変調波に関し
ても全く同じ手法が適用される。
調装置に関して説明したものであるが多相変調波に関し
ても全く同じ手法が適用される。
【0021】
【発明の効果】以上、詳細に説明したように本発明によ
れば、下記のような優れた効果が期待できる。本発明の
復調装置は、クロック信号で作動するシフトレジスタを
遅延手段及び移相手段で使用することにより時間精度は
クロック信号の精度で決まるので従来のように製品個々
の部品で調整する必要がなく、調整が簡単になり動作が
安定する。また、全回路がディジタル回路で構成されて
いるので、LSI化にも適して小型化するにも容易にな
る。
れば、下記のような優れた効果が期待できる。本発明の
復調装置は、クロック信号で作動するシフトレジスタを
遅延手段及び移相手段で使用することにより時間精度は
クロック信号の精度で決まるので従来のように製品個々
の部品で調整する必要がなく、調整が簡単になり動作が
安定する。また、全回路がディジタル回路で構成されて
いるので、LSI化にも適して小型化するにも容易にな
る。
【図1】本発明のπ/4QPSK変調波の遅延検波方式
による復調装置の構成を示すブロック図である。
による復調装置の構成を示すブロック図である。
【図2】π/4QPSK変調波に含まれる送信デ−タの
位相配置を示す図である。
位相配置を示す図である。
【図3】送信デ−タとI/Q−EOR出力信号の対応を
示すタイミングチャ−トである。
示すタイミングチャ−トである。
【図4】図1のDフリップフロップの動作を示す図であ
る。
る。
【図5】従来のπ/4QPSK変調波の遅延検波方式に
よる復調装置の構成を示すブロック図である。
よる復調装置の構成を示すブロック図である。
1 シフトレジスタ 2 シフトレジスタ 3 EOR素子 4 シフトレジスタ 5 Dフリップフロップ 6 EOR素子 7 シフトレジスタ 8 Dフリップフロップ
Claims (1)
- 【請求項1】 受信信号を1シンボル時間遅延する遅延
手段と、位相を90度変える移相手段と、複数の乗算器
及びサンプリング手段を備え、受信信号と、前記遅延手
段で1シンボル時間遅延した受信信号を前記乗算器で乗
算しIベ−スバンド信号を検波し前記サンプリング手段
を介して信号を取り出すと共に、受信信号と、前記遅延
手段で1シンボル時間遅延した受信信号を前記移相手段
を介して位相を90度変えた信号を前記乗算器で乗算し
Qベ−スバンド信号を検波し前記サンプリング手段を介
して信号を取り出すπ/4QPSK変調波の遅延検波方
式による復調装置において、 前記遅延手段と前記移相手段の方法としてクロック信号
で動作するシフトレジスタを使用し、前記乗算器として
EOR素子/回路を使用し、前記サンプリング手段とし
てDフリップフロップ素子/回路を使用し、全回路をデ
ィジタル化したことを特徴とするπ/4QPSK変調波
の遅延検波方式による復調装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5213343A JPH0750699A (ja) | 1993-08-04 | 1993-08-04 | π/4QPSK変調波の遅延検波方式による復調装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5213343A JPH0750699A (ja) | 1993-08-04 | 1993-08-04 | π/4QPSK変調波の遅延検波方式による復調装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0750699A true JPH0750699A (ja) | 1995-02-21 |
Family
ID=16637589
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5213343A Pending JPH0750699A (ja) | 1993-08-04 | 1993-08-04 | π/4QPSK変調波の遅延検波方式による復調装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0750699A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105337915B (zh) * | 2015-09-30 | 2018-09-18 | 电信科学技术第一研究所有限公司 | π/4-QPSK解调器基带采样数据最佳采样点的获取方法 |
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1993
- 1993-08-04 JP JP5213343A patent/JPH0750699A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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CN105337915B (zh) * | 2015-09-30 | 2018-09-18 | 电信科学技术第一研究所有限公司 | π/4-QPSK解调器基带采样数据最佳采样点的获取方法 |
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