JPH0750699A - π／４ＱＰＳＫ変調波の遅延検波方式による復調装置 - Google Patents
π／４ＱＰＳＫ変調波の遅延検波方式による復調装置Info
- Publication number
- JPH0750699A JPH0750699A JP5213343A JP21334393A JPH0750699A JP H0750699 A JPH0750699 A JP H0750699A JP 5213343 A JP5213343 A JP 5213343A JP 21334393 A JP21334393 A JP 21334393A JP H0750699 A JPH0750699 A JP H0750699A
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- JP
- Japan
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- signal
- phase
- received signal
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【目的】 全回路をディジタル化することにより調整を
簡単にし、小型で安定化したπ／４ＱＰＳＫ変調波の復
調装置を提供すること。 【構成】 受信信号と遅延手段で１シンボル時間遅延し
た受信信号とを乗算器で乗算しＩベ−スバンド信号を検
波しサンプリング手段を介して信号を取り出すと共に、
受信信号と遅延手段で１シンボル時間遅延した受信信号
を移相手段で位相を９０度変えた信号を乗算器で乗算し
Ｑベ−スバンド信号を検波しサンプリング手段を介して
信号を取り出すπ／４ＱＰＳＫ変調波の遅延検波方式に
よる復調装置において、遅延手段と移相手段の方法とし
てクロック信号Ｓ２で作動するシフトレジスタ１、２を
使用し、乗算器としてＥＯＲ素子３、６を使用し、前記
サンプリング手段としてＤフリップフロップ５、８を使
用し、全回路をディジタル化した。
簡単にし、小型で安定化したπ／４ＱＰＳＫ変調波の復
調装置を提供すること。 【構成】 受信信号と遅延手段で１シンボル時間遅延し
た受信信号とを乗算器で乗算しＩベ−スバンド信号を検
波しサンプリング手段を介して信号を取り出すと共に、
受信信号と遅延手段で１シンボル時間遅延した受信信号
を移相手段で位相を９０度変えた信号を乗算器で乗算し
Ｑベ−スバンド信号を検波しサンプリング手段を介して
信号を取り出すπ／４ＱＰＳＫ変調波の遅延検波方式に
よる復調装置において、遅延手段と移相手段の方法とし
てクロック信号Ｓ２で作動するシフトレジスタ１、２を
使用し、乗算器としてＥＯＲ素子３、６を使用し、前記
サンプリング手段としてＤフリップフロップ５、８を使
用し、全回路をディジタル化した。
Description
【０００１】
【産業上の利用分野】本発明は、π／４ＱＰＳＫ変調波
（位相変調波）の遅延検波方式によるディジタル復調装
置に関するものである。
（位相変調波）の遅延検波方式によるディジタル復調装
置に関するものである。
【０００２】
【従来技術】図５は従来のπ／４ＱＰＳＫ変調波の遅延
検波方式による復調装置の構成を示すブロック図であ
る。同図は４相位相変調波の復調装置の例で、本例の装
置は遅延検波回路５−１、乗算器５−２、５−７、ロ−
パスフィルタ５−３、５−８、サンプリング回路５−
４、５−９、同期信号再生器５−６から構成される。
検波方式による復調装置の構成を示すブロック図であ
る。同図は４相位相変調波の復調装置の例で、本例の装
置は遅延検波回路５−１、乗算器５−２、５−７、ロ−
パスフィルタ５−３、５−８、サンプリング回路５−
４、５−９、同期信号再生器５−６から構成される。
【０００３】４相位相変調波は、送信デ−タの２進デ−
タ系列を２ビットずつ１組（ダイビットと呼ぶ）にして
論理回路で２系統の符号系列にした後、それぞれを位相
がπ／２異なるＩベ−スバンド搬送波及びＱベ−スバン
ド搬送波で２相変調を行い、双方の出力の代数和をとっ
たものである。
タ系列を２ビットずつ１組（ダイビットと呼ぶ）にして
論理回路で２系統の符号系列にした後、それぞれを位相
がπ／２異なるＩベ−スバンド搬送波及びＱベ−スバン
ド搬送波で２相変調を行い、双方の出力の代数和をとっ
たものである。
【０００４】遅延検波は、受信信号とこれを１シンボル
時間（１ダイビット分）遅延させた信号とを乗算して検
波するもので、同図において、受信信号は遅延回路５−
１で１シンボル時間遅れ、その出力信号と受信信号が乗
算器５−２で乗算されロ−パスフィルタ５−３、サンプ
リング回路５−４を介してＩベ−スバンド成分の出力信
号が取り出される。一方、Ｑベ−スバンド成分の出力信
号は、遅延回路５−１で１シンボル時間遅れた信号を移
相器５−５でπ／２ずらした信号と受信信号が乗算器５
−７で乗算され、ロ−パスフィルタ５−８、サンプリン
グ回路５−９を通して取り出される。同期信号発生器５
−６は、サンプリング回路５−４、５−９に供給する同
期信号を発生するためのものである。
時間（１ダイビット分）遅延させた信号とを乗算して検
波するもので、同図において、受信信号は遅延回路５−
１で１シンボル時間遅れ、その出力信号と受信信号が乗
算器５−２で乗算されロ−パスフィルタ５−３、サンプ
リング回路５−４を介してＩベ−スバンド成分の出力信
号が取り出される。一方、Ｑベ−スバンド成分の出力信
号は、遅延回路５−１で１シンボル時間遅れた信号を移
相器５−５でπ／２ずらした信号と受信信号が乗算器５
−７で乗算され、ロ−パスフィルタ５−８、サンプリン
グ回路５−９を通して取り出される。同期信号発生器５
−６は、サンプリング回路５−４、５−９に供給する同
期信号を発生するためのものである。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
遅延検波回路においては、現在の受信信号と１シンボル
時間前の受信信号の相対位置変化がＩ／Ｑベ−スバンド
成分の信号として出力されるので遅延回路５−１の１シ
ンボルの遅れ時間は非常に正確な時間が要求され、しか
も遅延回路５−１、移相器５−５、乗算器５−２、５−
７等はアナログ回路で構成されるため調整が複雑で小型
化が困難であると云う問題があった。
遅延検波回路においては、現在の受信信号と１シンボル
時間前の受信信号の相対位置変化がＩ／Ｑベ−スバンド
成分の信号として出力されるので遅延回路５−１の１シ
ンボルの遅れ時間は非常に正確な時間が要求され、しか
も遅延回路５−１、移相器５−５、乗算器５−２、５−
７等はアナログ回路で構成されるため調整が複雑で小型
化が困難であると云う問題があった。
【０００６】本発明は上述の点に鑑みてなされたもの
で、上記問題点を除去し、全回路をディジタル化するこ
とにより調整を簡単にし、小型で安定化したπ／４ＱＰ
ＳＫ変調波の復調装置を提供することを目的とする。
で、上記問題点を除去し、全回路をディジタル化するこ
とにより調整を簡単にし、小型で安定化したπ／４ＱＰ
ＳＫ変調波の復調装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記課題を解決するため
本発明は、受信信号を１シンボル時間遅延する遅延手段
と、位相を９０度変える移相手段と、複数の乗算器及び
サンプリング手段を備え、受信信号と、遅延手段で１シ
ンボル時間遅延した受信信号を乗算器で乗算しＩベ−ス
バンド信号を検波しサンプリング手段を介して信号を取
り出すと共に、受信信号と、遅延手段で１シンボル時間
遅延した受信信号を移相手段で位相を９０度変えた信号
を乗算器で乗算しＱベ−スバンド信号を検波しサンプリ
ング手段を介して信号を取り出すπ／４ＱＰＳＫ変調波
の遅延検波方式による復調装置において、図１に示すよ
うに遅延手段と移相手段の方法としてクロック信号Ｓ２
で動作するシフトレジスタ１、２を使用し、乗算器とし
てＥＯＲ素子３、６を使用し、前記サンプリング手段と
してＤフリップフロップ５、８を使用し、全回路をディ
ジタル化したことを特徴とする。
本発明は、受信信号を１シンボル時間遅延する遅延手段
と、位相を９０度変える移相手段と、複数の乗算器及び
サンプリング手段を備え、受信信号と、遅延手段で１シ
ンボル時間遅延した受信信号を乗算器で乗算しＩベ−ス
バンド信号を検波しサンプリング手段を介して信号を取
り出すと共に、受信信号と、遅延手段で１シンボル時間
遅延した受信信号を移相手段で位相を９０度変えた信号
を乗算器で乗算しＱベ−スバンド信号を検波しサンプリ
ング手段を介して信号を取り出すπ／４ＱＰＳＫ変調波
の遅延検波方式による復調装置において、図１に示すよ
うに遅延手段と移相手段の方法としてクロック信号Ｓ２
で動作するシフトレジスタ１、２を使用し、乗算器とし
てＥＯＲ素子３、６を使用し、前記サンプリング手段と
してＤフリップフロップ５、８を使用し、全回路をディ
ジタル化したことを特徴とする。
【０００８】
【作用】本発明は、クロック信号Ｓ２で作動するシフト
レジスタ１、２を遅延手段及び移相手段として使用する
ことにより時間精度はクロック信号Ｓ２の精度で決まる
ので従来のように製品個々の部品で調整する必要がな
く、調整が簡単になり動作が安定する。また、全回路が
ディジタル回路で構成されているので、ＬＳＩ化にも適
して小型化するにも容易になる。なお、入力受信信号Ｓ
１は受信信号増幅部（図示せず）において飽和させ、ジ
ッタのない方形波を生成できるようにしておく。
レジスタ１、２を遅延手段及び移相手段として使用する
ことにより時間精度はクロック信号Ｓ２の精度で決まる
ので従来のように製品個々の部品で調整する必要がな
く、調整が簡単になり動作が安定する。また、全回路が
ディジタル回路で構成されているので、ＬＳＩ化にも適
して小型化するにも容易になる。なお、入力受信信号Ｓ
１は受信信号増幅部（図示せず）において飽和させ、ジ
ッタのない方形波を生成できるようにしておく。
【０００９】
【実施例】以下、本発明の一実施例を図面に基づいて詳
細に説明する。図１は本発明のπ／４ＱＰＳＫ変調波の
遅延検波方式による復調装置の構成を示すブロック図で
ある。同図は４相位相変調波の復調装置の例で、図示す
るように本発明の復調装置はＮ１段から成るシフトレジ
スタ１、Ｎ２段から成るシフトレジスタ２、Ｎ３段から
成るシフトレジスタ４，７、ＥＯＲ素子３，６、Ｄフリ
ップフロップ５，８で構成される。
細に説明する。図１は本発明のπ／４ＱＰＳＫ変調波の
遅延検波方式による復調装置の構成を示すブロック図で
ある。同図は４相位相変調波の復調装置の例で、図示す
るように本発明の復調装置はＮ１段から成るシフトレジ
スタ１、Ｎ２段から成るシフトレジスタ２、Ｎ３段から
成るシフトレジスタ４，７、ＥＯＲ素子３，６、Ｄフリ
ップフロップ５，８で構成される。
【００１０】前述したように４相位相変調波は、送信デ
−タの２進デ−タ系列を２ビットずつ１組（ダイビット
と呼ぶ）にして論理回路で２系統の符号系列にした後、
それぞれをＩベ−スバンド搬送波及び、それより位相が
π／２進んだＱベ−スバンド搬送波で２相変調を行い、
双方の出力の代数和をとったものである。
−タの２進デ−タ系列を２ビットずつ１組（ダイビット
と呼ぶ）にして論理回路で２系統の符号系列にした後、
それぞれをＩベ−スバンド搬送波及び、それより位相が
π／２進んだＱベ−スバンド搬送波で２相変調を行い、
双方の出力の代数和をとったものである。
【００１１】次に図１に従って説明する。受信信号Ｓ１
はＥＯＲ素子３の端子３１とシフトレジスタ１に入力さ
れ、シフトレジスタ１の出力信号Ｓ３はシフトレジスタ
２に入力され、その出力信号Ｓ４はＥＯＲ素子３の端子
３２に入力される。ＥＯＲ素子３の出力端子３３から出
力されるＩ−ＥＯＲ出力信号Ｓ５はＤフリップフロップ
５の入力Ｄとシフトレジスタ４に入力され、シフトレジ
スタ４の出力信号Ｓ６はＤフリップフロップ５のクロッ
ク端子ＣＫに入力される。
はＥＯＲ素子３の端子３１とシフトレジスタ１に入力さ
れ、シフトレジスタ１の出力信号Ｓ３はシフトレジスタ
２に入力され、その出力信号Ｓ４はＥＯＲ素子３の端子
３２に入力される。ＥＯＲ素子３の出力端子３３から出
力されるＩ−ＥＯＲ出力信号Ｓ５はＤフリップフロップ
５の入力Ｄとシフトレジスタ４に入力され、シフトレジ
スタ４の出力信号Ｓ６はＤフリップフロップ５のクロッ
ク端子ＣＫに入力される。
【００１２】また、受信信号Ｓ１はＥＯＲ素子６の端子
６２に入力され、上記シフトレジスタ１の出力信号Ｓ３
はＥＯＲ素子６の端子６１に入力される。ＥＯＲ素子６
の出力端子６３から出力されるＱ−ＥＯＲ出力信号Ｓ８
はＤフリップフロップ８の入力Ｄとシフトレジスタ７に
入力され、シフトレジスタ７の出力信号Ｓ９はＤフリッ
プフロップ８のクロック端子ＣＫに入力される。上記各
シフトレジスタ１、２、４、７はクロック信号Ｓ２で動
作する。
６２に入力され、上記シフトレジスタ１の出力信号Ｓ３
はＥＯＲ素子６の端子６１に入力される。ＥＯＲ素子６
の出力端子６３から出力されるＱ−ＥＯＲ出力信号Ｓ８
はＤフリップフロップ８の入力Ｄとシフトレジスタ７に
入力され、シフトレジスタ７の出力信号Ｓ９はＤフリッ
プフロップ８のクロック端子ＣＫに入力される。上記各
シフトレジスタ１、２、４、７はクロック信号Ｓ２で動
作する。
【００１３】受信信号Ｓ１はシフトレジスタ１、２を通
ることによりクロック信号Ｓ２のＮ１＋Ｎ２ステップだ
け遅れ、信号Ｓ４として出力される。ここでＮ１＋Ｎ２
ステップは受信信号Ｓ１に含まれる送信デ−タの１シン
ボル時間（１ダイビット分、即ち、１周期）に等しく設
定されている。Ｎ１は３／４周期に等しいステップ、Ｎ
２は１／４周期に等しいステップが設定されている。
ることによりクロック信号Ｓ２のＮ１＋Ｎ２ステップだ
け遅れ、信号Ｓ４として出力される。ここでＮ１＋Ｎ２
ステップは受信信号Ｓ１に含まれる送信デ−タの１シン
ボル時間（１ダイビット分、即ち、１周期）に等しく設
定されている。Ｎ１は３／４周期に等しいステップ、Ｎ
２は１／４周期に等しいステップが設定されている。
【００１４】受信信号Ｓ１と１シンボル時間遅れた信号
Ｓ４はＥＯＲ素子３に入力され比較されＩ−ＥＯＲ出力
信号Ｓ５が出力される。受信信号Ｓ１と１シンボル時間
遅れの信号Ｓ４が無変調で位相が変化していない時、受
信信号Ｓ１と信号Ｓ４が等しいのでＥＯＲ素子３の出力
Ｉ−ＥＯＲ出力信号Ｓ５は’０’（ロ−レベル）とな
る。即ち、Ｉベ−スバンドであるＩ−ＥＯＲ出力信号Ｓ
５は位相変調された受信信号Ｓ１の位相変化量がπ／２
以下の時にＥＯＲ素子３のＩ−ＥＯＲ出力信号Ｓ５はハ
イレベルよりもロ−レベルの期間が長く、周波数が受信
信号Ｓ１の周波数の２倍の方形波となる。
Ｓ４はＥＯＲ素子３に入力され比較されＩ−ＥＯＲ出力
信号Ｓ５が出力される。受信信号Ｓ１と１シンボル時間
遅れの信号Ｓ４が無変調で位相が変化していない時、受
信信号Ｓ１と信号Ｓ４が等しいのでＥＯＲ素子３の出力
Ｉ−ＥＯＲ出力信号Ｓ５は’０’（ロ−レベル）とな
る。即ち、Ｉベ−スバンドであるＩ−ＥＯＲ出力信号Ｓ
５は位相変調された受信信号Ｓ１の位相変化量がπ／２
以下の時にＥＯＲ素子３のＩ−ＥＯＲ出力信号Ｓ５はハ
イレベルよりもロ−レベルの期間が長く、周波数が受信
信号Ｓ１の周波数の２倍の方形波となる。
【００１５】一方、ＥＯＲ素子６の端子６１に入力され
る信号Ｓ３は、受信信号Ｓ１の位相をシフトレジスタ１
でπ／２だけ進め（＝３／４周期遅れ）たものである。
従って受信信号Ｓ１と受信信号Ｓ１をπ／２進めた信号
Ｓ３がＥＯＲ素子６に入力され比較されＱベ−スバンド
であるＱ−ＥＯＲ出力信号Ｓ８が出力される。
る信号Ｓ３は、受信信号Ｓ１の位相をシフトレジスタ１
でπ／２だけ進め（＝３／４周期遅れ）たものである。
従って受信信号Ｓ１と受信信号Ｓ１をπ／２進めた信号
Ｓ３がＥＯＲ素子６に入力され比較されＱベ−スバンド
であるＱ−ＥＯＲ出力信号Ｓ８が出力される。
【００１６】図２はπ／４ＱＰＳＫ変調波に含まれる送
信デ−タの位相配置を示す図である。上述したようにＩ
ベ−スバンドであるＩ−ＥＯＲ出力信号Ｓ５は送信デ−
タが’００’及び’１０’の時、位相変調された受信信
号Ｓ１の位相変化量がπ／２以下となり出力Ｉ−ＥＯＲ
出力信号Ｓ５はハイレベルよりもロ−レベルの期間が長
く、周波数が受信信号Ｓ１の周波数の２倍の方形波とな
り、Ｑベ−スバンドであるＱ−ＥＯＲ出力信号Ｓ８は送
信デ−タが’０１’及び’００’の時ハイレベルよりも
ロ−レベルの期間が長く、周波数が受信信号Ｓ１の周波
数の２倍の方形波となる。
信デ−タの位相配置を示す図である。上述したようにＩ
ベ−スバンドであるＩ−ＥＯＲ出力信号Ｓ５は送信デ−
タが’００’及び’１０’の時、位相変調された受信信
号Ｓ１の位相変化量がπ／２以下となり出力Ｉ−ＥＯＲ
出力信号Ｓ５はハイレベルよりもロ−レベルの期間が長
く、周波数が受信信号Ｓ１の周波数の２倍の方形波とな
り、Ｑベ−スバンドであるＱ−ＥＯＲ出力信号Ｓ８は送
信デ−タが’０１’及び’００’の時ハイレベルよりも
ロ−レベルの期間が長く、周波数が受信信号Ｓ１の周波
数の２倍の方形波となる。
【００１７】図３は送信デ−タとＩ／Ｑ−ＥＯＲ出力信
号の対応を示すタイミングチャ−トである。同図でＩ−
ＥＯＲ出力信号Ｓ５は送信デ−タが’１０’及び’０
０’の時ハイレベルよりもロ−レベルの期間が長い方形
波となり、送信デ−タが’１１’及び’０１’の時ロ−
レベルよりもハイレベルの期間が長い方形波となり、周
波数は受信信号Ｓ１の周波数の２倍となることを示す。
Ｑ−ＥＯＲ出力信号Ｓ８は送信デ−タが’００’及び’
０１’の時ハイレベルよりもロ−レベルの期間が長い方
形波となり、送信デ−タが’１０’及び’１１’の時ロ
−レベルよりもハイレベルの期間が長い方形波となり、
周波数が受信信号Ｓ１の周波数の２倍となることを示
す。
号の対応を示すタイミングチャ−トである。同図でＩ−
ＥＯＲ出力信号Ｓ５は送信デ−タが’１０’及び’０
０’の時ハイレベルよりもロ−レベルの期間が長い方形
波となり、送信デ−タが’１１’及び’０１’の時ロ−
レベルよりもハイレベルの期間が長い方形波となり、周
波数は受信信号Ｓ１の周波数の２倍となることを示す。
Ｑ−ＥＯＲ出力信号Ｓ８は送信デ−タが’００’及び’
０１’の時ハイレベルよりもロ−レベルの期間が長い方
形波となり、送信デ−タが’１０’及び’１１’の時ロ
−レベルよりもハイレベルの期間が長い方形波となり、
周波数が受信信号Ｓ１の周波数の２倍となることを示
す。
【００１８】図４は図１のＤフリップフロップの動作を
示す図である。Ｄフリップフロップ５のクロック端子Ｃ
Ｋにはシフトレジスタ４を通してＩ−ＥＯＲ出力信号Ｓ
５がπ／２遅れて入力され、Ｄフリップフロップ５はそ
の立ち上がりエッジで動作する。従って図４に示すよう
にＤフリップフロップ５はＩ−ＥＯＲ出力信号Ｓ５のπ
／２（時間ｔ）遅れた点Ｐの値をラッチして出力する。
即ち、Ｄフリップフロップ５はロ−パスフィルタとして
作用し、Ｉ出力信号Ｓ７はＩ−ＥＯＲ出力信号Ｓ５のハ
イレベルの期間が長い方形波の期間のみ連続したハイレ
ベル信号として出力される。Ｄフリップフロップ８も全
く同じ動作でＱ出力信号Ｓ１０が出力される。
示す図である。Ｄフリップフロップ５のクロック端子Ｃ
Ｋにはシフトレジスタ４を通してＩ−ＥＯＲ出力信号Ｓ
５がπ／２遅れて入力され、Ｄフリップフロップ５はそ
の立ち上がりエッジで動作する。従って図４に示すよう
にＤフリップフロップ５はＩ−ＥＯＲ出力信号Ｓ５のπ
／２（時間ｔ）遅れた点Ｐの値をラッチして出力する。
即ち、Ｄフリップフロップ５はロ−パスフィルタとして
作用し、Ｉ出力信号Ｓ７はＩ−ＥＯＲ出力信号Ｓ５のハ
イレベルの期間が長い方形波の期間のみ連続したハイレ
ベル信号として出力される。Ｄフリップフロップ８も全
く同じ動作でＱ出力信号Ｓ１０が出力される。
【００１９】ここで送信デ−タに対応する変調波の位相
変化とＩ出力信号Ｓ７（以下Ｉと呼ぶ）とＱ出力信号Ｓ
１０（以下Ｑと呼ぶ）の比較をしてみると、ハイレベル
を’１’、ロ−レベルを’０’とすると、送信デ−タ’
００’（位相変化００）ではＩ＝’０’，Ｑ＝’０’、
送信デ−タ’０１’ではＩ＝’１’，Ｑ＝’０’、送信
デ−タ’１０’ではＩ＝’０’，Ｑ＝’１’、送信デ−
タ’１１’ではＩ＝’１’，Ｑ＝’１’となっているこ
とが分かる。即ちＩ／Ｑ出力信号をＱ−Ｉの順番に直列
出力することにより復調信号が得られることが分かる。
変化とＩ出力信号Ｓ７（以下Ｉと呼ぶ）とＱ出力信号Ｓ
１０（以下Ｑと呼ぶ）の比較をしてみると、ハイレベル
を’１’、ロ−レベルを’０’とすると、送信デ−タ’
００’（位相変化００）ではＩ＝’０’，Ｑ＝’０’、
送信デ−タ’０１’ではＩ＝’１’，Ｑ＝’０’、送信
デ−タ’１０’ではＩ＝’０’，Ｑ＝’１’、送信デ−
タ’１１’ではＩ＝’１’，Ｑ＝’１’となっているこ
とが分かる。即ちＩ／Ｑ出力信号をＱ−Ｉの順番に直列
出力することにより復調信号が得られることが分かる。
【００２０】尚、上記は４相位相変調された変調波の復
調装置に関して説明したものであるが多相変調波に関し
ても全く同じ手法が適用される。
調装置に関して説明したものであるが多相変調波に関し
ても全く同じ手法が適用される。
【００２１】
【発明の効果】以上、詳細に説明したように本発明によ
れば、下記のような優れた効果が期待できる。本発明の
復調装置は、クロック信号で作動するシフトレジスタを
遅延手段及び移相手段で使用することにより時間精度は
クロック信号の精度で決まるので従来のように製品個々
の部品で調整する必要がなく、調整が簡単になり動作が
安定する。また、全回路がディジタル回路で構成されて
いるので、ＬＳＩ化にも適して小型化するにも容易にな
る。
れば、下記のような優れた効果が期待できる。本発明の
復調装置は、クロック信号で作動するシフトレジスタを
遅延手段及び移相手段で使用することにより時間精度は
クロック信号の精度で決まるので従来のように製品個々
の部品で調整する必要がなく、調整が簡単になり動作が
安定する。また、全回路がディジタル回路で構成されて
いるので、ＬＳＩ化にも適して小型化するにも容易にな
る。
【図１】本発明のπ／４ＱＰＳＫ変調波の遅延検波方式
による復調装置の構成を示すブロック図である。
による復調装置の構成を示すブロック図である。
【図２】π／４ＱＰＳＫ変調波に含まれる送信デ−タの
位相配置を示す図である。
位相配置を示す図である。
【図３】送信デ−タとＩ／Ｑ−ＥＯＲ出力信号の対応を
示すタイミングチャ−トである。
示すタイミングチャ−トである。
【図４】図１のＤフリップフロップの動作を示す図であ
る。
る。
【図５】従来のπ／４ＱＰＳＫ変調波の遅延検波方式に
よる復調装置の構成を示すブロック図である。
よる復調装置の構成を示すブロック図である。
１ シフトレジスタ ２ シフトレジスタ ３ ＥＯＲ素子 ４ シフトレジスタ ５ Ｄフリップフロップ ６ ＥＯＲ素子 ７ シフトレジスタ ８ Ｄフリップフロップ
Claims (1)
- 【請求項１】 受信信号を１シンボル時間遅延する遅延
手段と、位相を９０度変える移相手段と、複数の乗算器
及びサンプリング手段を備え、受信信号と、前記遅延手
段で１シンボル時間遅延した受信信号を前記乗算器で乗
算しＩベ−スバンド信号を検波し前記サンプリング手段
を介して信号を取り出すと共に、受信信号と、前記遅延
手段で１シンボル時間遅延した受信信号を前記移相手段
を介して位相を９０度変えた信号を前記乗算器で乗算し
Ｑベ−スバンド信号を検波し前記サンプリング手段を介
して信号を取り出すπ／４ＱＰＳＫ変調波の遅延検波方
式による復調装置において、 前記遅延手段と前記移相手段の方法としてクロック信号
で動作するシフトレジスタを使用し、前記乗算器として
ＥＯＲ素子／回路を使用し、前記サンプリング手段とし
てＤフリップフロップ素子／回路を使用し、全回路をデ
ィジタル化したことを特徴とするπ／４ＱＰＳＫ変調波
の遅延検波方式による復調装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5213343A JPH0750699A (ja) | 1993-08-04 | 1993-08-04 | π／４ＱＰＳＫ変調波の遅延検波方式による復調装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5213343A JPH0750699A (ja) | 1993-08-04 | 1993-08-04 | π／４ＱＰＳＫ変調波の遅延検波方式による復調装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0750699A true JPH0750699A (ja) | 1995-02-21 |
Family
ID=16637589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5213343A Pending JPH0750699A (ja) | 1993-08-04 | 1993-08-04 | π／４ＱＰＳＫ変調波の遅延検波方式による復調装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750699A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105337915B (zh) * | 2015-09-30 | 2018-09-18 | 电信科学技术第一研究所有限公司 | π/4-QPSK解调器基带采样数据最佳采样点的获取方法 |
-
1993
- 1993-08-04 JP JP5213343A patent/JPH0750699A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105337915B (zh) * | 2015-09-30 | 2018-09-18 | 电信科学技术第一研究所有限公司 | π/4-QPSK解调器基带采样数据最佳采样点的获取方法 |
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