JPH0637742A - クロック再生回路 - Google Patents
クロック再生回路Info
- Publication number
- JPH0637742A JPH0637742A JP4208551A JP20855192A JPH0637742A JP H0637742 A JPH0637742 A JP H0637742A JP 4208551 A JP4208551 A JP 4208551A JP 20855192 A JP20855192 A JP 20855192A JP H0637742 A JPH0637742 A JP H0637742A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- phase error
- clock
- polarity
- sample
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【構成】 遅延器６２ａ、６２ｂは、隣接するシンボル
点に相当するサンプル値を順次ラッチする。遅延器６２
ｃ、６２ｄは、隣接するシンボル点の中間点のサンプル
値を順次ラッチする。加算器６４は、隣接するシンボル
点に相当する２つのサンプル値の極性変化を検出すると
共に、差分の絶対値を求める。排他的論理和回路６６
は、極性変化に基づいて遅延器６２ｄからのサンプル値
の極性を反転する。ラッチ回路６７は、差分の絶対値が
閾値ＴＨ以上のとき、排他的論理和回路６６からのサン
プル値をラッチし、これを位相誤差ΔS として出力す
る。 【効果】 位相誤差ΔS を常にベースバンド信号のゼロ
クロス点の近傍から得ることができ、Ｓ／Ｎが低下して
も、ＤＰＬＬを安定して動作させ得、サンプリングクロ
ックやビットクロックを安定して再生することができ
る。
点に相当するサンプル値を順次ラッチする。遅延器６２
ｃ、６２ｄは、隣接するシンボル点の中間点のサンプル
値を順次ラッチする。加算器６４は、隣接するシンボル
点に相当する２つのサンプル値の極性変化を検出すると
共に、差分の絶対値を求める。排他的論理和回路６６
は、極性変化に基づいて遅延器６２ｄからのサンプル値
の極性を反転する。ラッチ回路６７は、差分の絶対値が
閾値ＴＨ以上のとき、排他的論理和回路６６からのサン
プル値をラッチし、これを位相誤差ΔS として出力す
る。 【効果】 位相誤差ΔS を常にベースバンド信号のゼロ
クロス点の近傍から得ることができ、Ｓ／Ｎが低下して
も、ＤＰＬＬを安定して動作させ得、サンプリングクロ
ックやビットクロックを安定して再生することができ
る。
Description
【０００１】
【産業上の利用分野】本発明は、クロック再生回路に関
し、特にディジタルＤＰＬＬにより伝送データのビット
クロックを再生するクロック再生回路に関する。
し、特にディジタルＤＰＬＬにより伝送データのビット
クロックを再生するクロック再生回路に関する。
【０００２】
【従来の技術】ディジタル伝送の発達、例えば衛星通信
を用いた所謂２相位相変調（ＢＰＳＫ）、４相位相変調
（ＱＰＳＫ）等のディジタル伝送の発達に伴い、その地
上局装置であるディジタル変調信号を復調するための復
調装置も小型化、低電力化等が要求され、ディジタル回
路で構成された復調装置が開発されている。
を用いた所謂２相位相変調（ＢＰＳＫ）、４相位相変調
（ＱＰＳＫ）等のディジタル伝送の発達に伴い、その地
上局装置であるディジタル変調信号を復調するための復
調装置も小型化、低電力化等が要求され、ディジタル回
路で構成された復調装置が開発されている。
【０００３】具体的には、例えばＱＰＳＫ変調信号を復
調する復調装置は、図９に示すように、所謂局部発振器
（図示せず）から供給される互いに直交した局部発信信
号を用いて所謂中間周波数信号（以下ＩＦ信号という）
を所謂直交準同期復調し、２系列の位相変調信号を再生
する乗算器１０１I 、１０１Q と、該乗算器１０１I、
１０１Q からの各系列の位相変調信号を、後述する電圧
制御発振器（以下ＶＣＯ：Voltage Controlled Oscilla
tor という）１０８からのサンプリングクロックを用い
てそれぞれディジタル信号に変換するアナログ／ディジ
タル（以下Ａ／Ｄという）変換器１０２I 、１０２
Q と、該Ａ／Ｄ変換器１０２I 、１０２Q でディジタル
信号に変換されたＱＰＳＫ変調信号を所謂直交復調し
て、ベースバンド信号を再生する複素乗算回路１０３
と、搬送波（以下キャリアという）を再生するための位
相誤差を検出するキャリア位相検出回路１０４と、キャ
リアを再生するためのループフィルタ１０５と、該ルー
プフィルタ１０５で濾波された位相誤差に基づいて、キ
ャリアを発生する所謂ディジタルＶＣＯ（以下ＮＣＯ：
Numerically Controlled Oscillator という）１０６
と、サンプリングクロック等を再生するための位相誤差
を検出するクロック位相検出回路１１０と、サンプリン
グクロック等を再生するためのループフィルタ１０７
と、該ループフィルタ１０７で濾波された位相誤差に基
づいて、サンプリングクロック等を発生する上記ＶＣＯ
１０８とを備える。
調する復調装置は、図９に示すように、所謂局部発振器
（図示せず）から供給される互いに直交した局部発信信
号を用いて所謂中間周波数信号（以下ＩＦ信号という）
を所謂直交準同期復調し、２系列の位相変調信号を再生
する乗算器１０１I 、１０１Q と、該乗算器１０１I、
１０１Q からの各系列の位相変調信号を、後述する電圧
制御発振器（以下ＶＣＯ：Voltage Controlled Oscilla
tor という）１０８からのサンプリングクロックを用い
てそれぞれディジタル信号に変換するアナログ／ディジ
タル（以下Ａ／Ｄという）変換器１０２I 、１０２
Q と、該Ａ／Ｄ変換器１０２I 、１０２Q でディジタル
信号に変換されたＱＰＳＫ変調信号を所謂直交復調し
て、ベースバンド信号を再生する複素乗算回路１０３
と、搬送波（以下キャリアという）を再生するための位
相誤差を検出するキャリア位相検出回路１０４と、キャ
リアを再生するためのループフィルタ１０５と、該ルー
プフィルタ１０５で濾波された位相誤差に基づいて、キ
ャリアを発生する所謂ディジタルＶＣＯ（以下ＮＣＯ：
Numerically Controlled Oscillator という）１０６
と、サンプリングクロック等を再生するための位相誤差
を検出するクロック位相検出回路１１０と、サンプリン
グクロック等を再生するためのループフィルタ１０７
と、該ループフィルタ１０７で濾波された位相誤差に基
づいて、サンプリングクロック等を発生する上記ＶＣＯ
１０８とを備える。
【０００４】そして、Ａ／Ｄ変換器１０２〜ＶＣＯ１０
８からなる所謂ディジタルＰＬＬ（以下ＤＰＬＬ：Digi
tal Phase Locked Loop という）で構成されるクロック
再生回路において、伝送データのビットクロックの例え
ば４倍のサンプリングクロック等を再生し、このサンプ
リングクロックを用いてＱＰＳＫ変調信号をディジタル
信号に変換した後、複素乗算回路１０３〜ＮＣＯ１０６
で構成されるコスタス形キャリア再生回路においてキャ
リアを再生すると共に、複素乗算回路１０３においてこ
のキャリアを用いてＱＰＳＫ変調信号を直交復調して、
Ｉ、Ｑ系列の各ベースバンド信号を再生するようになっ
ている。換言すると、ＱＰＳＫ変調信号をディジタル信
号処理によって復調するようになっている。そして、こ
のようにして得られたベースバンド信号Ｉ、Ｑは、例え
ば、後段の識別再生回路（図示せず）においてＶＣＯ１
０８で再生されたビットクロックによる１と０の判定
や、ビタビ復号化等のデータ処理が施された後、必要に
応じてエラー訂正等が施される。この結果、元のデータ
が再生されるようになっている。
８からなる所謂ディジタルＰＬＬ（以下ＤＰＬＬ：Digi
tal Phase Locked Loop という）で構成されるクロック
再生回路において、伝送データのビットクロックの例え
ば４倍のサンプリングクロック等を再生し、このサンプ
リングクロックを用いてＱＰＳＫ変調信号をディジタル
信号に変換した後、複素乗算回路１０３〜ＮＣＯ１０６
で構成されるコスタス形キャリア再生回路においてキャ
リアを再生すると共に、複素乗算回路１０３においてこ
のキャリアを用いてＱＰＳＫ変調信号を直交復調して、
Ｉ、Ｑ系列の各ベースバンド信号を再生するようになっ
ている。換言すると、ＱＰＳＫ変調信号をディジタル信
号処理によって復調するようになっている。そして、こ
のようにして得られたベースバンド信号Ｉ、Ｑは、例え
ば、後段の識別再生回路（図示せず）においてＶＣＯ１
０８で再生されたビットクロックによる１と０の判定
や、ビタビ復号化等のデータ処理が施された後、必要に
応じてエラー訂正等が施される。この結果、元のデータ
が再生されるようになっている。
【０００５】
【発明が解決しようとする課題】ところで、上述のＤＰ
ＬＬを構成するクロック位相検出回路１１０の具体的な
回路構成は、図１０に示すように、上記ＶＣＯ１０８か
らのサンプリングクロックを２分周する分周回路１１１
と、該分周回路１１１からのクロックＣＫ1 を用いて、
上記複素乗算回路１０３からのベースバンド信号Ｉのサ
ンプル値の極性を表す符号ビットをラッチする縦続接続
された遅延器１１２、１１３と、該遅延器１１２の出力
と遅延器１１３の出力の排他的論理和を演算する排他的
論理和回路１１４と、上記分周回路１１１からのクロッ
クＣＫ2 を用いて、上記複素乗算回路１０３からのサン
プル値をラッチする遅延器１１５と、上記遅延器１１３
の出力と遅延１１５の出力の排他的論理和を演算する排
他的論理和回路１１６と、該排他的論理和回路１１６の
出力を上記排他的論理和回路１１４の出力でラッチする
ラッチ回路１１７とから構成される。
ＬＬを構成するクロック位相検出回路１１０の具体的な
回路構成は、図１０に示すように、上記ＶＣＯ１０８か
らのサンプリングクロックを２分周する分周回路１１１
と、該分周回路１１１からのクロックＣＫ1 を用いて、
上記複素乗算回路１０３からのベースバンド信号Ｉのサ
ンプル値の極性を表す符号ビットをラッチする縦続接続
された遅延器１１２、１１３と、該遅延器１１２の出力
と遅延器１１３の出力の排他的論理和を演算する排他的
論理和回路１１４と、上記分周回路１１１からのクロッ
クＣＫ2 を用いて、上記複素乗算回路１０３からのサン
プル値をラッチする遅延器１１５と、上記遅延器１１３
の出力と遅延１１５の出力の排他的論理和を演算する排
他的論理和回路１１６と、該排他的論理和回路１１６の
出力を上記排他的論理和回路１１４の出力でラッチする
ラッチ回路１１７とから構成される。
【０００６】そして、分周回路１１１は、図１１Ａ、１
１Ｂに示すように、サンプリングクロックを２分周（周
波数を１／２）して得られるビットクロックの２倍の周
波数を有し、互いに位相が異なるクロックＣＫ1 、ＣＫ
2 を生成し、このクロックＣＫ1 を遅延器１１２、１１
３に供給し、クロックＣＫ2 を遅延器１１５に供給す
る。
１Ｂに示すように、サンプリングクロックを２分周（周
波数を１／２）して得られるビットクロックの２倍の周
波数を有し、互いに位相が異なるクロックＣＫ1 、ＣＫ
2 を生成し、このクロックＣＫ1 を遅延器１１２、１１
３に供給し、クロックＣＫ2 を遅延器１１５に供給す
る。
【０００７】これらの遅延器１１２、１１３は、クロッ
クＣＫ1 の立ち上がりエッジで動作し、図１１Ｄ、１１
Ｅに示すように、隣接する２つのサンプル値（図１１Ｃ
に示し、例えばサンプル値＃２とサンプル値＃１、サン
プル値＃３とサンプル値＃２・・・）の符号ビットを順
次ラッチする。
クＣＫ1 の立ち上がりエッジで動作し、図１１Ｄ、１１
Ｅに示すように、隣接する２つのサンプル値（図１１Ｃ
に示し、例えばサンプル値＃２とサンプル値＃１、サン
プル値＃３とサンプル値＃２・・・）の符号ビットを順
次ラッチする。
【０００８】排他的論理和回路１１４は、遅延器１１
２、１１３の各出力の排他的論理和を求めることによ
り、隣接するサンプル値の極性変化を検出し、図１１Ｆ
に示すように、極性変化が検出されたとき、エッジが立
ち上がるラッチクロックを発生し、このラッチクロック
をラッチ回路１１７に供給する。
２、１１３の各出力の排他的論理和を求めることによ
り、隣接するサンプル値の極性変化を検出し、図１１Ｆ
に示すように、極性変化が検出されたとき、エッジが立
ち上がるラッチクロックを発生し、このラッチクロック
をラッチ回路１１７に供給する。
【０００９】一方、遅延回路１１５は、クロックＣＫ2
の立ち上がりエッジで動作し、図１１Ｇに示すように、
サンプル値＃１、＃２、＃３・・・を順次ラッチする。
の立ち上がりエッジで動作し、図１１Ｇに示すように、
サンプル値＃１、＃２、＃３・・・を順次ラッチする。
【００１０】排他的論理和回路１１６は、遅延回路１１
３にラッチされているサンプル値の符号ビットに基づい
て、符号ビットが１のときは遅延回路１１５にラッチさ
れているサンプル値を、極性を反転して出力し、符号ビ
ットが０のときは遅延回路１１５にラッチされているサ
ンプル値をそのまま出力する。
３にラッチされているサンプル値の符号ビットに基づい
て、符号ビットが１のときは遅延回路１１５にラッチさ
れているサンプル値を、極性を反転して出力し、符号ビ
ットが０のときは遅延回路１１５にラッチされているサ
ンプル値をそのまま出力する。
【００１１】この結果、ラッチ回路１１７は、例えば図
１１Ｃに示すように、ベースバンド信号Ｉに対してサン
プリングクロック（○でしめす）の位相が後れていると
きは、隣接するサンプル値の符号ビットが反転したとき
に、図１１Ｈに示すように、その符号ビットが反転した
サンプル値＃２、＃４、＃８・・・を、負の値として順
次出力する。
１１Ｃに示すように、ベースバンド信号Ｉに対してサン
プリングクロック（○でしめす）の位相が後れていると
きは、隣接するサンプル値の符号ビットが反転したとき
に、図１１Ｈに示すように、その符号ビットが反転した
サンプル値＃２、＃４、＃８・・・を、負の値として順
次出力する。
【００１２】また、ラッチ回路１１７は、例えば図１２
Ａに示すように、ベースバンド信号Ｉに対してサンプリ
ングクロックの位相が進んでいるときは、隣接するサン
プル値の符号ビットが反転したときに、図１２Ｆに示す
ように、その符号ビットが反転したサンプル値＃３、＃
５、＃９・・・を、正の値として順次出力する。そし
て、これらのサンプル値は位相誤差としてＶＣＯ１０８
に供給される。
Ａに示すように、ベースバンド信号Ｉに対してサンプリ
ングクロックの位相が進んでいるときは、隣接するサン
プル値の符号ビットが反転したときに、図１２Ｆに示す
ように、その符号ビットが反転したサンプル値＃３、＃
５、＃９・・・を、正の値として順次出力する。そし
て、これらのサンプル値は位相誤差としてＶＣＯ１０８
に供給される。
【００１３】すなわち、このクロック位相検出回路１１
０では、入力信号（ベースバンド信号Ｉ）を、その立ち
上がりエッジでラッチすることにより、位相誤差を得る
ようになっている。このため、サンプリングクロックの
位相が遅れているときは、上述の図１１Ｈに示すよう
に、ベースバンド信号の所謂ゼロクロス点の近傍から得
られる位相誤差を出力するが、位相が進んでいるとき
は、上述の図１２Ｆに示すように、ベースバンド信号の
ピーク点の近傍から得られる位相誤差を出力し、例えば
受信レベルが低下した等の所謂Ｓ／Ｎ（Signal to Nois
e ratio ）低いときは、動作が不安定になるという問題
があった。
０では、入力信号（ベースバンド信号Ｉ）を、その立ち
上がりエッジでラッチすることにより、位相誤差を得る
ようになっている。このため、サンプリングクロックの
位相が遅れているときは、上述の図１１Ｈに示すよう
に、ベースバンド信号の所謂ゼロクロス点の近傍から得
られる位相誤差を出力するが、位相が進んでいるとき
は、上述の図１２Ｆに示すように、ベースバンド信号の
ピーク点の近傍から得られる位相誤差を出力し、例えば
受信レベルが低下した等の所謂Ｓ／Ｎ（Signal to Nois
e ratio ）低いときは、動作が不安定になるという問題
があった。
【００１４】本発明は、このような実情に鑑みてなされ
たものであり、例えば衛星通信等のＳ／Ｎが通信システ
ムにおいても、サンプリングクロックやビットクロック
を正しく再生することができるクロック再生回路の提供
を目的とする。
たものであり、例えば衛星通信等のＳ／Ｎが通信システ
ムにおいても、サンプリングクロックやビットクロック
を正しく再生することができるクロック再生回路の提供
を目的とする。
【００１５】
【課題を解決するための手段】本発明は、上記課題を解
決するために、ディジタルＰＬＬによりデータのビット
クロックを再生するクロック再生回路において、ディジ
タル変調信号を復調して得られるベースバンド信号を、
ビットクロックの２n （ｎ＝１、２、３・・・）倍の周
波数を有するサンプリングクロックでサンプリングする
サンプリング手段と、サンプリング手段から供給される
サンプル値のうちの２n 個おきのシンボル点に相当する
サンプル値の極性を検出する極性検出手段と、極性検出
手段で検出されたサンプル値の極性に基づいて、隣接す
るシンボル点に相当する２つのサンプル値の極性が反転
したとき、隣接するシンボル点の中間点のサンプル値を
ディジタルＰＬＬにおける位相誤差として出力する位相
誤差出力手段とを具備することを特徴とする。
決するために、ディジタルＰＬＬによりデータのビット
クロックを再生するクロック再生回路において、ディジ
タル変調信号を復調して得られるベースバンド信号を、
ビットクロックの２n （ｎ＝１、２、３・・・）倍の周
波数を有するサンプリングクロックでサンプリングする
サンプリング手段と、サンプリング手段から供給される
サンプル値のうちの２n 個おきのシンボル点に相当する
サンプル値の極性を検出する極性検出手段と、極性検出
手段で検出されたサンプル値の極性に基づいて、隣接す
るシンボル点に相当する２つのサンプル値の極性が反転
したとき、隣接するシンボル点の中間点のサンプル値を
ディジタルＰＬＬにおける位相誤差として出力する位相
誤差出力手段とを具備することを特徴とする。
【００１６】また、本発明は、位相誤差出力手段が、隣
接するシンボル点に相当する２つのサンプル値の極性変
化に基づいて、中間点のサンプル値の極性を反転する極
性反転手段を備えることを特徴とする。
接するシンボル点に相当する２つのサンプル値の極性変
化に基づいて、中間点のサンプル値の極性を反転する極
性反転手段を備えることを特徴とする。
【００１７】また、本発明は、位相誤差出力手段が、隣
接するシンボル点に相当する２つのサンプル値の極性変
化に基づいて、一方の極性変化に対応した中間点のサン
プル値を位相誤差とすることを特徴とする。
接するシンボル点に相当する２つのサンプル値の極性変
化に基づいて、一方の極性変化に対応した中間点のサン
プル値を位相誤差とすることを特徴とする。
【００１８】また、本発明は、位相誤差出力手段が、隣
接するシンボル点に相当するサンプル値の極性が反転す
ると共に、それらの差分の絶対値が所定の閾値以上のと
きに、中間点のサンプル値を位相誤差とすることを特徴
とする。
接するシンボル点に相当するサンプル値の極性が反転す
ると共に、それらの差分の絶対値が所定の閾値以上のと
きに、中間点のサンプル値を位相誤差とすることを特徴
とする。
【００１９】
【作用】本発明を適用したクロック再生回路では、ディ
ジタル変調信号を復調して得られるベースバンド信号
を、ビットクロックの２n 倍の周波数を有するサンプリ
ングクロックでサンプリングし、得られるサンプル値の
うちの２n 個おきのシンボル点に相当するサンプル値の
極性を検出し、検出されたサンプル値の極性に基づい
て、隣接するシンボル点に相当する２つのサンプル値の
極性が反転したとき、隣接するシンボル点の中間点のサ
ンプル値をディジタルＰＬＬにおける位相誤差とする。
ジタル変調信号を復調して得られるベースバンド信号
を、ビットクロックの２n 倍の周波数を有するサンプリ
ングクロックでサンプリングし、得られるサンプル値の
うちの２n 個おきのシンボル点に相当するサンプル値の
極性を検出し、検出されたサンプル値の極性に基づい
て、隣接するシンボル点に相当する２つのサンプル値の
極性が反転したとき、隣接するシンボル点の中間点のサ
ンプル値をディジタルＰＬＬにおける位相誤差とする。
【００２０】また、隣接するシンボル点に相当する２つ
のサンプル値の極性変化に基づいて、中間点のサンプル
値の極性を反転して、位相誤差とする。
のサンプル値の極性変化に基づいて、中間点のサンプル
値の極性を反転して、位相誤差とする。
【００２１】また、隣接するシンボル点に相当する２つ
のサンプル値の極性変化に基づいて、一方の極性変化に
対応した中間点のサンプル値を位相誤差とする。
のサンプル値の極性変化に基づいて、一方の極性変化に
対応した中間点のサンプル値を位相誤差とする。
【００２２】また、隣接するシンボル点に相当するサン
プル値の極性が反転すると共に、それらの差分の絶対値
が所定の閾値以上のときに、中間点のサンプル値を位相
誤差とする。
プル値の極性が反転すると共に、それらの差分の絶対値
が所定の閾値以上のときに、中間点のサンプル値を位相
誤差とする。
【００２３】
【実施例】以下、本発明に係るクロック再生回路の一実
施例を図面を参照しながら説明する。図１は、本発明を
適用したクロック再生回路の要部の具体的な回路構成を
示すブロック図であり、図２は、上記クロック再生回路
を採用した所謂４相位相変調（ＱＰＳＫ）における復調
装置の回路構成を示すブロック図である。
施例を図面を参照しながら説明する。図１は、本発明を
適用したクロック再生回路の要部の具体的な回路構成を
示すブロック図であり、図２は、上記クロック再生回路
を採用した所謂４相位相変調（ＱＰＳＫ）における復調
装置の回路構成を示すブロック図である。
【００２４】先ず、このＱＰＳＫ復調装置について説明
する。ＱＰＳＫ復調装置は、図２に示すように、受信信
号を、ベースバンドのＱＰＳＫ変調信号に変換した後、
ディジタル信号に変換する回路（以下単にＡ／Ｄ変換回
路という）１０と、該Ａ／Ｄ変換回路１０からのディジ
タル信号に変換されたＱＰＳＫ変調信号を所謂直交復調
して、ベースバンド信号を再生する複素乗算回路２０
と、搬送波（以下キャリアという）を再生するための位
相誤差を検出するキャリア位相検出回路３０と、キャリ
アを再生するためのループフィルタ４０と、該ループフ
ィルタ４０で濾波された位相誤差に基づいて、キャリア
を発生する所謂ディジタルＶＣＯ（以下ＮＣＯ：Numeri
cally Controlled Oscillator という）５０と、サンプ
リングクロック等を再生するための位相誤差を検出する
クロック位相検出回路６０と、サンプリングクロック等
を再生するためのループフィルタ７０と、該ループフィ
ルタ７０の出力をアナログ信号に変換するＤ／Ａ変換器
８１と、該Ｄ／Ａ変換器８１でアナログ信号に変換され
た位相誤差に基づいて、伝送データのビットクロックの
２n （ｎ＝１、２、３・・・）倍の周波数を有するサン
プリングクロックを発生するＶＣＯ（Voltage Controll
ed Oscillator ）８２と、該ＶＣＯ（VoltageControlle
d Oscillator ）８２からのサンプリングクロックを２
n 分周する分周回路８３とを備える。
する。ＱＰＳＫ復調装置は、図２に示すように、受信信
号を、ベースバンドのＱＰＳＫ変調信号に変換した後、
ディジタル信号に変換する回路（以下単にＡ／Ｄ変換回
路という）１０と、該Ａ／Ｄ変換回路１０からのディジ
タル信号に変換されたＱＰＳＫ変調信号を所謂直交復調
して、ベースバンド信号を再生する複素乗算回路２０
と、搬送波（以下キャリアという）を再生するための位
相誤差を検出するキャリア位相検出回路３０と、キャリ
アを再生するためのループフィルタ４０と、該ループフ
ィルタ４０で濾波された位相誤差に基づいて、キャリア
を発生する所謂ディジタルＶＣＯ（以下ＮＣＯ：Numeri
cally Controlled Oscillator という）５０と、サンプ
リングクロック等を再生するための位相誤差を検出する
クロック位相検出回路６０と、サンプリングクロック等
を再生するためのループフィルタ７０と、該ループフィ
ルタ７０の出力をアナログ信号に変換するＤ／Ａ変換器
８１と、該Ｄ／Ａ変換器８１でアナログ信号に変換され
た位相誤差に基づいて、伝送データのビットクロックの
２n （ｎ＝１、２、３・・・）倍の周波数を有するサン
プリングクロックを発生するＶＣＯ（Voltage Controll
ed Oscillator ）８２と、該ＶＣＯ（VoltageControlle
d Oscillator ）８２からのサンプリングクロックを２
n 分周する分周回路８３とを備える。
【００２５】そして、Ａ／Ｄ変換回路１０〜ＶＣＯ８２
からなる所謂ディジタルＰＬＬ（以下ＤＰＬＬ：Digita
l Phase Locked Loop という）で構成されるクロック再
生回路において、周波数がｆｂであるビットクロック
と、周波数がｆｓ（＝ｆｂ×２n ）であるサンプリング
クロックを再生し、このサンプリングクロックを用いて
ＱＰＳＫ変調信号をディジタル信号に変換した後、複素
乗算回路２０〜ＮＣＯ５０で構成されるコスタス形キャ
リア再生回路においてキャリアを再生すると共に、複素
乗算回路２０においてこのキャリアを用いてＱＰＳＫ変
調信号を直交復調して、Ｉ、Ｑ系列の各ベースバンド信
号を再生するようになっている。換言すると、ＱＰＳＫ
変調信号をディジタル信号処理によって復調するように
なっている。
からなる所謂ディジタルＰＬＬ（以下ＤＰＬＬ：Digita
l Phase Locked Loop という）で構成されるクロック再
生回路において、周波数がｆｂであるビットクロック
と、周波数がｆｓ（＝ｆｂ×２n ）であるサンプリング
クロックを再生し、このサンプリングクロックを用いて
ＱＰＳＫ変調信号をディジタル信号に変換した後、複素
乗算回路２０〜ＮＣＯ５０で構成されるコスタス形キャ
リア再生回路においてキャリアを再生すると共に、複素
乗算回路２０においてこのキャリアを用いてＱＰＳＫ変
調信号を直交復調して、Ｉ、Ｑ系列の各ベースバンド信
号を再生するようになっている。換言すると、ＱＰＳＫ
変調信号をディジタル信号処理によって復調するように
なっている。
【００２６】具体的には、上記Ａ／Ｄ変換回路１０は、
上述の図２に示すように、アンテナ１１と、該アンテナ
１１で受信された受信信号を中間周波数信号（所謂ＩＦ
信号）に変換するコンバータ１２と、局部発信信号を発
生する局部発振器１３と、該局部発振器１３からの局部
発信信号の位相をπ／２遅延する移相器１４と、上記局
部発振器１３からの局部発信信号と移相器１４からの局
部発信信号を用いてＩＦ信号を所謂直交準同期復調し
て、２系列の位相変調信号を再生する乗算器１５I 、１
５Q と、該乗算器１５I 、１５Q からの各系列の位相変
調信号を、上記ＶＣＯ８２からのサンプリングクロック
を用いてそれぞれディジタル信号に変換する前置フィル
タ１６I 、１６Q 、Ａ／Ｄ変換器１７I 、１７Q と、該
Ａ／Ｄ変換器１７I 、１７Q でディジタル信号に変換さ
れた各位相変調信号の受信スペクトルをそれぞれ選択す
る有限インパルス応答（所謂ＦＩＲ：Finite Impulse r
esponse ）フィルタからなるＲｘフィルタ１８I 、１８
Q とを備える。
上述の図２に示すように、アンテナ１１と、該アンテナ
１１で受信された受信信号を中間周波数信号（所謂ＩＦ
信号）に変換するコンバータ１２と、局部発信信号を発
生する局部発振器１３と、該局部発振器１３からの局部
発信信号の位相をπ／２遅延する移相器１４と、上記局
部発振器１３からの局部発信信号と移相器１４からの局
部発信信号を用いてＩＦ信号を所謂直交準同期復調し
て、２系列の位相変調信号を再生する乗算器１５I 、１
５Q と、該乗算器１５I 、１５Q からの各系列の位相変
調信号を、上記ＶＣＯ８２からのサンプリングクロック
を用いてそれぞれディジタル信号に変換する前置フィル
タ１６I 、１６Q 、Ａ／Ｄ変換器１７I 、１７Q と、該
Ａ／Ｄ変換器１７I 、１７Q でディジタル信号に変換さ
れた各位相変調信号の受信スペクトルをそれぞれ選択す
る有限インパルス応答（所謂ＦＩＲ：Finite Impulse r
esponse ）フィルタからなるＲｘフィルタ１８I 、１８
Q とを備える。
【００２７】そして、このＡ／Ｄ変換回路１０は、受信
信号をＩＦ信号に変換した後、直交準同期復調して２系
列の位相変調信号を再生すると共に、これらの位相変調
信号を、伝送データのビットクロックの２n の周波数を
有するサンプリングクロックを用いてディジタル信号に
変換した後、例えば６４タップを有するＲｘフィルタ１
８I 、１８Q で所望のチャンネルの位相変調信号を選択
して、選択した位相変調信号を複素乗算回路２０に供給
する。
信号をＩＦ信号に変換した後、直交準同期復調して２系
列の位相変調信号を再生すると共に、これらの位相変調
信号を、伝送データのビットクロックの２n の周波数を
有するサンプリングクロックを用いてディジタル信号に
変換した後、例えば６４タップを有するＲｘフィルタ１
８I 、１８Q で所望のチャンネルの位相変調信号を選択
して、選択した位相変調信号を複素乗算回路２０に供給
する。
【００２８】この複素乗算回路２０は、上述の図２に示
すように、上記Ｒｘフィルタ１８Iからの位相変調信号
に、上記ＮＣＯ５０からの互いに直交したキャリアをそ
れぞれ乗算する乗算器２１I 、２２I と、上記Ｒｘフィ
ルタ１８Q からの位相変調信号に、上記ＮＣＯ５０から
の互いに直交したキャリアをそれぞれ乗算する乗算器２
１Q 、２２Q と、上記乗算器２１I の出力から乗算器２
２Q の出力を減算する減算器２３と、上記乗算器２１Q
の出力と乗算器２２I の出力を加算する加算器２４とか
らなり、下記式１、２に示す演算を行い、ベースバンド
信号Ｉ、Ｑを再生する。
すように、上記Ｒｘフィルタ１８Iからの位相変調信号
に、上記ＮＣＯ５０からの互いに直交したキャリアをそ
れぞれ乗算する乗算器２１I 、２２I と、上記Ｒｘフィ
ルタ１８Q からの位相変調信号に、上記ＮＣＯ５０から
の互いに直交したキャリアをそれぞれ乗算する乗算器２
１Q 、２２Q と、上記乗算器２１I の出力から乗算器２
２Q の出力を減算する減算器２３と、上記乗算器２１Q
の出力と乗算器２２I の出力を加算する加算器２４とか
らなり、下記式１、２に示す演算を行い、ベースバンド
信号Ｉ、Ｑを再生する。
【００２９】 Ｉ＋ｊＱ＝（Ｘ＋ｊＹ）（Ｃ＋ｊＳ） ＝（ＸＣ−ＹＳ）＋ｊ（ＸＳ＋ＹＣ） したがって、 Ｉ＝（ＸＣ−ＹＳ）・・・式１ Ｑ＝（ＸＳ＋ＹＣ）・・・式２ なお、 Ｃ＝cos2πｆC t ・・・式３ Ｓ＝sin2πｆC t ・・・式４
【００３０】ここで、ＸはＲｘフィルタ１８I で濾波さ
れた位相変調信号であり、ＹはＲｘフィルタ１８Q で濾
波された位相変調信号であり、Ｃ、ＳはＮＣＯ５０から
供給される互いに直交したそれぞれ上記式３、４で表さ
れるキャリアである。なおｆC はキャリアの周波数を表
す。
れた位相変調信号であり、ＹはＲｘフィルタ１８Q で濾
波された位相変調信号であり、Ｃ、ＳはＮＣＯ５０から
供給される互いに直交したそれぞれ上記式３、４で表さ
れるキャリアである。なおｆC はキャリアの周波数を表
す。
【００３１】そして、このようにして得られたベースバ
ンド信号Ｉ、Ｑは、例えば、後段の識別再生回路（図示
せず）においてＶＣＯ８２で再生されたビットクロック
による１と０の判定や、ビタビ復号化等のデータ処理が
施された後、必要に応じてエラー訂正等が施される。こ
の結果、元のデータが再生される。
ンド信号Ｉ、Ｑは、例えば、後段の識別再生回路（図示
せず）においてＶＣＯ８２で再生されたビットクロック
による１と０の判定や、ビタビ復号化等のデータ処理が
施された後、必要に応じてエラー訂正等が施される。こ
の結果、元のデータが再生される。
【００３２】一方、コスタスループを構成する上記キャ
リア位相検出回路３０は、上述の図２に示すように、上
記複素乗算回路２０からのベースバンド信号Ｉとベース
バンド信号Ｑの極性を表す符号ビットの排他的論理和を
演算する排他的論理和回路３１I と、ベースバンド信号
Ｑとベースバンド信号Ｉの符号ビットの排他的論理和を
演算する排他的論理和回路３１Q と、上記排他的論理和
回路３１I の出力から排他的論理和回路３１Q の出力を
減算する減算器３２とから構成され、下記式５に示す演
算を行い、キャリアの位相誤差ΔC を検出し、この位相
誤差ΔC をループフィルタ４０に供給する。
リア位相検出回路３０は、上述の図２に示すように、上
記複素乗算回路２０からのベースバンド信号Ｉとベース
バンド信号Ｑの極性を表す符号ビットの排他的論理和を
演算する排他的論理和回路３１I と、ベースバンド信号
Ｑとベースバンド信号Ｉの符号ビットの排他的論理和を
演算する排他的論理和回路３１Q と、上記排他的論理和
回路３１I の出力から排他的論理和回路３１Q の出力を
減算する減算器３２とから構成され、下記式５に示す演
算を行い、キャリアの位相誤差ΔC を検出し、この位相
誤差ΔC をループフィルタ４０に供給する。
【００３３】 ΔC ＝Ｉsign（Ｑ）−Ｑsign（Ｉ）・・・式５
【００３４】このループフィルタ４０は、上述の図２に
示すように、上記減算器３２からの位相誤差ΔC を累積
加算するための加算器４１と、該加算器４１の出力を１
サンプリングクロック分遅延する遅延器４２と、位相誤
差ΔC をシフトすることによりβを乗算するシフトレジ
スタ４３と、上記加算器４１の出力をシフトすることに
よりαを乗算するシフトレジスタ４４と、上記シフトレ
ジスタ４３の出力とシフトレジスタ４４の出力を加算す
る加算器４５とから構成される。すなわち、ループフィ
ルタ４０は、１次の巡回型ディジタルフィルタであり、
下記式６に示す伝達関数Ｈ（Ｚ）を位相誤差ΔC に乗算
して濾波し、この濾波された位相誤差ΔC をＮＣＯ５０
に供給する。
示すように、上記減算器３２からの位相誤差ΔC を累積
加算するための加算器４１と、該加算器４１の出力を１
サンプリングクロック分遅延する遅延器４２と、位相誤
差ΔC をシフトすることによりβを乗算するシフトレジ
スタ４３と、上記加算器４１の出力をシフトすることに
よりαを乗算するシフトレジスタ４４と、上記シフトレ
ジスタ４３の出力とシフトレジスタ４４の出力を加算す
る加算器４５とから構成される。すなわち、ループフィ
ルタ４０は、１次の巡回型ディジタルフィルタであり、
下記式６に示す伝達関数Ｈ（Ｚ）を位相誤差ΔC に乗算
して濾波し、この濾波された位相誤差ΔC をＮＣＯ５０
に供給する。
【００３５】 Ｈ（Ｚ）＝（Ｚ／（Ｚ−１））×（α＋β） −（１／（Ｚ−１））×β・・・式６
【００３６】ＮＣＯ５０は、上述の図２に示すように、
上記ループフィルタ４０からの濾波された位相誤差ΔC
にアドレスステップδｆを加算する加算器５３と、該加
算器５３の出力を累積加算するための加算器５１と、該
加算器５１の出力を１サンプリングクロック分遅延する
遅延器５２と、上記式３に示すキャリアＣの値が予め記
憶されているリードオンリメモリ（以下ＲＯＭという）
５４と、上記式４に示すキャリアＳの値が予め記憶され
ているＲＯＭ５５とから構成される。
上記ループフィルタ４０からの濾波された位相誤差ΔC
にアドレスステップδｆを加算する加算器５３と、該加
算器５３の出力を累積加算するための加算器５１と、該
加算器５１の出力を１サンプリングクロック分遅延する
遅延器５２と、上記式３に示すキャリアＣの値が予め記
憶されているリードオンリメモリ（以下ＲＯＭという）
５４と、上記式４に示すキャリアＳの値が予め記憶され
ているＲＯＭ５５とから構成される。
【００３７】そして、このＮＣＯ５０は、上記ループフ
ィルタ４０から供給される濾波された位相誤差ΔC に、
例えばＲＯＭ５４、５５の読出アドレスのステップであ
るアドレスステップδｆを加算すると共に、アドレスス
テップδｆが加算された位相誤差ΔC を累積加算して積
分し、得られる積分値をアドレスとしてキャリアＳ、Ｃ
の値を読み出し、これらのキャリアＳ、Ｃを複素乗算回
路２０に供給する。
ィルタ４０から供給される濾波された位相誤差ΔC に、
例えばＲＯＭ５４、５５の読出アドレスのステップであ
るアドレスステップδｆを加算すると共に、アドレスス
テップδｆが加算された位相誤差ΔC を累積加算して積
分し、得られる積分値をアドレスとしてキャリアＳ、Ｃ
の値を読み出し、これらのキャリアＳ、Ｃを複素乗算回
路２０に供給する。
【００３８】かくして、複素乗算回路２０〜ＮＣＯ５０
で構成されるコスタス形キャリア再生回路において、位
相誤差ΔC が０となるようなキャリアが再生され、この
キャリアを用いてＱＰＳＫ変調信号の復調が行われる。
で構成されるコスタス形キャリア再生回路において、位
相誤差ΔC が０となるようなキャリアが再生され、この
キャリアを用いてＱＰＳＫ変調信号の復調が行われる。
【００３９】一方、分周回路８３は、例えば図３に示す
ように、上記ＶＣＯ８２からのサンプリングクロックを
反転するインバータ回路８３ａと、該インバータ回路８
３ａで反転されたサンプリングクロックをカウントして
分周するカウンタ８３ｂと、該カウンタ８３ｂで得られ
るサンプリングクロックの分周出力のうちの１つを選択
するセレクタ８３ｃと、該セレクタ８３ｃの選択動作を
設定するスイッチ８３ｄと、上記セレクタ８３ｃで選択
された分周出力を反転するインバータ回路８３ｅとから
構成される。
ように、上記ＶＣＯ８２からのサンプリングクロックを
反転するインバータ回路８３ａと、該インバータ回路８
３ａで反転されたサンプリングクロックをカウントして
分周するカウンタ８３ｂと、該カウンタ８３ｂで得られ
るサンプリングクロックの分周出力のうちの１つを選択
するセレクタ８３ｃと、該セレクタ８３ｃの選択動作を
設定するスイッチ８３ｄと、上記セレクタ８３ｃで選択
された分周出力を反転するインバータ回路８３ｅとから
構成される。
【００４０】そして、この分周回路８３は、ＶＣＯ８２
から供給されるサンプリングクロックを２n 分周した、
すなわちビットクロックと同じ周波数であって、互いに
位相が異なるクロックｆｂ1 、ｆｂ2 を生成し、これら
のクロックｆｂ1 、ｆｂ2 をクロック位相検出回路６０
に供給する。具体的には、例えばサンプリングがビット
クロックの２倍（ｎ＝１）のときは、サンプリングクロ
ックを２分周して、図４Ｄ、４Ｅに示すように、ビット
クロックと同じ周波数を有するクロックｆｂ1、ｆｂ2
を生成し、また、例えばサンプリングがビットクロック
の４倍（ｎ＝２）のときは、サンプリングクロックを４
分周して、図５Ｄ、５Ｅに示すように、ビットクロック
と同じ周波数を有するクロックｆｂ1 、ｆｂ2 を生成す
る。
から供給されるサンプリングクロックを２n 分周した、
すなわちビットクロックと同じ周波数であって、互いに
位相が異なるクロックｆｂ1 、ｆｂ2 を生成し、これら
のクロックｆｂ1 、ｆｂ2 をクロック位相検出回路６０
に供給する。具体的には、例えばサンプリングがビット
クロックの２倍（ｎ＝１）のときは、サンプリングクロ
ックを２分周して、図４Ｄ、４Ｅに示すように、ビット
クロックと同じ周波数を有するクロックｆｂ1、ｆｂ2
を生成し、また、例えばサンプリングがビットクロック
の４倍（ｎ＝２）のときは、サンプリングクロックを４
分周して、図５Ｄ、５Ｅに示すように、ビットクロック
と同じ周波数を有するクロックｆｂ1 、ｆｂ2 を生成す
る。
【００４１】ＤＰＬＬからなるクロック再生回路を構成
するクロック位相検出回路６０は、例えば図１に示すよ
うに、バッファ回路６１と、該バッファ回路６１を介し
て上記複素乗算回路２０からの、例えばベースバンド信
号Ｉのサンプル値を、上記分周回路８３からのクロック
ｆｂ1 でラッチする縦続接続された遅延器６２ａ、６２
ｂと、該遅延器６２ａで遅延されたサンプル値の例えば
上位７ビットの負論理を求める負論理回路６３と、該負
論理回路６３の出力と上記遅延器６２ｂの出力の例えば
上位７ビットを加算する加算器６４と、上記バッファ回
路６１を介して上記複素乗算回路２０からの、例えばベ
ースバンド信号Ｉのサンプル値を、上記分周回路８３か
らのクロックｆｂ2 でラッチする遅延器６２ｃと、該遅
延器６２ｃの出力を上記分周回路８３からのクロックｆ
ｂ1 でラッチする遅延器６２ｄと、上記加算器６４の出
力の最上位ビット（以下ＭＳＢ：Most Significant Bit
という）の負論理を求める負論理回路６５と、該負論理
回路６５の出力と上記遅延器６２ｄの出力の排他的論理
和を演算する排他的論理和回路６６と、該排他的論理和
回路６６の出力をラッチするラッチ回路６７と、上記加
算器６４の出力に基づいて、上記ラッチ回路６７を制御
するゲート回路６８と、該ゲート回路６８の出力に基づ
いて、上記ラッチ回路６７のクロックｆｂ2 を制御する
論理積回路６９とを備える。
するクロック位相検出回路６０は、例えば図１に示すよ
うに、バッファ回路６１と、該バッファ回路６１を介し
て上記複素乗算回路２０からの、例えばベースバンド信
号Ｉのサンプル値を、上記分周回路８３からのクロック
ｆｂ1 でラッチする縦続接続された遅延器６２ａ、６２
ｂと、該遅延器６２ａで遅延されたサンプル値の例えば
上位７ビットの負論理を求める負論理回路６３と、該負
論理回路６３の出力と上記遅延器６２ｂの出力の例えば
上位７ビットを加算する加算器６４と、上記バッファ回
路６１を介して上記複素乗算回路２０からの、例えばベ
ースバンド信号Ｉのサンプル値を、上記分周回路８３か
らのクロックｆｂ2 でラッチする遅延器６２ｃと、該遅
延器６２ｃの出力を上記分周回路８３からのクロックｆ
ｂ1 でラッチする遅延器６２ｄと、上記加算器６４の出
力の最上位ビット（以下ＭＳＢ：Most Significant Bit
という）の負論理を求める負論理回路６５と、該負論理
回路６５の出力と上記遅延器６２ｄの出力の排他的論理
和を演算する排他的論理和回路６６と、該排他的論理和
回路６６の出力をラッチするラッチ回路６７と、上記加
算器６４の出力に基づいて、上記ラッチ回路６７を制御
するゲート回路６８と、該ゲート回路６８の出力に基づ
いて、上記ラッチ回路６７のクロックｆｂ2 を制御する
論理積回路６９とを備える。
【００４２】そして、遅延器６２ａ、６２ｂは、クロッ
クｆｂ1 の立ち上がりエッジで動作し、サンプル値のう
ちの２n 個おきのシンボル点に相当するサンプル値を順
次ラッチする。具体的には、例えばサンプリングクロッ
クがビットクロックの２倍の周波数を有するときは、図
４Ｆ、４Ｇに示すように、隣接するシンボル点に相当す
る２つのサンプル値（例えばサンプル値＃３とサンプル
値＃１、サンプル値＃５とサンプル値＃３・・・）を順
次ラッチする。また、例えばサンプリングクロックがビ
ットクロックの４倍の周波数を有するときは、図５Ｆ、
５Ｇに示すように、隣接するシンボル点に相当する２つ
のサンプル値（例えばサンプル値＃５とサンプル値＃
１、サンプル値＃９とサンプル値＃５・・・）を順次ラ
ッチする。
クｆｂ1 の立ち上がりエッジで動作し、サンプル値のう
ちの２n 個おきのシンボル点に相当するサンプル値を順
次ラッチする。具体的には、例えばサンプリングクロッ
クがビットクロックの２倍の周波数を有するときは、図
４Ｆ、４Ｇに示すように、隣接するシンボル点に相当す
る２つのサンプル値（例えばサンプル値＃３とサンプル
値＃１、サンプル値＃５とサンプル値＃３・・・）を順
次ラッチする。また、例えばサンプリングクロックがビ
ットクロックの４倍の周波数を有するときは、図５Ｆ、
５Ｇに示すように、隣接するシンボル点に相当する２つ
のサンプル値（例えばサンプル値＃５とサンプル値＃
１、サンプル値＃９とサンプル値＃５・・・）を順次ラ
ッチする。
【００４３】加算器６４は、遅延器６２ａにラッチされ
ているサンプル値の上位７ビットの負論理と、遅延器６
２ｂにラッチされているサンプル値の上位７ビットを加
算することにより、隣接するシンボル点に相当する２つ
のサンプル値の極性変化を検出すると共に、それらの差
分の絶対値を求める。
ているサンプル値の上位７ビットの負論理と、遅延器６
２ｂにラッチされているサンプル値の上位７ビットを加
算することにより、隣接するシンボル点に相当する２つ
のサンプル値の極性変化を検出すると共に、それらの差
分の絶対値を求める。
【００４４】一方、遅延器６２ｃは、クロックｆｂ2 の
立ち上がりエッジで動作し、遅延器６２ｄは、クロック
ｆｂ1 の立ち上がりエッジで動作し、これらの遅延器６
２ｃ、６２ｄは、隣接するシンボル点の中間点のサンプ
ル値を順次ラッチする。具体的には、例えばサンプリン
グクロックがビットクロックの２倍の周波数を有すると
きは、図４Ｈ、４Ｉに示すように、中間点のサンプル値
＃２、＃４、＃６・・・を順次ラッチする。また、例え
ばサンプリングクロックがビットクロックの４倍の周波
数を有するときは、図５Ｈ、５Ｉに示すように、中間点
のサンプル値＃３、＃７、＃１１・・・を順次ラッチす
る。
立ち上がりエッジで動作し、遅延器６２ｄは、クロック
ｆｂ1 の立ち上がりエッジで動作し、これらの遅延器６
２ｃ、６２ｄは、隣接するシンボル点の中間点のサンプ
ル値を順次ラッチする。具体的には、例えばサンプリン
グクロックがビットクロックの２倍の周波数を有すると
きは、図４Ｈ、４Ｉに示すように、中間点のサンプル値
＃２、＃４、＃６・・・を順次ラッチする。また、例え
ばサンプリングクロックがビットクロックの４倍の周波
数を有するときは、図５Ｈ、５Ｉに示すように、中間点
のサンプル値＃３、＃７、＃１１・・・を順次ラッチす
る。
【００４５】排他的論理和回路６６は、遅延器６２ｄか
らの中間点のサンプル値と、負論理回路６５を介して供
給される加算器６４の出力のＭＳＢ、すなわち符号ビッ
トとの排他的論理和を求めることにより、隣接するシン
ボル点に相当する２つのサンプル値の極性変化に基づい
て、中間点のサンプル値の極性を反転し、得られるサン
プル値をＤＰＬＬの位相誤差ΔS として出力する。
らの中間点のサンプル値と、負論理回路６５を介して供
給される加算器６４の出力のＭＳＢ、すなわち符号ビッ
トとの排他的論理和を求めることにより、隣接するシン
ボル点に相当する２つのサンプル値の極性変化に基づい
て、中間点のサンプル値の極性を反転し、得られるサン
プル値をＤＰＬＬの位相誤差ΔS として出力する。
【００４６】具体的には、排他的論理和回路６６は、例
えば図６Ｂに示すように、ベースバンド信号Ｉに対して
サンプリングクロック（○で示す）の位相が進んでいる
ときは、シンボル点に相当するサンプル値＃１の極性と
それに隣接するシンボル点に相当するサンプル値＃３の
極性が負から正に変化して、負論理回路６５から０が供
給されることにより、中間点のサンプル値＃２をそのま
ま出力し、サンプル値＃３の極性とサンプル値＃５の極
性が正から負に変化して、負論理回路６５から１が供給
されることにより、中間点のサンプル値＃４の負論理、
すなわち極性を反転して出力する。
えば図６Ｂに示すように、ベースバンド信号Ｉに対して
サンプリングクロック（○で示す）の位相が進んでいる
ときは、シンボル点に相当するサンプル値＃１の極性と
それに隣接するシンボル点に相当するサンプル値＃３の
極性が負から正に変化して、負論理回路６５から０が供
給されることにより、中間点のサンプル値＃２をそのま
ま出力し、サンプル値＃３の極性とサンプル値＃５の極
性が正から負に変化して、負論理回路６５から１が供給
されることにより、中間点のサンプル値＃４の負論理、
すなわち極性を反転して出力する。
【００４７】また、例えば図６Ｃに示すように、ベース
バンド信号Ｉに対してサンプリングクロックの位相が遅
れているときは、サンプル値＃１の極性とサンプル値＃
３の極性が負から正に変化して、負論理回路６５から０
が供給されることにより、中間点のサンプル値＃２をそ
のまま出力し、サンプル値＃３の極性とサンプル値＃５
の極性が正から負に変化して、負論理回路６５から１が
供給されることにより、中間点のサンプル値＃４の極性
を反転して出力する。すなわち、この排他的論理和回路
６６からは、サンプリングクロックの位相が進んでいる
ときは負の値の位相誤差ΔS が出力され、遅れていると
きは正の値の位相誤差ΔS が出力される。なお、図６Ａ
は、サンプリングクロックの位相がベースバンド信号Ｉ
に合っている場合を示しており、値が０である位相誤差
ΔS が出力される。換言すると、この排他的論理和回路
６６からは、ベースバンド信号Ｉの所謂ゼロクロス点の
近傍から得られる位相誤差ΔS が常に出力され、ＤＰＬ
Ｌを安定して動作させることができる。
バンド信号Ｉに対してサンプリングクロックの位相が遅
れているときは、サンプル値＃１の極性とサンプル値＃
３の極性が負から正に変化して、負論理回路６５から０
が供給されることにより、中間点のサンプル値＃２をそ
のまま出力し、サンプル値＃３の極性とサンプル値＃５
の極性が正から負に変化して、負論理回路６５から１が
供給されることにより、中間点のサンプル値＃４の極性
を反転して出力する。すなわち、この排他的論理和回路
６６からは、サンプリングクロックの位相が進んでいる
ときは負の値の位相誤差ΔS が出力され、遅れていると
きは正の値の位相誤差ΔS が出力される。なお、図６Ａ
は、サンプリングクロックの位相がベースバンド信号Ｉ
に合っている場合を示しており、値が０である位相誤差
ΔS が出力される。換言すると、この排他的論理和回路
６６からは、ベースバンド信号Ｉの所謂ゼロクロス点の
近傍から得られる位相誤差ΔS が常に出力され、ＤＰＬ
Ｌを安定して動作させることができる。
【００４８】ゲート回路６８は、加算器６４で得られる
隣接するシンボル点に相当する２つのサンプル値の差分
の絶対値のうちの所定の閾値ＴＨ以上のものを検出し、
閾値ＴＨ以上のものが検出されたとき、排他的論理和回
路６６からの位相誤差ΔS である中間点のサンプル値が
ラッチ回路６７にラッチされるように論理積回路６９を
制御する。
隣接するシンボル点に相当する２つのサンプル値の差分
の絶対値のうちの所定の閾値ＴＨ以上のものを検出し、
閾値ＴＨ以上のものが検出されたとき、排他的論理和回
路６６からの位相誤差ΔS である中間点のサンプル値が
ラッチ回路６７にラッチされるように論理積回路６９を
制御する。
【００４９】具体的には、ゲート回路６８は、例えば図
７に示すように、排他的論理和回路からなり、加算器６
４の出力の上位２ビット、すなわち符号ビットと第２ビ
ットの排他的論理和を求めることにより、図８に示すよ
うに、差分の絶対値が閾値ＴＨ以上（斜線で示す）のと
きに１を出力する。この結果、差分の絶対値が閾値ＴＨ
以上のとき、すなわち例えば受信信号のレベルが高く、
再生されたベースバンド信号Ｉのレベルが高いときに、
ラッチ回路６７が動作し、ラッチ回路６７からそのとき
の位相誤差ΔS が出力される。換言すると、例えば受信
レベルが低下した等のＳ／Ｎが低いときは、低下する前
の正常状態において検出された位相誤差ΔS が継続して
出力され、Ｓ／Ｎが低いときであっても、このＤＰＰＬ
を安定して動作させることができる。
７に示すように、排他的論理和回路からなり、加算器６
４の出力の上位２ビット、すなわち符号ビットと第２ビ
ットの排他的論理和を求めることにより、図８に示すよ
うに、差分の絶対値が閾値ＴＨ以上（斜線で示す）のと
きに１を出力する。この結果、差分の絶対値が閾値ＴＨ
以上のとき、すなわち例えば受信信号のレベルが高く、
再生されたベースバンド信号Ｉのレベルが高いときに、
ラッチ回路６７が動作し、ラッチ回路６７からそのとき
の位相誤差ΔS が出力される。換言すると、例えば受信
レベルが低下した等のＳ／Ｎが低いときは、低下する前
の正常状態において検出された位相誤差ΔS が継続して
出力され、Ｓ／Ｎが低いときであっても、このＤＰＰＬ
を安定して動作させることができる。
【００５０】そして、このようにして得られた位相誤差
ΔS は、ＤＰＬＬのループフィルタ７０に供給される。
このループフィルタ７０は、上述のループフィルタ４０
と同じ回路構成となっており、上述の図２に示すよう
に、上記ラッチ回路６７からの位相誤差ΔS を累積加算
するための加算器７１と、該加算器７１の出力を１サン
プリングクロック分遅延する遅延器７２と、位相誤差Δ
S をシフトすることによりβを乗算するシフトレジスタ
７３と、上記加算器７１の出力をシフトすることにより
αを乗算するシフトレジスタ７４と、上記シフトレジス
タ７３の出力とシフトレジスタ７４の出力を加算する加
算器７５とから構成され、この１次の巡回型ディジタル
フィルタであるループフィルタ７０は、上記式６に示す
伝達関数Ｈ（Ｚ）を位相誤差ΔS に乗算して、位相誤差
ΔS を濾波し、この濾波された位相誤差ΔS をＤ／Ａ変
換器８１に供給する。
ΔS は、ＤＰＬＬのループフィルタ７０に供給される。
このループフィルタ７０は、上述のループフィルタ４０
と同じ回路構成となっており、上述の図２に示すよう
に、上記ラッチ回路６７からの位相誤差ΔS を累積加算
するための加算器７１と、該加算器７１の出力を１サン
プリングクロック分遅延する遅延器７２と、位相誤差Δ
S をシフトすることによりβを乗算するシフトレジスタ
７３と、上記加算器７１の出力をシフトすることにより
αを乗算するシフトレジスタ７４と、上記シフトレジス
タ７３の出力とシフトレジスタ７４の出力を加算する加
算器７５とから構成され、この１次の巡回型ディジタル
フィルタであるループフィルタ７０は、上記式６に示す
伝達関数Ｈ（Ｚ）を位相誤差ΔS に乗算して、位相誤差
ΔS を濾波し、この濾波された位相誤差ΔS をＤ／Ａ変
換器８１に供給する。
【００５１】Ｄ／Ａ変換器８１は、ループフィルタ７０
で濾波された位相誤差ΔS をアナログ信号に変換して、
ＶＣＯ８２に供給する。この結果、ＶＣＯ８２におい
て、位相誤差ΔS が０となるような、すなわちベースバ
ンド信号Ｉに位相が一致したサンプリングクロックが再
生される。そして、この再生されたサンプリングクロッ
クは、上述したＡ／Ｄ変換器１７I 、１７Q 等に供給さ
れる。
で濾波された位相誤差ΔS をアナログ信号に変換して、
ＶＣＯ８２に供給する。この結果、ＶＣＯ８２におい
て、位相誤差ΔS が０となるような、すなわちベースバ
ンド信号Ｉに位相が一致したサンプリングクロックが再
生される。そして、この再生されたサンプリングクロッ
クは、上述したＡ／Ｄ変換器１７I 、１７Q 等に供給さ
れる。
【００５２】かくして、このＱＰＳＫ復調装置では、Ａ
／Ｄ変換回路１０〜ＶＣＯ８２から構成されるＤＰＰＬ
において、サンプリングクロックを再生し、このサンプ
リングクロックを用いてＩＦ信号をディジタル信号に変
換した後、コスタス形キャリア再生回路においてキャリ
アを再生し、このキャリアを用いてＱＰＳＫ変調信号を
直交復調して、ベースバンド信号を再生する際に、ＤＰ
ＰＬの位相誤差ΔS を、常にベースバンド信号のゼロク
ロス点の近傍から得るようにしているので、Ｓ／Ｎが低
下しても、ＤＰＬＬを安定して動作させ得、サンプリン
グクロックやビットクロックを安定して再生することが
できる。また、隣接するシンボル点に相当するサンプル
値の差分の絶対値が、閾値ＴＨ以上のときに、位相誤差
ΔS を得るようにしているのでサンプリングクロックや
ビットクロックを安定して再生することができる。
／Ｄ変換回路１０〜ＶＣＯ８２から構成されるＤＰＰＬ
において、サンプリングクロックを再生し、このサンプ
リングクロックを用いてＩＦ信号をディジタル信号に変
換した後、コスタス形キャリア再生回路においてキャリ
アを再生し、このキャリアを用いてＱＰＳＫ変調信号を
直交復調して、ベースバンド信号を再生する際に、ＤＰ
ＰＬの位相誤差ΔS を、常にベースバンド信号のゼロク
ロス点の近傍から得るようにしているので、Ｓ／Ｎが低
下しても、ＤＰＬＬを安定して動作させ得、サンプリン
グクロックやビットクロックを安定して再生することが
できる。また、隣接するシンボル点に相当するサンプル
値の差分の絶対値が、閾値ＴＨ以上のときに、位相誤差
ΔS を得るようにしているのでサンプリングクロックや
ビットクロックを安定して再生することができる。
【００５３】また、上述のようにこのクロック再生回路
は、ディジタル回路で構成しているので、ＩＣ化に適し
ていると共に、電源電圧変動や温度変化等の影響を受け
ない。
は、ディジタル回路で構成しているので、ＩＣ化に適し
ていると共に、電源電圧変動や温度変化等の影響を受け
ない。
【００５４】また、上述の実施例では、隣接するシンボ
ル点に相当するサンプル値の極性変化に基づいて、位相
誤差ΔS を得るようにしているが、一方の極性変化に基
づいて、位相誤差ΔS を得るようにしても、上述の実施
例と同様な効果を得ることができる。具体的には、例え
ば図５Ｂ、５Ｃに示すように、隣接するシンボル点に相
当する２つのサンプル値の極性が負から正に変化したと
きの中間点のサンプル値＃２、＃６・・・を位相誤差Δ
S としてしてもよい。
ル点に相当するサンプル値の極性変化に基づいて、位相
誤差ΔS を得るようにしているが、一方の極性変化に基
づいて、位相誤差ΔS を得るようにしても、上述の実施
例と同様な効果を得ることができる。具体的には、例え
ば図５Ｂ、５Ｃに示すように、隣接するシンボル点に相
当する２つのサンプル値の極性が負から正に変化したと
きの中間点のサンプル値＃２、＃６・・・を位相誤差Δ
S としてしてもよい。
【００５５】なお、本発明は、上述の実施例に限定され
るものではなく、例えばコンパクトディスク、光ディス
クを再生するディスク再生装置等のクロック再生回路
に、本発明を適用できることは言うまでもない。また、
クロック位相検出回路の構成は、図１に示す具体的な回
路構成に限定されるものではない。
るものではなく、例えばコンパクトディスク、光ディス
クを再生するディスク再生装置等のクロック再生回路
に、本発明を適用できることは言うまでもない。また、
クロック位相検出回路の構成は、図１に示す具体的な回
路構成に限定されるものではない。
【００５６】
【発明の効果】以上の説明でも明らかなように、本発明
を適用したクロック再生回路では、ディジタル変調信号
を復調して得られるベースバンド信号を、ビットクロッ
クの２n 倍の周波数を有するサンプリングクロックでサ
ンプリングし、得られるサンプル値のうちの２n 個おき
のシンボル点に相当するサンプル値の極性を検出し、検
出されたサンプル値の極性に基づいて、隣接するシンボ
ル点に相当する２つのサンプル値の極性が反転したと
き、隣接するシンボル点の中間点のサンプル値をディジ
タルＰＬＬにおける位相誤差とすることにより、位相誤
差を常にベースバンド信号のゼロクロス点の近傍から得
ることができ、Ｓ／Ｎが低下しても、ＤＰＬＬを安定し
て動作させ得、サンプリングクロックやビットクロック
を安定して再生することができる。
を適用したクロック再生回路では、ディジタル変調信号
を復調して得られるベースバンド信号を、ビットクロッ
クの２n 倍の周波数を有するサンプリングクロックでサ
ンプリングし、得られるサンプル値のうちの２n 個おき
のシンボル点に相当するサンプル値の極性を検出し、検
出されたサンプル値の極性に基づいて、隣接するシンボ
ル点に相当する２つのサンプル値の極性が反転したと
き、隣接するシンボル点の中間点のサンプル値をディジ
タルＰＬＬにおける位相誤差とすることにより、位相誤
差を常にベースバンド信号のゼロクロス点の近傍から得
ることができ、Ｓ／Ｎが低下しても、ＤＰＬＬを安定し
て動作させ得、サンプリングクロックやビットクロック
を安定して再生することができる。
【００５７】また、隣接するシンボル点に相当する２つ
のサンプル値の極性変化に基づいて、中間点のサンプル
値の極性を反転して、位相誤差とすることにより、位相
誤差を常にベースバンド信号の立ち上がりエッジと立ち
下がりエッジの両方のエッジのゼロクロス点の近傍から
得ることができ、サンプリングクロックやビットクロッ
クを安定して再生することができる。
のサンプル値の極性変化に基づいて、中間点のサンプル
値の極性を反転して、位相誤差とすることにより、位相
誤差を常にベースバンド信号の立ち上がりエッジと立ち
下がりエッジの両方のエッジのゼロクロス点の近傍から
得ることができ、サンプリングクロックやビットクロッ
クを安定して再生することができる。
【００５８】また、隣接するシンボル点に相当する２つ
のサンプル値の極性変化に基づいて、一方の極性変化に
対応した中間点のサンプル値を位相誤差とすることによ
り、位相誤差をベースバンド信号の立ち上がりエッジあ
るいは立ち下がりエッジの片方のエッジのゼロクロス点
の近傍から常に得ることができ、サンプリングクロック
やビットクロックを安定して再生することができる。
のサンプル値の極性変化に基づいて、一方の極性変化に
対応した中間点のサンプル値を位相誤差とすることによ
り、位相誤差をベースバンド信号の立ち上がりエッジあ
るいは立ち下がりエッジの片方のエッジのゼロクロス点
の近傍から常に得ることができ、サンプリングクロック
やビットクロックを安定して再生することができる。
【００５９】また、隣接するシンボル点に相当するサン
プル値の極性が反転すると共に、それらの差分の絶対値
が所定の閾値以上のときに、中間点のサンプル値を位相
誤差とすることにより、さらにＤＰＬＬを安定して動作
させることができ、サンプリングクロックやビットクロ
ックを安定して再生することができる。
プル値の極性が反転すると共に、それらの差分の絶対値
が所定の閾値以上のときに、中間点のサンプル値を位相
誤差とすることにより、さらにＤＰＬＬを安定して動作
させることができ、サンプリングクロックやビットクロ
ックを安定して再生することができる。
【図１】本発明を適用したクロック再生回路を構成する
クロック位相検出回路の具体的な回路構成を示すブロッ
ク図である。
クロック位相検出回路の具体的な回路構成を示すブロッ
ク図である。
【図２】上記クロック位相検出回路を採用したＱＰＳＫ
復調装置の回路構成を示すブロック図である。
復調装置の回路構成を示すブロック図である。
【図３】上記ＱＰＳＫ復調装置を構成する分周回路の具
体的な回路構成を示すブロック図である。
体的な回路構成を示すブロック図である。
【図４】上記クロック位相検出回路の動作を説明するた
めのタイムチャートである。
めのタイムチャートである。
【図５】上記クロック位相検出回路の動作を説明するた
めのタイムチャートである。
めのタイムチャートである。
【図６】上記クロック位相検出回路の動作を説明するた
めの波形図である。
めの波形図である。
【図７】上記クロック位相検出回路を構成するゲート回
路の具体的な回路構成を示すブロック図である。
路の具体的な回路構成を示すブロック図である。
【図８】上記ゲート回路の閾値ＴＨを示す図である。
【図９】ＱＰＳＫ復調装置の原理的な回路構成を示すブ
ロック図である。
ロック図である。
【図１０】従来のクロック位相検出回路の回路構成を示
すブロック図である。
すブロック図である。
【図１１】上記従来のクロック位相検出回路の動作を説
明するためのタイムチャートである。
明するためのタイムチャートである。
【図１２】上記従来のクロック位相検出回路の動作を説
明するためのタイムチャートである。
明するためのタイムチャートである。
１７I 、１７Q ・・・Ａ／Ｄ変換器 ６２ａ、６２ｂ、６２ｃ、６２ｄ・・・遅延器 ６３・・・負論理回路 ６４・・・加算器 ６６・・・排他的論理和回路 ６７・・・ラッチ回路 ６８・・・ゲート回路 ６９・・・論理積回路
Claims (4)
- 【請求項１】 ディジタルＰＬＬによりデータのビット
クロックを再生するクロック再生回路において、 ディジタル変調信号を復調して得られるベースバンド信
号を、上記ビットクロックの２n （ｎ＝１、２、３・・
・）倍の周波数を有するサンプリングクロックでサンプ
リングするサンプリング手段と、 該サンプリング手段から供給されるサンプル値のうちの
２n 個おきのシンボル点に相当するサンプル値の極性を
検出する極性検出手段と、 該極性検出手段で検出されたサンプル値の極性に基づい
て、隣接するシンボル点に相当する２つのサンプル値の
極性が反転したとき、該隣接するシンボル点の中間点の
サンプル値を上記ディジタルＰＬＬにおける位相誤差と
して出力する位相誤差出力手段とを具備することを特徴
とするクロック再生回路。 - 【請求項２】 前記位相誤差出力手段が、隣接するシン
ボル点に相当する２つのサンプル値の極性変化に基づい
て、前記中間点のサンプル値の極性を反転する極性反転
手段を備えることを特徴とする請求項１記載のクロック
再生回路。 - 【請求項３】 前記位相誤差出力手段が、隣接するシン
ボル点に相当する２つのサンプル値の極性変化に基づい
て、一方の極性変化に対応した中間点のサンプル値を位
相誤差とすることを特徴とする請求項１記載のクロック
再生回路。 - 【請求項４】 前記位相誤差出力手段が、隣接するシン
ボル点に相当するサンプル値の極性が反転すると共に、
それらの差分の絶対値が所定の閾値以上のときに、前記
中間点のサンプル値を位相誤差とすることを特徴とする
請求項１、請求項２又は請求項３に記載のクロック再生
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4208551A JPH0637742A (ja) | 1992-07-14 | 1992-07-14 | クロック再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4208551A JPH0637742A (ja) | 1992-07-14 | 1992-07-14 | クロック再生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0637742A true JPH0637742A (ja) | 1994-02-10 |
Family
ID=16558064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4208551A Withdrawn JPH0637742A (ja) | 1992-07-14 | 1992-07-14 | クロック再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0637742A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100315006B1 (ko) * | 1999-07-26 | 2001-11-24 | 김봉택 | 디지털 신호 전송 시스템 |
| JP2008283382A (ja) * | 2007-05-09 | 2008-11-20 | Sanyo Electric Co Ltd | 信号処理装置 |
| JP2013126224A (ja) * | 2011-12-16 | 2013-06-24 | Nec Engineering Ltd | クロックリカバリ回路、これを含むデジタル復調回路、クロックリカバリ方法及びこれを含むデジタル復調方法 |
-
1992
- 1992-07-14 JP JP4208551A patent/JPH0637742A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100315006B1 (ko) * | 1999-07-26 | 2001-11-24 | 김봉택 | 디지털 신호 전송 시스템 |
| JP2008283382A (ja) * | 2007-05-09 | 2008-11-20 | Sanyo Electric Co Ltd | 信号処理装置 |
| JP2013126224A (ja) * | 2011-12-16 | 2013-06-24 | Nec Engineering Ltd | クロックリカバリ回路、これを含むデジタル復調回路、クロックリカバリ方法及びこれを含むデジタル復調方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR960011125B1 (ko) | 시분할 다중 통신 채널용 디지탈 복조 회로 | |
| NZ261042A (en) | Demodulator with low rate analog to digital converter | |
| JPH0787145A (ja) | Ａｆｃ回路 | |
| JPH09135276A (ja) | タイミング再生手段及びダイバーシティ通信装置 | |
| EP0805560A2 (en) | Digital PLL circuit and initial setting method | |
| JPH10308784A (ja) | 復調装置 | |
| US5355092A (en) | Relatively simple QPSK demodulator, that uses substantially all digital circuitry and an internally generated symbol clock, and circuitry for use therein | |
| JP2000049882A (ja) | クロック同期回路 | |
| US4674105A (en) | Digital signal processor | |
| EP0486839B1 (en) | Quasi-coherent MPSK demodulator | |
| JPH0637742A (ja) | クロック再生回路 | |
| WO2001026316A1 (fr) | Demodulateur utilise pour traiter un signal numerique | |
| JP3489493B2 (ja) | シンボル同期装置および周波数ホッピング受信装置 | |
| US4803385A (en) | Phase detecting circuit | |
| JP3592489B2 (ja) | クロックタイミング再生方法および回路 | |
| JP2931454B2 (ja) | ディジタル位相変調信号復調回路 | |
| JP3643993B2 (ja) | 復調回路 | |
| JP3398979B2 (ja) | 復調装置 | |
| JP2001237908A (ja) | Ｑｐｓｋ／ｑａｍ同期獲得装置 | |
| JPH0897874A (ja) | オフセットｑｐｓｋ復調器 | |
| JP2934259B2 (ja) | 全ディジタル形搬送波再生回路 | |
| JP3342892B2 (ja) | デジタル変調波の搬送波再生回路 | |
| JP2000049877A (ja) | クロックタイミング再生回路 | |
| JPH0541718A (ja) | デジタル変調波の復調装置 | |
| JPH0619950A (ja) | ディジタル積分回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |