JPH0619950A - ディジタル積分回路 - Google Patents
ディジタル積分回路Info
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- JPH0619950A JPH0619950A JP4197422A JP19742292A JPH0619950A JP H0619950 A JPH0619950 A JP H0619950A JP 4197422 A JP4197422 A JP 4197422A JP 19742292 A JP19742292 A JP 19742292A JP H0619950 A JPH0619950 A JP H0619950A
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- Japan
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- circuit
- output
- input data
- bit
- full adder
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】
【構成】 全加算器１０１は、Ｄ−ＦＦ１０２からの１
サンプリング時間前の累積加算値に入力データを加算
し、得られる新たな累積値をＤ−ＦＦ１０２に供給す
る。演算回路１０３は、入力データのＭＳＢ、Ｄ−ＦＦ
１０２の出力データのＭＳＢ、全加算器１０１のキャリ
出力、全加算器１０１の出力データのＭＳＢに基づい
て、全加算器１０１のオーバーフロー、アンダーフロー
を検出して、アップフラグＵＦ、ダウンフラグＤＦを発
生し、これらのフラグでアップダウンカウンタＵ／Ｄ1
のカウント動作を制御する。 【効果】 キャリ出力の遅延に起因して高速動作ができ
ないという問題を解決することができる。また、累積加
算値のビット数を、アップダウンカウンタの個数を増や
すことにより、容易に拡張することができる。
サンプリング時間前の累積加算値に入力データを加算
し、得られる新たな累積値をＤ−ＦＦ１０２に供給す
る。演算回路１０３は、入力データのＭＳＢ、Ｄ−ＦＦ
１０２の出力データのＭＳＢ、全加算器１０１のキャリ
出力、全加算器１０１の出力データのＭＳＢに基づい
て、全加算器１０１のオーバーフロー、アンダーフロー
を検出して、アップフラグＵＦ、ダウンフラグＤＦを発
生し、これらのフラグでアップダウンカウンタＵ／Ｄ1
のカウント動作を制御する。 【効果】 キャリ出力の遅延に起因して高速動作ができ
ないという問題を解決することができる。また、累積加
算値のビット数を、アップダウンカウンタの個数を増や
すことにより、容易に拡張することができる。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル積分回路に
関し、特に入力データを累積加算して積分するディジタ
ル積分回路に関する。
関し、特に入力データを累積加算して積分するディジタ
ル積分回路に関する。
【０００２】
【従来の技術】ディジタル積分回路、例えば所謂２相位
相変調（ＢＰＳＫ）、４相位相変調（ＱＰＳＫ）等にお
ける復調装置において、所謂キャリア再生回路やクロッ
ク再生回路に用いられるディジタルＰＬＬ（以下ＤＰＬ
Ｌ：Digital Phase Locked Loop という）の所謂ループ
フィルタ等を構成するディジタル積分回路は、図４に示
すように、例えば位相誤差である入力データを累積加算
するための加算器２０１と、該加算器２０１の出力デー
タをサンプリング周期に相当する時間（以下サンプリン
グ時間という）遅延する遅延器２０２とから構成され、
入力データを累積加算して積分するようになっている。
相変調（ＢＰＳＫ）、４相位相変調（ＱＰＳＫ）等にお
ける復調装置において、所謂キャリア再生回路やクロッ
ク再生回路に用いられるディジタルＰＬＬ（以下ＤＰＬ
Ｌ：Digital Phase Locked Loop という）の所謂ループ
フィルタ等を構成するディジタル積分回路は、図４に示
すように、例えば位相誤差である入力データを累積加算
するための加算器２０１と、該加算器２０１の出力デー
タをサンプリング周期に相当する時間（以下サンプリン
グ時間という）遅延する遅延器２０２とから構成され、
入力データを累積加算して積分するようになっている。
【０００３】具体的には、図５に示すように、上記加算
器２０１は、Ｎ1 ビットの全加算器（所謂フルアダー）
２０１からなり、上記遅延器２０２は、Ｎ1 ビットのＤ
−プリップフロップ（以下Ｄ−ＦＦ２０２という）から
なり、このディジタル積分回路は、Ｄ−ＦＦ２０２にラ
ッチされている１サンプリング時間前の累積加算値に入
力データを加算して、得られる新たな累積加算値をＤ−
ＦＦ１０２にラッチし、この動作を繰り返すようになっ
ている。
器２０１は、Ｎ1 ビットの全加算器（所謂フルアダー）
２０１からなり、上記遅延器２０２は、Ｎ1 ビットのＤ
−プリップフロップ（以下Ｄ−ＦＦ２０２という）から
なり、このディジタル積分回路は、Ｄ−ＦＦ２０２にラ
ッチされている１サンプリング時間前の累積加算値に入
力データを加算して、得られる新たな累積加算値をＤ−
ＦＦ１０２にラッチし、この動作を繰り返すようになっ
ている。
【０００４】
【発明が解決しようとする課題】ところで、全加算器２
０１のビット数Ｎ1 は、ＤＰＬＬの所謂キャプチャレン
ジ（cature range）、ロックレンジ(lock range ）、過
渡応答等の特性を左右するものであり、例えば入力デー
タが８ビットであっても、例えば２４ビット以上が必要
とされる。一方、全加算器としてはビット数が大きいも
のはなく、例えば４ビットのもの（例えばＩＣ番号が７
４２８３）が一般的である。したがって、上述の全加算
器２０１は、図６に示すように、Ｋ個のｎ（例えば４）
ビットの全加算器ＦＡi （ｉ＝１〜Ｋ、ｎ×Ｋ≧Ｎ1 ）
を縦続接続して構成されている。すなわち、全加算器Ｆ
Ａi は、キャリ出力を次段の全加算器ＦＡi+1 に供給
し、この全加算器ＦＡi+1 は、このキャリ出力を含めて
加算を行うようになっている。
０１のビット数Ｎ1 は、ＤＰＬＬの所謂キャプチャレン
ジ（cature range）、ロックレンジ(lock range ）、過
渡応答等の特性を左右するものであり、例えば入力デー
タが８ビットであっても、例えば２４ビット以上が必要
とされる。一方、全加算器としてはビット数が大きいも
のはなく、例えば４ビットのもの（例えばＩＣ番号が７
４２８３）が一般的である。したがって、上述の全加算
器２０１は、図６に示すように、Ｋ個のｎ（例えば４）
ビットの全加算器ＦＡi （ｉ＝１〜Ｋ、ｎ×Ｋ≧Ｎ1 ）
を縦続接続して構成されている。すなわち、全加算器Ｆ
Ａi は、キャリ出力を次段の全加算器ＦＡi+1 に供給
し、この全加算器ＦＡi+1 は、このキャリ出力を含めて
加算を行うようになっている。
【０００５】このため、キャリによる遅延が後段に（ｉ
が大きく）なるほど累積して増大し、高速動作に限界が
生じるという問題があった。また、全てのビットをフィ
ードバックしているために信頼性が低下するという問題
があった。
が大きく）なるほど累積して増大し、高速動作に限界が
生じるという問題があった。また、全てのビットをフィ
ードバックしているために信頼性が低下するという問題
があった。
【０００６】本発明は、このような実情に鑑みてなされ
たものであり、入力データを高速で積分することができ
るディジタル積分回路の提供を目的とする。
たものであり、入力データを高速で積分することができ
るディジタル積分回路の提供を目的とする。
【０００７】
【課題を解決するための手段】本発明は、上記課題を解
決するために、入力データを累積加算するためのＮビッ
トの全加算器と、この全加算器の出力データをサンプリ
ング周期に相当する時間遅延させて、該全加算器に供給
するＮビットの遅延器と、縦続接続された複数のアップ
ダウンカウンタと、入力データの最上位ビット、全加算
器の出力データの最上位ビット、遅延器の出力データの
最上位ビット及び全加算器のキャリ出力に基づいて、複
数のアップダウンカウンタのカウント動作を制御する演
算回路とを具備することを特徴とする
決するために、入力データを累積加算するためのＮビッ
トの全加算器と、この全加算器の出力データをサンプリ
ング周期に相当する時間遅延させて、該全加算器に供給
するＮビットの遅延器と、縦続接続された複数のアップ
ダウンカウンタと、入力データの最上位ビット、全加算
器の出力データの最上位ビット、遅延器の出力データの
最上位ビット及び全加算器のキャリ出力に基づいて、複
数のアップダウンカウンタのカウント動作を制御する演
算回路とを具備することを特徴とする
【０００８】また、本発明は、複数のアップダウンカウ
ンタの出力データから所望ビットを選択するセレクタを
備えることを特徴とする。
ンタの出力データから所望ビットを選択するセレクタを
備えることを特徴とする。
【０００９】
【作用】本発明を適用したディジタル積分回路では、入
力データの最上位ビット、全加算器の出力データの最上
位ビット、遅延器の出力データの最上位ビット及び全加
算器のキャリ出力に基づいて、複数のアップダウンカウ
ンタのカウント動作を制御して、入力データを累積加算
して積分する。
力データの最上位ビット、全加算器の出力データの最上
位ビット、遅延器の出力データの最上位ビット及び全加
算器のキャリ出力に基づいて、複数のアップダウンカウ
ンタのカウント動作を制御して、入力データを累積加算
して積分する。
【００１０】また、得られる累積加算値から所望ビット
を選択して、出力する。
を選択して、出力する。
【００１１】
【実施例】以下、本発明に係るディジタル積分回路の一
実施例を図面を参照しながら説明する。図１は、本発明
を適用したディジタル積分回路の回路構成を示すブロッ
ク図であり、図２は、上記ディジタル積分回路を採用し
た所謂４相位相変調（ＱＰＳＫ）における復調装置の回
路構成を示すブロック図である。
実施例を図面を参照しながら説明する。図１は、本発明
を適用したディジタル積分回路の回路構成を示すブロッ
ク図であり、図２は、上記ディジタル積分回路を採用し
た所謂４相位相変調（ＱＰＳＫ）における復調装置の回
路構成を示すブロック図である。
【００１２】先ず、このＱＰＳＫ復調装置について簡単
に説明する。ＱＰＳＫ復調装置は、図２に示すように、
受信信号を、ベースバンドのＱＰＳＫ変調信号に変換し
た後、ディジタル信号に変換する回路（以下単にＡ／Ｄ
変換回路という）１０と、該Ａ／Ｄ変換回路１０からの
ディジタル信号に変換されたＱＰＳＫ変調信号を所謂直
交復調して、ベースバンド信号を再生する複素乗算回路
２０と、搬送波（以下キャリアという）を再生するため
の位相誤差を検出するキャリア位相検出回路３０と、キ
ャリアを再生するためのループフィルタ４０と、キャリ
アを発生する所謂ディジタルＶＣＯ（以下ＮＣＯ：Nume
rically Controlled Oscillator という）５０と、サン
プリングクロック等を再生するための位相誤差を検出す
るクロック位相検出回路６０と、サンプリングクロック
等を再生するためのループフィルタ７０と、該ループフ
ィルタ７０の出力をアナログ信号に変換するＤ／Ａ変換
器８１と、サンプリングクロックを発生するＶＣＯ（Vo
ltage Controlled Oscillator ）８２とを備える。
に説明する。ＱＰＳＫ復調装置は、図２に示すように、
受信信号を、ベースバンドのＱＰＳＫ変調信号に変換し
た後、ディジタル信号に変換する回路（以下単にＡ／Ｄ
変換回路という）１０と、該Ａ／Ｄ変換回路１０からの
ディジタル信号に変換されたＱＰＳＫ変調信号を所謂直
交復調して、ベースバンド信号を再生する複素乗算回路
２０と、搬送波（以下キャリアという）を再生するため
の位相誤差を検出するキャリア位相検出回路３０と、キ
ャリアを再生するためのループフィルタ４０と、キャリ
アを発生する所謂ディジタルＶＣＯ（以下ＮＣＯ：Nume
rically Controlled Oscillator という）５０と、サン
プリングクロック等を再生するための位相誤差を検出す
るクロック位相検出回路６０と、サンプリングクロック
等を再生するためのループフィルタ７０と、該ループフ
ィルタ７０の出力をアナログ信号に変換するＤ／Ａ変換
器８１と、サンプリングクロックを発生するＶＣＯ（Vo
ltage Controlled Oscillator ）８２とを備える。
【００１３】そして、クロック位相検出回路６０〜ＶＣ
Ｏ８２からなる所謂ディジタルＰＬＬ（以下ＤＰＬＬ：
Digital Phase Locked Loop という）で構成されるクロ
ック再生回路においてサンプリングクロック等を再生
し、このサンプリングクロックを用いてＱＰＳＫ変調信
号をディジタル信号に変換した後、複素乗算回路２０〜
ＮＣＯ５０で構成されるコスタス形キャリア再生回路に
おいてキャリアを再生すると共に、複素乗算回路２０に
おいてこのキャリアを用いてＱＰＳＫ変調信号を直交復
調して、Ｉ、Ｑ系列の各ベースバンド信号を再生するよ
うになっている。換言すると、ＱＰＳＫ変調信号をディ
ジタル信号処理によって復調するようになっている。
Ｏ８２からなる所謂ディジタルＰＬＬ（以下ＤＰＬＬ：
Digital Phase Locked Loop という）で構成されるクロ
ック再生回路においてサンプリングクロック等を再生
し、このサンプリングクロックを用いてＱＰＳＫ変調信
号をディジタル信号に変換した後、複素乗算回路２０〜
ＮＣＯ５０で構成されるコスタス形キャリア再生回路に
おいてキャリアを再生すると共に、複素乗算回路２０に
おいてこのキャリアを用いてＱＰＳＫ変調信号を直交復
調して、Ｉ、Ｑ系列の各ベースバンド信号を再生するよ
うになっている。換言すると、ＱＰＳＫ変調信号をディ
ジタル信号処理によって復調するようになっている。
【００１４】具体的には、上記Ａ／Ｄ変換回路１０は、
上述の図２に示すように、アンテナ１１と、該アンテナ
１１で受信された受信信号を中間周波数信号（所謂ＩＦ
信号）に変換するコンバータ１２と、局部発信信号を発
生する局部発振器１３と、該局部発振器１３からの局部
発信信号の位相をπ／２遅延する移相器１４と、上記局
部発振器１３からの局部発信信号と移相器１４からの局
部発信信号を用いてＩＦ信号を所謂直交準同期復調し
て、２系列の位相変調信号を再生する乗算器１５I 、１
５Q と、該乗算器１５I 、１５Q からの各系列の位相変
調信号を、上記ＶＣＯ８２からのサンプリングクロック
を用いてそれぞれディジタル信号に変換する前置フィル
タ１６I 、１６Q 、Ａ／Ｄ変換器１７I 、１７Q と、該
Ａ／Ｄ変換器１７I 、１７Q でディジタル信号に変換さ
れた各位相変調信号の受信スペクトルをそれぞれ選択す
る有限インパルス応答（所謂ＦＩＲ：Finite Impulse r
esponse ）フィルタからなるＲｘフィルタ１８I 、１８
Q とを備える。
上述の図２に示すように、アンテナ１１と、該アンテナ
１１で受信された受信信号を中間周波数信号（所謂ＩＦ
信号）に変換するコンバータ１２と、局部発信信号を発
生する局部発振器１３と、該局部発振器１３からの局部
発信信号の位相をπ／２遅延する移相器１４と、上記局
部発振器１３からの局部発信信号と移相器１４からの局
部発信信号を用いてＩＦ信号を所謂直交準同期復調し
て、２系列の位相変調信号を再生する乗算器１５I 、１
５Q と、該乗算器１５I 、１５Q からの各系列の位相変
調信号を、上記ＶＣＯ８２からのサンプリングクロック
を用いてそれぞれディジタル信号に変換する前置フィル
タ１６I 、１６Q 、Ａ／Ｄ変換器１７I 、１７Q と、該
Ａ／Ｄ変換器１７I 、１７Q でディジタル信号に変換さ
れた各位相変調信号の受信スペクトルをそれぞれ選択す
る有限インパルス応答（所謂ＦＩＲ：Finite Impulse r
esponse ）フィルタからなるＲｘフィルタ１８I 、１８
Q とを備える。
【００１５】そして、このＡ／Ｄ変換回路１０は、受信
信号をＩＦ信号に変換した後、直交準同期復調して２系
列の位相変調信号を再生すると共に、これらの位相変調
信号をディジタル信号に変換した後、例えば６４タップ
を有するＲｘフィルタ１８I、１８Q で所望のチャンネ
ルの位相変調信号を選択して、選択した位相変調信号を
複素乗算回路２０に供給する。
信号をＩＦ信号に変換した後、直交準同期復調して２系
列の位相変調信号を再生すると共に、これらの位相変調
信号をディジタル信号に変換した後、例えば６４タップ
を有するＲｘフィルタ１８I、１８Q で所望のチャンネ
ルの位相変調信号を選択して、選択した位相変調信号を
複素乗算回路２０に供給する。
【００１６】この複素乗算回路２０は、上述の図２に示
すように、上記Ｒｘフィルタ１８Iからの位相変調信号
に、上記ＮＣＯ５０から供給される互いに直交したキャ
リアをそれぞれ乗算する乗算器２１I 、２２I と、上記
Ｒｘフィルタ１８Q からの位相変調信号に、上記ＮＣＯ
５０からの互いに直交したキャリアをそれぞれ乗算する
乗算器２１Q 、２２Q と、上記乗算器２１I の出力から
乗算器２２Q の出力を減算する減算器２３と、上記乗算
器２１Q の出力と乗算器２２I の出力を加算する加算器
２４とからなり、下記式１、２に示す演算を行い、ベー
スバンド信号Ｉ、Ｑを再生する。
すように、上記Ｒｘフィルタ１８Iからの位相変調信号
に、上記ＮＣＯ５０から供給される互いに直交したキャ
リアをそれぞれ乗算する乗算器２１I 、２２I と、上記
Ｒｘフィルタ１８Q からの位相変調信号に、上記ＮＣＯ
５０からの互いに直交したキャリアをそれぞれ乗算する
乗算器２１Q 、２２Q と、上記乗算器２１I の出力から
乗算器２２Q の出力を減算する減算器２３と、上記乗算
器２１Q の出力と乗算器２２I の出力を加算する加算器
２４とからなり、下記式１、２に示す演算を行い、ベー
スバンド信号Ｉ、Ｑを再生する。
【００１７】Ｉ＋ｊＱ＝（Ｘ＋ｊＹ）（Ｃ＋ｊＳ） ＝（ＸＣ−ＹＳ）＋ｊ（ＸＳ＋ＹＣ） したがって、 Ｉ＝（ＸＣ−ＹＳ）・・・式１ Ｑ＝（ＸＳ＋ＹＣ）・・・式２ なお、 Ｃ＝cos2πｆC ・・・式３ Ｓ＝sin2πｆC ・・・式４
【００１８】ここで、ＸはＲｘフィルタ１８I で濾波さ
れた位相変調信号であり、ＹはＲｘフィルタ１８Q で濾
波された位相変調信号であり、Ｃ、ＳはＮＣＯ５０から
供給される互いに直交したそれぞれ上記式３、４で表さ
れるキャリアであり、ｆC はキャリアの周波数を表す。
れた位相変調信号であり、ＹはＲｘフィルタ１８Q で濾
波された位相変調信号であり、Ｃ、ＳはＮＣＯ５０から
供給される互いに直交したそれぞれ上記式３、４で表さ
れるキャリアであり、ｆC はキャリアの周波数を表す。
【００１９】そして、このようにして得られたベースバ
ンド信号Ｉ、Ｑは、例えば、後段の識別再生回路（図示
せず）においてＶＣＯ８２で再生されたクロックによる
１と０の判定や、ビタビ復号化等のデータ処理が施され
た後、必要に応じてエラー訂正等が施される。この結
果、元のデータが再生される。
ンド信号Ｉ、Ｑは、例えば、後段の識別再生回路（図示
せず）においてＶＣＯ８２で再生されたクロックによる
１と０の判定や、ビタビ復号化等のデータ処理が施され
た後、必要に応じてエラー訂正等が施される。この結
果、元のデータが再生される。
【００２０】一方、コスタスループを構成する上記キャ
リア位相検出回路３０は、上述の図２に示すように、上
記複素乗算回路２０からのベースバンド信号Ｉとベース
バンド信号Ｑの符号ビットの排他的論理和を演算する排
他的論理和回路３１I と、ベースバンド信号Ｑとベース
バンド信号Ｉの符号ビットの排他的論理和を演算する排
他的論理和回路３１Q と、上記排他的論理和回路３１I
の出力から排他的論理和回路３１Q の出力を減算する減
算器３２とから構成され、下記式５に示す演算を行い、
キャリアの位相誤差ΔC を検出し、この位相誤差ΔC を
ループフィルタ４０に供給する。
リア位相検出回路３０は、上述の図２に示すように、上
記複素乗算回路２０からのベースバンド信号Ｉとベース
バンド信号Ｑの符号ビットの排他的論理和を演算する排
他的論理和回路３１I と、ベースバンド信号Ｑとベース
バンド信号Ｉの符号ビットの排他的論理和を演算する排
他的論理和回路３１Q と、上記排他的論理和回路３１I
の出力から排他的論理和回路３１Q の出力を減算する減
算器３２とから構成され、下記式５に示す演算を行い、
キャリアの位相誤差ΔC を検出し、この位相誤差ΔC を
ループフィルタ４０に供給する。
【００２１】 ΔC ＝Ｉsign（Ｑ）−Ｑsign（Ｉ）・・・式５
【００２２】このループフィルタ４０は、上述の図２に
示すように、上記減算器３２から供給される位相誤差Δ
C を累積加算するための加算器４１と、該加算器４１の
出力をサンプリング周期に相当する時間（以下サンプリ
ング時間という）遅延する遅延器４２と、位相誤差ΔC
をシフトすることによりβを乗算するシフトレジスタ４
３と、上記加算器４１の出力をシフトすることによりα
を乗算するシフトレジスタ４４と、上記シフトレジスタ
４３の出力とシフトレジスタ４４の出力を加算する加算
器４５とから構成される。すなわち、ループフィルタ４
０は、１次の巡回型ディジタルフィルタであり、下記式
６に示す伝達関数Ｈ（Ｚ）を位相誤差ΔC に乗算して濾
波し、この濾波された位相誤差ΔC をＮＣＯ５０に供給
する。
示すように、上記減算器３２から供給される位相誤差Δ
C を累積加算するための加算器４１と、該加算器４１の
出力をサンプリング周期に相当する時間（以下サンプリ
ング時間という）遅延する遅延器４２と、位相誤差ΔC
をシフトすることによりβを乗算するシフトレジスタ４
３と、上記加算器４１の出力をシフトすることによりα
を乗算するシフトレジスタ４４と、上記シフトレジスタ
４３の出力とシフトレジスタ４４の出力を加算する加算
器４５とから構成される。すなわち、ループフィルタ４
０は、１次の巡回型ディジタルフィルタであり、下記式
６に示す伝達関数Ｈ（Ｚ）を位相誤差ΔC に乗算して濾
波し、この濾波された位相誤差ΔC をＮＣＯ５０に供給
する。
【００２３】 Ｈ（Ｚ）＝（Ｚ／（Ｚ−１））×（α＋β） −（１／（Ｚ−１））×β・・・式６
【００２４】ＮＣＯ５０は、上述の図２に示すように、
上記ループフィルタ４０からの濾波された位相誤差ΔC
にアドレスステップδｆを加算する加算器５３と、該加
算器５３の出力を累積加算するための加算器５１と、該
加算器５１の出力を１サンプリング時間遅延する遅延器
５２と、上記式３に示すキャリアＣの値が予め記憶され
ているリードオンリメモリ（以下ＲＯＭという）５４
と、上記式４に示すキャリアＳの値が予め記憶されてい
るリードオンリメモリ（以下ＲＯＭという）５５とから
構成される。
上記ループフィルタ４０からの濾波された位相誤差ΔC
にアドレスステップδｆを加算する加算器５３と、該加
算器５３の出力を累積加算するための加算器５１と、該
加算器５１の出力を１サンプリング時間遅延する遅延器
５２と、上記式３に示すキャリアＣの値が予め記憶され
ているリードオンリメモリ（以下ＲＯＭという）５４
と、上記式４に示すキャリアＳの値が予め記憶されてい
るリードオンリメモリ（以下ＲＯＭという）５５とから
構成される。
【００２５】そして、このＮＣＯ５０は、上記ループフ
ィルタ４０から供給される濾波された位相誤差ΔC に、
例えばＲＯＭ５４、５５の読出アドレスのステップであ
るアドレスステップδｆを加算すると共に、アドレスス
テップδｆが加算された位相誤差ΔC を累積加算して積
分し、得られる積分値をアドレスとしてキャリアＳ、Ｃ
の値を読み出して、これらのキャリアＳ、Ｃを複素乗算
回路２０に供給する。
ィルタ４０から供給される濾波された位相誤差ΔC に、
例えばＲＯＭ５４、５５の読出アドレスのステップであ
るアドレスステップδｆを加算すると共に、アドレスス
テップδｆが加算された位相誤差ΔC を累積加算して積
分し、得られる積分値をアドレスとしてキャリアＳ、Ｃ
の値を読み出して、これらのキャリアＳ、Ｃを複素乗算
回路２０に供給する。
【００２６】かくして、複素乗算回路２０〜ＮＣＯ５０
で構成されるコスタス形キャリア再生回路において、キ
ャリアが再生され、このキャリアを用いてＱＰＳＫ変調
信号の復調が行われる。
で構成されるコスタス形キャリア再生回路において、キ
ャリアが再生され、このキャリアを用いてＱＰＳＫ変調
信号の復調が行われる。
【００２７】一方、ＤＰＬＬからなるクロック再生回路
を構成するクロック位相検出回路６０は、上述の図２に
示すように、上記複素乗算回路２０からのベースバンド
信号Ｉをそれぞれ１サンプリング時間遅延する縦続接続
された遅延器６１、６２と、該遅延器６１、６２で遅延
されたベースバンド信号Ｉから上記複素乗算回路２０か
らのベースバンド信号Ｉを減算する減算器６３と、上記
遅延器６１で遅延されたベースバンド信号Ｉと減算器６
３の出力の符号ビットの排他的論理和を演算する排他的
論理和回路６４と、排他的論理和回路６４の出力をラッ
チするラッチ回路６５と、該ラッチ回路６５にクロック
を供給するゲート回路６６と、上記減算器６３の出力を
所定の閾値ＴＨと比較して、上記ゲート回路６６を制御
する比較器６７とから構成される。
を構成するクロック位相検出回路６０は、上述の図２に
示すように、上記複素乗算回路２０からのベースバンド
信号Ｉをそれぞれ１サンプリング時間遅延する縦続接続
された遅延器６１、６２と、該遅延器６１、６２で遅延
されたベースバンド信号Ｉから上記複素乗算回路２０か
らのベースバンド信号Ｉを減算する減算器６３と、上記
遅延器６１で遅延されたベースバンド信号Ｉと減算器６
３の出力の符号ビットの排他的論理和を演算する排他的
論理和回路６４と、排他的論理和回路６４の出力をラッ
チするラッチ回路６５と、該ラッチ回路６５にクロック
を供給するゲート回路６６と、上記減算器６３の出力を
所定の閾値ＴＨと比較して、上記ゲート回路６６を制御
する比較器６７とから構成される。
【００２８】そして、このクロック位相検出回路６０
は、１つおきのサンプル値を比較して、ベースバンド信
号Ｉの極性反転を検出し、極性反転時のサンプル値をサ
ンプリングクロックの位相誤差ΔS として、ループフィ
ルタ７０に供給する。
は、１つおきのサンプル値を比較して、ベースバンド信
号Ｉの極性反転を検出し、極性反転時のサンプル値をサ
ンプリングクロックの位相誤差ΔS として、ループフィ
ルタ７０に供給する。
【００２９】このループフィルタ７０は、上述のループ
フィルタ４０と同じ回路構成となっており、上述の図２
に示すように、上記ラッチ回路６５から供給される位相
誤差ΔS を累積加算するための加算器７１と、該加算器
７１の出力を１サンプリング時間遅延する遅延器７２
と、位相誤差ΔS をシフトすることによりβを乗算する
シフトレジスタ７３と、上記加算器７１の出力をシフト
することによりαを乗算するシフトレジスタ７４と、上
記シフトレジスタ７３の出力とシフトレジスタ７４の出
力を加算する加算器７５とから構成され、この１次の巡
回型ディジタルフィルタであるループフィルタ７０は、
上記式６に示す伝達関数Ｈ（Ｚ）を位相誤差ΔS に乗算
して、位相誤差ΔS を濾波し、この濾波された位相誤差
ΔS をＤ／Ａ変換器８１に供給する。
フィルタ４０と同じ回路構成となっており、上述の図２
に示すように、上記ラッチ回路６５から供給される位相
誤差ΔS を累積加算するための加算器７１と、該加算器
７１の出力を１サンプリング時間遅延する遅延器７２
と、位相誤差ΔS をシフトすることによりβを乗算する
シフトレジスタ７３と、上記加算器７１の出力をシフト
することによりαを乗算するシフトレジスタ７４と、上
記シフトレジスタ７３の出力とシフトレジスタ７４の出
力を加算する加算器７５とから構成され、この１次の巡
回型ディジタルフィルタであるループフィルタ７０は、
上記式６に示す伝達関数Ｈ（Ｚ）を位相誤差ΔS に乗算
して、位相誤差ΔS を濾波し、この濾波された位相誤差
ΔS をＤ／Ａ変換器８１に供給する。
【００３０】Ｄ／Ａ変換器８１は、ループフィルタ７０
で濾波された位相誤差ΔS をアナログ信号に変換して、
ＶＣＯ８２に供給する。この結果、ＶＣＯ８２において
サンプリングクロックが再生される。そして、再生され
たサンプリングクロックは、上述したＡ／Ｄ変換器１７
I 、１７Q 等に供給される。
で濾波された位相誤差ΔS をアナログ信号に変換して、
ＶＣＯ８２に供給する。この結果、ＶＣＯ８２において
サンプリングクロックが再生される。そして、再生され
たサンプリングクロックは、上述したＡ／Ｄ変換器１７
I 、１７Q 等に供給される。
【００３１】かくして、このＱＰＳＫ復調装置は、クロ
ック位相検出回路６０〜ＶＣＯ８２から構成されるＤＰ
ＰＬにおいて、サンプリングクロックを再生し、このサ
ンプリングクロックを用いてＩＦ信号をディジタル信号
に変換した後、コスタス形キャリア再生回路においてキ
ャリアを再生し、このキャリアを用いてＱＰＳＫ変調信
号を直交復調して、ベースバンド信号を再生する。
ック位相検出回路６０〜ＶＣＯ８２から構成されるＤＰ
ＰＬにおいて、サンプリングクロックを再生し、このサ
ンプリングクロックを用いてＩＦ信号をディジタル信号
に変換した後、コスタス形キャリア再生回路においてキ
ャリアを再生し、このキャリアを用いてＱＰＳＫ変調信
号を直交復調して、ベースバンド信号を再生する。
【００３２】ここで、コスタス形キャリア再生回路を構
成するループフィルタ４０の加算器４１と遅延器４２、
ＮＣＯ回路５０の加算器５１と遅延器５２、あるいはＤ
ＰＰＬを構成するループフィルタ７０の加算器７１と遅
延器７２からそれぞれになるディジタル積分回路の詳細
について説明する。
成するループフィルタ４０の加算器４１と遅延器４２、
ＮＣＯ回路５０の加算器５１と遅延器５２、あるいはＤ
ＰＰＬを構成するループフィルタ７０の加算器７１と遅
延器７２からそれぞれになるディジタル積分回路の詳細
について説明する。
【００３３】これらのディジタル積分回路は、例えば図
１に示すように、上記位相誤差ΔCや位相誤差ΔS であ
るＮビットの入力データを累積加算するためのＮビット
の全加算器１０１と、該全加算器１０１の出力データを
サンプリング周期に相当する時間遅延させて、該全加算
器１０１に供給するＮビットのＤ−プリップフロップ
（以下Ｄ−ＦＦという）１０２と、縦続接続された複
数、例えばＫ個のｍビットからなるアップダウンカウン
タＵ／Ｄi （ｉ＝１〜Ｋ）と、上記入力データの最上位
ビット（以下ＭＳＢ：Most Significant Bitという）、
上記全加算器１０１の出力データのＭＳＢ、上記Ｄ−Ｆ
Ｆ１０２の出力データのＭＳＢ及び上記全加算器１０１
のキャリ出力に基づいて、上記アップダウンカウンタＵ
／Ｄi のカウント動作を制御する演算回路１０３と、上
記アップダウンカウンタＵ／Ｄi の出力データからＭビ
ットを選択するセレクタ１０４とを備える。なお、Ｄ−
ＦＦ１０２は、上述の図２に示す遅延器４２、５２、７
２に相当する。
１に示すように、上記位相誤差ΔCや位相誤差ΔS であ
るＮビットの入力データを累積加算するためのＮビット
の全加算器１０１と、該全加算器１０１の出力データを
サンプリング周期に相当する時間遅延させて、該全加算
器１０１に供給するＮビットのＤ−プリップフロップ
（以下Ｄ−ＦＦという）１０２と、縦続接続された複
数、例えばＫ個のｍビットからなるアップダウンカウン
タＵ／Ｄi （ｉ＝１〜Ｋ）と、上記入力データの最上位
ビット（以下ＭＳＢ：Most Significant Bitという）、
上記全加算器１０１の出力データのＭＳＢ、上記Ｄ−Ｆ
Ｆ１０２の出力データのＭＳＢ及び上記全加算器１０１
のキャリ出力に基づいて、上記アップダウンカウンタＵ
／Ｄi のカウント動作を制御する演算回路１０３と、上
記アップダウンカウンタＵ／Ｄi の出力データからＭビ
ットを選択するセレクタ１０４とを備える。なお、Ｄ−
ＦＦ１０２は、上述の図２に示す遅延器４２、５２、７
２に相当する。
【００３４】そして、Ｎビット、例えば８ビットの入力
データが入力されると、全加算器１０１は、Ｄ−ＦＦ１
０２にラッチされている１サンプリング時間前の累積加
算値に入力データを加算して、得られる新たな累積加算
値をＤ−ＦＦ１０２に供給すると共に、キャリ出力を演
算回路１０３に供給する。
データが入力されると、全加算器１０１は、Ｄ−ＦＦ１
０２にラッチされている１サンプリング時間前の累積加
算値に入力データを加算して、得られる新たな累積加算
値をＤ−ＦＦ１０２に供給すると共に、キャリ出力を演
算回路１０３に供給する。
【００３５】この演算回路１０３は、例えば図３に示す
ように、上記入力データのＭＳＢとＤ−ＦＦ１０２の出
力データのＭＳＢの排他的論理和の負論理を演算する論
理一致回路１０３ａと、上記全加算器１０１のキャリ出
力の負論理を演算するインバータ回路１０３ｂと、上記
全加算器１０１の出力データのＭＳＢの負論理を演算す
るインバータ回路１０３ｃと、上記論理一致回路１０３
ａの出力、上記インバータ回路１０３ｂの出力及び上記
全加算器１０１の出力データのＭＳＢの論理積を演算す
るアンド回路１０３ｄと、上記論理一致回路１０３ａの
出力、上記インバータ回路１０３ｃの出力及び上記全加
算器１０１のキャリ出力の論理積を演算するアンド回路
１０３ｅとから構成される。
ように、上記入力データのＭＳＢとＤ−ＦＦ１０２の出
力データのＭＳＢの排他的論理和の負論理を演算する論
理一致回路１０３ａと、上記全加算器１０１のキャリ出
力の負論理を演算するインバータ回路１０３ｂと、上記
全加算器１０１の出力データのＭＳＢの負論理を演算す
るインバータ回路１０３ｃと、上記論理一致回路１０３
ａの出力、上記インバータ回路１０３ｂの出力及び上記
全加算器１０１の出力データのＭＳＢの論理積を演算す
るアンド回路１０３ｄと、上記論理一致回路１０３ａの
出力、上記インバータ回路１０３ｃの出力及び上記全加
算器１０１のキャリ出力の論理積を演算するアンド回路
１０３ｅとから構成される。
【００３６】そして、この論理回路１０３は、下記式
７、８に示す論理演算により、全加算器１０１のオーバ
ーフロー、アンダーフローを検出し、オーバーフローが
生じたときにアップフラグＵＦを発生し、アンダーフロ
ーが生じたときにダウンフラグＤＦを発生する。なお、
Ａは入力データのＭＳＢを表し、ＢはＤ−ＦＦ１０２の
出力データのＭＳＢを表し、Ｃは全加算器１０１のキャ
リ出力を表し、Ｄは全加算器１０１の出力データのＭＳ
Ｂを表し、記号「％」は排他的論理和を意味し、記号
「∧」は論理積を意味する。
７、８に示す論理演算により、全加算器１０１のオーバ
ーフロー、アンダーフローを検出し、オーバーフローが
生じたときにアップフラグＵＦを発生し、アンダーフロ
ーが生じたときにダウンフラグＤＦを発生する。なお、
Ａは入力データのＭＳＢを表し、ＢはＤ−ＦＦ１０２の
出力データのＭＳＢを表し、Ｃは全加算器１０１のキャ
リ出力を表し、Ｄは全加算器１０１の出力データのＭＳ
Ｂを表し、記号「％」は排他的論理和を意味し、記号
「∧」は論理積を意味する。
【００３７】
【数１】
【００３８】
【数２】
【００３９】具体的には、例えば下記表１に示すよう
に、Ｎ＝４とし、入力データとして１（２の補数「００
０１」）が連続して供給され、Ｄ−ＦＦ１０２の初期値
を０（「００００」）とすると、論理回路１０３は、出
力データが＋７（「０１１１」）から−８（「１００
０」）に変化するとき、アップフラグＵＦを発生する。
に、Ｎ＝４とし、入力データとして１（２の補数「００
０１」）が連続して供給され、Ｄ−ＦＦ１０２の初期値
を０（「００００」）とすると、論理回路１０３は、出
力データが＋７（「０１１１」）から−８（「１００
０」）に変化するとき、アップフラグＵＦを発生する。
【００４０】
【表１】
【００４１】また、例えば下記表２に示すように、Ｎ＝
４とし、入力データとして−１（２の補数「１１１
１」）が連続して供給され、Ｄ−ＦＦ１０２の初期値を
０（「００００」）とすると、論理回路１０１は、出力
データが−８（「１０００」）から＋７（「０１１
１」）に変化するとき、ダウンフラグＵＦを発生する。
４とし、入力データとして−１（２の補数「１１１
１」）が連続して供給され、Ｄ−ＦＦ１０２の初期値を
０（「００００」）とすると、論理回路１０１は、出力
データが−８（「１０００」）から＋７（「０１１
１」）に変化するとき、ダウンフラグＵＦを発生する。
【００４２】
【表２】
【００４３】論理演算回路１０３は、このようにして得
られるアップフラグＵＦ及びダウンフラグＵＦにより、
アップダウンカウンタＵ／Ｄ1 のカウント動作を制御す
る。具体的には、全加算器１０１がオーバーフローする
毎に、アップダウンカウンタＵ／Ｄ0 〜アップダウンカ
ウンタＵ／ＤK の出力であるＭ（＝ｍ×Ｋ）ビットから
なる累積加算値を１増加し、アンダーフローする毎に１
減少する。この結果、Ｎビットの入力データを、Ｎ＋Ｍ
（従来の技術で述べたＮ1 に相当する）ビットの精度で
累積加算して積分することができる。そして、セレクタ
１０４は、このようにして得られるＮ＋Ｍビットの積分
データから、例えばデータとして有効なＮビットを可変
して選択し、選択したデータを積分値として、上述の図
２に示すシフトレジスタ４４、ＲＯＭ５４、５５あるい
はシフトレジスタ７４に供給する。
られるアップフラグＵＦ及びダウンフラグＵＦにより、
アップダウンカウンタＵ／Ｄ1 のカウント動作を制御す
る。具体的には、全加算器１０１がオーバーフローする
毎に、アップダウンカウンタＵ／Ｄ0 〜アップダウンカ
ウンタＵ／ＤK の出力であるＭ（＝ｍ×Ｋ）ビットから
なる累積加算値を１増加し、アンダーフローする毎に１
減少する。この結果、Ｎビットの入力データを、Ｎ＋Ｍ
（従来の技術で述べたＮ1 に相当する）ビットの精度で
累積加算して積分することができる。そして、セレクタ
１０４は、このようにして得られるＮ＋Ｍビットの積分
データから、例えばデータとして有効なＮビットを可変
して選択し、選択したデータを積分値として、上述の図
２に示すシフトレジスタ４４、ＲＯＭ５４、５５あるい
はシフトレジスタ７４に供給する。
【００４４】ところで、例えば、入力データのビット数
Ｎを８とし、ＤＰＬＬの所謂キャプチャレンジ（cature
range）、ロックレンジ(lock range ）、過渡応答等の
特性を左右する累積加算値のビット数を２４ビットとす
ると、全加算器１０１は、例えば４ビットの所謂フルア
ダー（例えばＩＣ番号が７４２８３）２個で構成するこ
とができ、アップダウンカウンタＵ／Ｄi の個数Ｋは、
例えば４ビットのアップダウンカウンタ（例えばＩＣ番
号が７４１９３）で５個とすることができる。すなわ
ち、ＤＰＬＬ等の特性を左右する累積加算値のビット数
は、アップダウンカウンタＵ／Ｄi の個数Ｋを多くする
ことにより、容易に拡張することができると共に、キャ
リ出力の遅延が問題となるフルアダーの数を従来の回路
に比して少なくすることができ、高速動作が可能とな
る。
Ｎを８とし、ＤＰＬＬの所謂キャプチャレンジ（cature
range）、ロックレンジ(lock range ）、過渡応答等の
特性を左右する累積加算値のビット数を２４ビットとす
ると、全加算器１０１は、例えば４ビットの所謂フルア
ダー（例えばＩＣ番号が７４２８３）２個で構成するこ
とができ、アップダウンカウンタＵ／Ｄi の個数Ｋは、
例えば４ビットのアップダウンカウンタ（例えばＩＣ番
号が７４１９３）で５個とすることができる。すなわ
ち、ＤＰＬＬ等の特性を左右する累積加算値のビット数
は、アップダウンカウンタＵ／Ｄi の個数Ｋを多くする
ことにより、容易に拡張することができると共に、キャ
リ出力の遅延が問題となるフルアダーの数を従来の回路
に比して少なくすることができ、高速動作が可能とな
る。
【００４５】かくして、このディジタル積分回路では、
入力データのビット数Ｎと同じビット数を有する全加算
器の数を１つとすることができ、従来の回路で問題とさ
れていた縦続接続された全加算器のキャリ出力の遅延に
起因する高速動作が不可能という問題を解決することが
できる。すなわち、高速動作が可能であり、また、累積
加算するためにフィードバックしているデータは、Ｎ
（＜Ｎ1 ）ビットのみであり、従来の回路に比してＤ−
ＦＦの個数を少なくすることができると共に、信頼性を
上げることができる。また、全加算器、Ｄ−ＦＦの数を
少なくすることができるので、小型化やＩＣ化に適して
いる。
入力データのビット数Ｎと同じビット数を有する全加算
器の数を１つとすることができ、従来の回路で問題とさ
れていた縦続接続された全加算器のキャリ出力の遅延に
起因する高速動作が不可能という問題を解決することが
できる。すなわち、高速動作が可能であり、また、累積
加算するためにフィードバックしているデータは、Ｎ
（＜Ｎ1 ）ビットのみであり、従来の回路に比してＤ−
ＦＦの個数を少なくすることができると共に、信頼性を
上げることができる。また、全加算器、Ｄ−ＦＦの数を
少なくすることができるので、小型化やＩＣ化に適して
いる。
【００４６】なお、本発明は、上述の実施例に限定され
るものではなく、例えばディジタルフィルタ等を構成す
るディジタル積分回路に適用できることは言うまでもな
い。
るものではなく、例えばディジタルフィルタ等を構成す
るディジタル積分回路に適用できることは言うまでもな
い。
【００４７】
【発明の効果】以上の説明でも明らかなように、本発明
を適用したディジタル積分回路では、入力データの最上
位ビット、全加算器の出力データの最上位ビット、遅延
器の出力データの最上位ビット及び全加算器のキャリ出
力に基づいて、複数のアップダウンカウンタのカウント
動作を制御して、入力データを累積加算して積分するこ
とにより、従来の回路で問題であったキャリ出力の遅延
に起因する高速動作が不可能という問題を解決すること
ができる。
を適用したディジタル積分回路では、入力データの最上
位ビット、全加算器の出力データの最上位ビット、遅延
器の出力データの最上位ビット及び全加算器のキャリ出
力に基づいて、複数のアップダウンカウンタのカウント
動作を制御して、入力データを累積加算して積分するこ
とにより、従来の回路で問題であったキャリ出力の遅延
に起因する高速動作が不可能という問題を解決すること
ができる。
【００４８】また、ＤＰＬＬ等の特性を左右する累積加
算値のビット数を、アップダウンカウンタの個数を増や
すことにより、容易に拡張することができる。また、累
積加算するためにフィードバックしているビット数を、
従来の回路に比して大幅に削減することができ、Ｄ−Ｆ
Ｆの個数を少なくすることができると共に、信頼性を上
げることができる。
算値のビット数を、アップダウンカウンタの個数を増や
すことにより、容易に拡張することができる。また、累
積加算するためにフィードバックしているビット数を、
従来の回路に比して大幅に削減することができ、Ｄ−Ｆ
Ｆの個数を少なくすることができると共に、信頼性を上
げることができる。
【図１】本発明に係るディジタル積分回路の一実施例の
回路構成を示すブロック図である。
回路構成を示すブロック図である。
【図２】上記ディジタル積分回路を採用したＱＰＳＫ復
調装置の回路構成を示すブロック図である。
調装置の回路構成を示すブロック図である。
【図３】上記ディジタル積分回路を構成する演算回路の
具体的な回路構成を示すブロック図である。
具体的な回路構成を示すブロック図である。
【図４】従来のディジタル積分回路の原理的な回路構成
を示すブロック図である。
を示すブロック図である。
【図５】上記従来のディジタル積分回路の回路構成を示
すブロック図である。
すブロック図である。
【図６】上記従来のディジタル積分回路の具体的な回路
構成を示すブロック図である。
構成を示すブロック図である。
１０１・・・全加算器 １０２・・・Ｄ−ＦＦ １０３・・・演算回路 Ｕ／Ｄi ・・・アップダウンカウンタ
Claims (2)
- 【請求項１】 入力データを累積加算するためのＮビッ
トの全加算器と、 該全加算器の出力データをサンプリング周期に相当する
時間遅延させて、該全加算器に供給するＮビットの遅延
器と、 縦続接続された複数のアップダウンカウンタと、 上記入力データの最上位ビット、上記全加算器の出力デ
ータの最上位ビット、上記遅延器の出力データの最上位
ビット及び上記全加算器のキャリ出力に基づいて、上記
複数のアップダウンカウンタのカウント動作を制御する
演算回路とを具備することを特徴とするディジタル積分
回路。 - 【請求項２】 前記複数のアップダウンカウンタの出力
データから所望ビットを選択するセレクタを備えること
を特徴とする請求項１記載のディジタル積分回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4197422A JPH0619950A (ja) | 1992-07-02 | 1992-07-02 | ディジタル積分回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4197422A JPH0619950A (ja) | 1992-07-02 | 1992-07-02 | ディジタル積分回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0619950A true JPH0619950A (ja) | 1994-01-28 |
Family
ID=16374260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4197422A Pending JPH0619950A (ja) | 1992-07-02 | 1992-07-02 | ディジタル積分回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0619950A (ja) |
-
1992
- 1992-07-02 JP JP4197422A patent/JPH0619950A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030318 |