KR100192798B1

KR100192798B1 - 직각 위상 편이 복조기의 정합 필터

Info

Publication number: KR100192798B1
Application number: KR1019960037605A
Authority: KR
Inventors: 김종한
Original assignee: 전주범; 대우전자주식회사
Priority date: 1996-08-31
Filing date: 1996-08-31
Publication date: 1999-06-15
Also published as: KR19980017788A

Abstract

본 발명은 디지털 직각 위상 편이 복조기의 정합 필터에 관한 것으로, 특히 양자화된 수신 신호와 필터 계수를 고정 소수점 연산으로 가산 할 때, 가산 전에 절삭 또는 반올림하여 계산하지 않고,차이 비트수 만큼 첨가시켜 자리수를 맞춘 후 계산하는 직각 위상 편이 복조기의 정합 필터에 관한 것으로서, 탭계수(C₁)를 입력받아 출력하는 제 1 탭계수 버퍼(2-1)와, 입력신호(X)와 제 1 탭계수 버퍼(2-1)에서 출력된 탭계수를 곱하여 출력하는 제 1 곱셈기(3-1), 상기 제 1 곱셈기(3-1)의 출력을 입력받아 사인 부호(S)를 판단하여 정수부의 앞단에는 사인 부호비트를, 소수부의 뒷단에는 0비트를 추가시켜 출력하는 자리수 매칭부(5-1) 및, 상기 자리수 매칭부(5-1)의 출력과 0x0값을 더하여 출력하는 제 1 가산기(7-1)로 구성된 제 1 탭(40-1)과; 제 1 탭의 구조에 상기 입력신호(X)를 받아들여 한 클럭 지연시켜 출력하는 제 1 지연 래치(1-2)가 추가로 구비되어진 제 2 탭(40-2) 및; 상기 제 2 탭(40-2)과 동일한 구조를 일조로하여 N개의 탭으로 구성되므로써, 가산 전에 적은 비트 수를 갖는 수의 부호에 따라 정수부의 앞단과 소수부의 뒷단에 비트를 할당하여 두 수의 자릿수를 맞추어 계산하므로써, 보다 정밀성을 높인 직각 위상 편이 복조기의 정합 필터를 설계할 수 있는 효과가 있는 것이다.

Description

직각 위상 편이 복조기의 정합 필터

본 발명은 디지털 직각 위상 편이(quadrature phase shift keying : QPSK) 복조기의 정합 필터에 관한 것으로, 특히 양자화된 수신 신호와 필터 계수를 고정 소수점 연산으로 가산 할 때, 가산 전에 절삭 또는 반올림하여 계산하지 않고, 차이 비트수 만큼 첨가시켜 자리수를 맞춘 후 계산하므로써, 보다 정확한 값을 갖는 직각 위상 편이 복조기의 정합 필터에 관한 것이다.

일반적으로, 위상 편이 변조 방식(PSK : phase-shift-keying)는 정보 신호 따라 반송파의 위상을 예정된 몇가지 값으로 변화시키는 디지털 변조 방식으로서, 반송파가 가질수 있는 위상의 수에 따라 이진 위상 편이 변조(BPSK : binary phase shift keying), 직각 위상 편이 변조(이하 QPSK 라함)등이 있다.

위상 편이 변조 방식(PSK)은 진폭 편이 변조(ASK : amplitude-shift-keying)에 비해 동일한 부호오류율을 얻는데 소요되는 수신전력이 작아도 되고, 또 2상 PSK에서 4상 PSK 내지 8 상 PSK로 다상화됨에 따라 전송용량이 동일한 무선대역에서 각각 2배, 3배로 증가시킬수 있는 장점이 있기 때문에 디지털 위성 통신 방송이나 밀리파 통신 방식등의 분야에서 널리 연구되어 지고 있다.

또한, QPSK복조기를 디지털 소자로 구현하게 되면, 성능을 예측하기 쉽고, 회로의 개별적인 미세 조정이 필요하지 않다는 장점과, 설계된 회로를 주문형 반도체화(Application Specific Integrated Circuit)하면 소형화, 경량화 및 생산 단가를 크게 낮출 수 있는 장점도 있기 때문에 QPSK 방식이 많이 사용되고 있다.

도 1은 신호공간에 표시된 4개의 QPSK 신호도로서, 정보 데이터 2비트 시퀀스가 1심벌을 이루어 4개의 심벌(S1, S2, S3, S4)이 각 사분면에 존재하고 있으면서, 서로 π/2 위상차를 유지하고 있다. 이러한 신호는 변조시 동상채널(이하 I채널이라 함)에 해당하는 비트신호는 반송파 cosω_ot에 실리고, 직교채널(이하 Q채널이라 함)에 해당하는 비트신호는 반송파 sinω_ot에 실려서, 두 변조신호가 중첩된 신호를 전송하게 되는 것이다.

그러면, 두 신호가 중첩된 신호를 수신받은 수신기에서는 위상을 알기 위해 수신신호에 변조 반송파와 주파수가 동일한 cosω_ot와 sinω_ot의 재생 반송파가 곱해지므로써 I채널 신호와 Q채널 신호를 분리하게 되는 것이다.

상기와 같은 QPSK 신호는 π/2 씩 위상이 서로 다른 인접한 위상의 심벌과 오직 1 비트만 다르게 매핑되어 있기 때문에, 복조시 위상에 의해 발생하는 비트에러율이 최소가 될 수 있는 장점이 있다.

이어서, 도 2는 일반적인 직각 위상 편이(QPSK) 복조기에 대한 블럭도로서, QPSK 복조기는 크게 반송파 복원부(21)와, 정합 필터부(23), 자동 이득 조절부(25, Automatic Gain Control) 및, 타이밍 복원부(27)의 4 부분으로 구성된다.

상기 반송파 복원부(21)는 상기 A/D 컨버터를 통과한 기저대역의 I채널 신호(I_in)와 Q채널 신호(Q_in)를 입력받음과 동시에, 상기 정합 필터부(23)로부터 피드백 입력된 신호의 위상 오차값을 찾아내어 위상잡음이 제거된 신호를 다시 상기 정합 필터부(23)로 출력한다.

상기 정합 필터부(23)는 상기 반송파 복원부(21)로부터 출력된 신호를 필터링 처리하여 최종 복원된 I채널 신호(I_out)와 Q채널 신호(Q_out)를 출력하는 한편, 상기 복원된 신호(I_out, O_out)를 반송파 복원 회로(21)로 다시 피드백 입력하여 위상 에러를 복원하는 데 이용한다.

상기 자동 이득 제어부(25)는 상기 최종 복원된 신호(I_out, Q_out)를 입력받아 I채널 신호값과 Q채널 신호값으로부터 신호의 크기를 계산하여 외부 디바이스인 전압 제어 증폭기(VCA : Voltage Controlled Amplifier)로 그 값을 전달하여 신호의 진폭을 외부 디바이스인 A/D 컨버터(도시하지 않음)의 일정한 범위 안에 존재하게 한다.

상기 타이밍 복원부(27)는 상기 최종 복원된 신호(I_out, Q_out)를 입력받아 타이밍 에러값을 계산한 후, 수정 발진기에 의해 발진하는 전압 제어 발진기(VCXO : voltage controlled cristal oscillator)로 전달하여 샘플링 시간을 정확히 동기시키는 역할을 한다.

여기서, 정합 필터부의 역할을 좀 더 자세히 살펴보고자 한다.

송신부 인코더의 출력인 디지탈 신호는 임펄스 열의 형태이므로 주파수 영역에서 스펙트럼은 무한대의 대역폭을 가지나, 신호를 전송할 수 있는 채널의 대역폭은 제한되어 있다.

따라서, 대역폭이 제한된 채널로 전송하기 위해서 임펄스열을 펄스성형을 통해 대역이 제한된 신호로 변환되어져야 한다. 이 경우 성형 펄스로서 rsised cosine 펄스가 많이 사용되고 있으며, 대역폭이 제한된 채널로 신호를 전송하기 위해서는 신호의 대역폭을 제한할 필요가 있다. 이러한 목적으로 사용되는 필터를 펄스 성형 필터라 하고, 이러한 동작을 펄스 성형이라 한다.

그러나, 성형 필터를 이용하여 대역폭을 제한하게 되면 주파수 영역상에서는 원하는 스펙트럼을 얻을 수 있으나, 시간 영역에서는 인접 심볼간의 간섭이 발생하게 된다.

따라서, 대역폭을 감소 시키면서 심볼간의 간섭을 방지하기 위해서는 나이퀴스트 조건을 만족하는 펄스를 사용해야 한다.

수신단에서는 최대 출력 신호 대 잡음비(SNR)를 얻기 위해서 입력 신호와 동일한 형태의 펄스를 발생시켜 입력신호를 필터링한다.

이러한 목적을 위해 사용되는 필터를 바로 정합 필터(matched filter)라 하며, 입력 신호가 raised cosine 펄스로 성형되는 경우 정합 필터 역시 raised cosine 펄스의 형태를 가지게 되는 것이다.

즉, 정합 필터는 최대 출력 신호 대 잡음비를 얻게 하는 일종의 상관 검출기라고 할 수 있으며, 입력 신호를 x(t)라 할 때 정합 필터 c(t)는 수학식 1과 같은 형태를 가진다.

[수학식 1]

상기 수학식 1에서 * 는 공액 복소수 표기이며, 위 식으로부터 정합 필터는 입력 신호의 파형과 동일한 형태의 파형을 갖는다는 것을 알 수 있으며, 정합 필터의 출력 y(t)은 하기 수학식 2와 같다.

[수학식 2]

상기 수학식 2에서와 같이, 정합 필터링은 적분 연산을 기본으로 하고 있으므로 이것을 이산 신호의 식으로 표현하면 하기 수학식 3과 같다.

[수학식 3]

상기 수학식 3은 도 3에 도시한 바와 같이, N개의 탭을 가지는 유한 충격 응답 (finite lmpulse response : 이하 FIR 이라 함)필터로 구현할 수 있다.

도 3은 도 2에 도시된 정합 필터부의 블록도로서, 정합 필터는 미리 계산되어진 탭계수가 저장된 계수 메모리(30)와, 각종 제어신호를 발생하는 제어 신호 발생부(31), 상기 메모리의 계수와 I채널 신호(XI) 및, 상기 제어신호를 입력받아 필터링 연산을 수행하는 제 1 FIR 필터(32), 상기 메모리의 계수와 Q채널 신호(XQ) 및, 상기 제어신호를 입력받아 필터링 연산을 수행하는 제 2 FIR 필터(33), 상기 제 1 FIR필터(32)의 출력과 제 2 FIR 필터(33)의 출력을 입력받아 반올림하여 비트 수를 제한한 후 복원신호(YI, YQ)를 출력하는 리미트 및 라운딩부(33)로 구성되어 있다.

상기와 같이 구성된 정합 필터의 설계시, FIR 필터의 설계와 구현은 신호 처리에서 가장 중요한 문제 중의 하나로서, 그 정밀도와 수행 속도가 가장 큰 부분을 차지한다.

특히, HDTV등에서와 같이 더욱 빠른 수행속도가 요구되는 경우에는 수행속도와 하드웨어 복잡성이 큰 문제가 되고 있기 때문에, 대부분의 경우 각각의 계수들과 입력 신호의 곱은 고정 소수점연산으로 수행된다.

일반적인 디지털 필터는 입력 데이터를 한 주기 지연 시켜 출력하는 D플립플롭과, 입력 데이터와 필터 계수를 곱하는 승산기 및, 상기 승산기의 출력을 가산하는 가산기를 하나의 탭으로하여 수학식 3과 같이 N개의 탭을 갖는 구조로 되어 있다.

그리고, 고정 소수점 연산을 하는 상기 가산기는 정수부와 소수부의 구분을 하지 못하기 때문에 가산기에 입력되기 전에 자리수를 맞추어 주기 위해 비트 수를 제한하는 즉, 각 계수를 절삭 또는 반올림하여 라운딩 작업을 한 후, 가산 연산을 수행하였다.

그러나, 이 경우 발생하는 작은 절삭 또는 반올림 오차가 필터의 특성을 심하게 저하시키는 원인이 될 수 있고, 양자화 간격이 큰 경우는 이러한 현상이 더욱 심해진다.

따라서, 상기와 같은 종래의 디지털 필터 설계 방식에서는 가산 전에 미리 절삭이나 반올림을 통한 라운딩으로 인하여 정확하지 못한 결과를 초래하는 문제점이 있었다.

이에, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 정합 필터의 필터링 과정에서 가산 전에 적은 비트 수를 갖는 수의 부호(SIGN)에 따라 정수부의 앞단과 소수부의 뒷단에 차이난 비트수 만큼 비트를 할당하여 자리수를 맞추어 계산하므로써, 보다 정밀성을 높인 직각 위상 편이 복조기의 정합 필터를 제공하는 데 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여 본 발명은, 계수 저장부(도시하지 않음)로부터 탭계수(C₁)를 입력받아 출력하는 제 1 탭계수 버퍼와, 입력신호와 제 1 탭계수 버퍼에서 출력된 탭계수를 곱하여 출력하는 제 1 곱셈기 및 상기 제 1 곱셈기의 출력을 입력받아 사인 부호를 판단하여 정수부의 앞단에는 사인 부호비트를 소수부의 뒷단에는 0비트를 추가시켜 출력하는 자리수 매칭부, 상기 자리수 매칭부의 출력과 0x0값을 더하여 출력하는 제 1 가산기로 구성된 제 1 탭과; 상기 입력신호(X)를 받아들여 한 클럭 지연시켜 출력하는 제 1 지연 래치와, 상기 계수 저장부로부터 탭계수(C₂)를 입력받아 출력하는 제 1 탭계수 버퍼와, 상기 제 1 지연 래치의 출력값과 상기 제 1 탭계수 버퍼의 출력값을 곱한 결과를 출력하는 제 2 곱셈기, 상기 제 2 곱셈기의 출력을 입력받아 사인 부호(S)를 판단하여 정수부의 앞단에는 사인 부호비트를 소수부의 뒷단에는 0비트를 추가시켜 출력하는 자리수 매칭부, 상기 자리수 매칭부의 출력과 상기 제 1 가산기의 출력을 더하여 출력하는 제 2 가산기로 구성된 제 2 탭 및; 상기 제 2 탭과 동일한 구조를 일조로하여 N개의 탭으로 구성된 것을 특징으로 한다.

도 1은 신호공간에 표시된 4개의 직각 위상 편이 변조의 신호도,

도 2는 일반적인 직각 위상 편이 복조기에 대한 블록도,

도 3은 도 2의 정합 필터의 블록도,

도 4는 본 발명에 따른 정합 필터의 FIR 필터부에 대한 세부 블록도,

도 5는 도 4의 자리수 매칭부에 대한 세부 회로도이다.

* 도면의 주요 부분에 대한 부호의 설명 *

1-N : 지연 래치2-N : 탭계수 버퍼

3-N : 곱셈기5-N : 자리수 매칭부

7-N : 가산기

이하, 첨부된 도면을 참조하여 본 발명을 자세히 설명하기로 한다.

도 4는 본 발명에 따른 정합 필터의 FIR 필터부에 대한 세부 블록도로서, 본 발명의 정합 필터는 계수 저장부(도시하지 않음)로부터 탭계수(C₁)를 입력받아 출력하는 제 1 탭계수 버퍼(2-1)와, 입력신호(X)와 제 1 탭계수 버퍼(2-1)에서 출력된 탭계수를 곱하여 출력하는 제 1 곱셈기(3-1), 상기 제 1 곱셈기(3-1)의 출력을 입력받아 사인 부호(S)를 판단하여 정수부의 앞단에는 부호비트를 소수부의 뒷단에는 0비트를 추가시켜 출력하는 자리수 매칭부(5-1), 상기 자리수 매칭부(5-1)의 출력과 0x0값을 더하여 출력하는 제 1 가산기(7-1)로 구성된 제 1 탭(40-1)과; 상기 입력신호(X)를 받아들여 한 클럭 지연시켜 출력하는 제 1 지연 래치(1-2)와, 상기 계수 저장부로부터 탭계수(C₂)를 입력받아 출력하는 제 1 탭계수 버퍼(2-2), 상기 제 1 지연 래치(1-2)의 출력값과 상기 제 1 탭계수 버퍼(2-2)의 출력값을 곱한 결과를 출력하는 제 2 곱셈기(3-2), 상기 제 2 곱셈기(3-2)의 출력(4-2)을 입력받아 부호(S)를 판단하여 정수부의 앞단에는 부호비트를 소수부의 뒷단에는 0비트를 추가시켜 출력하는 자리수 매칭부(5-2) 및 상기 자리수 매칭부(5-2)의 출력(6-2)과 상기 제 1 가산기(7-1)의 출력을 더하여 출력하는 제 2 가산기(7-2)로 구성된 제 2 탭(40-2) 및; 상기 제 2 탭(40-2)과 동일한 구조를 일조로하여 N개의 탭으로 구성되어 있다.

그리고, 도 5에 도시된 바와 같이, 상기 각 탭의 자리 매칭부(5-n)는 자리 매칭부(5)는 제 1 레지스터(51)와, 1x1 이 저장된 롬(52), 0x0이 저장된 롬(53), 멀티플렉서(54), 0x0이 저장된 롬(55) 및, 제 2 레지스터(56)로 구성되어 있다.

상기 제 1 레지스터(51)는 상기 곱셈기의 출력(4)을 입력받고, 상기 멀티플렉서(54)에서는 상기 제 1 레지스터(51)의 최상위비트 즉, 부호 비트(S)에 따라 부호 비트가 1이면 상기 롬(52)의 1x1를 선택하여 출력하고, 부호 비트가 0이면 상기 롬(53)의 0x0을 선택하여 출력한다.

상기 제 2 레지스터(56)는 상기 멀티플렉서(54)의 출력을 상위단으로 입력받고, 상기 곱셈기의 출력(4)을 그 다음단으로 입력받고, 상기 롬(55)의 0x0을 맨 하위단으로 입력받아 상기 가산기(7)로 출력한다.

이어서, 상기와 같이 구성된 본 발명의 작용 및 효과를 자세히 설명하기로 한다.

예를 들어, 2진 보수 형태는 최상위 비트가 그 수의 부호를 나타내는 비트로 사용되며, 최상위 비트가 0이면 양수이고, 1이면 음수를 나타낸다. 예를 들어, 음수 101.01과 양수 0101.0101를 더한 값은 양수 010.1001이다.

그러나, 가산기는 소수점의 위치를 알지 못하기 때문에, 상기 양수의 최하위 비트부터 2비트를 삭제하여 0101.01로 입력해주어야만 상기 음수 101.01과 서로 정수부와 소수부의 자리수가 맞게되어서, 가산값은 양수 010.10으로 계산된다.

즉, 가산전에 라운딩된 수는 정확한 값이 아니므로 정합 필터의 특성을 제대로 발휘하지 못하게 된다.

따라서, 8개의 비트수를 갖은 양수 0101.0101를 라운딩하지 않고, 대신에 5개의 비트수를 갖는 음수 101.01를 8개의 비트수가 되도록 몇 개의 비트를 추가시켜주되 단, 그 결과값은 원래의 계산값과 동일하기만 하면된다.

이어서, 비트 수가 적은 음수 101.01 의 자리수 매칭과정을 도 5를 참조하여 설명하고자 한다.

도 5는 도 4의 자리수 매칭부에 대한 세부 회로도이다.

도 5에 도시된 롬(52, 53)의 값은 가산하고자 하는 두 수의 정수부의 비트 수차이만큼 저장되어 있으며, 롬(54)의 값은 가산하고자 하는 두 수의 소수부의 비트 수 차이만큼 저장되어 있다. 이것은 탭 계수가 미리 결정되므로, 탭 계수와 입력 신호를 곱한 값의 비트 수는 알 수 있기 때문에 그에 따라 가산하고자 하는 두 수의 비트 수차이도 알 수 있으므로 가능한 것이다.

도 4의 곱셈기를 통해 출력된 값 101.01(4)은 도 5의 상기 제 1 레지스터(51)로 입력됨과 동시에 상기 제 2 레지스터(56)로 입력된다.

정수부의 자리수는 상기 제 1 레지스터(51)의 최상위 비트가 1이므로, 상기 멀티플렉서(54)는 상기 롬(52)으로부터 1를 로드하여 상기 제 2 레지스터(56)의 상위비트로 출력하여 자리수를 맞춘다.

그리고, 소수부의 자리수는 상기 롬(55)에 저장된 0을 로드하여 제 2 레지스터(56)의 하위비트로 출력하여 자리수를 맞춘다.

이제, 상기 제 2 레지스터(56)에는 1101.0100값이 저장되고, 8개의 비트 수로 변환되어 가산기(7-n)로 출력된다.

가산기(7-n)에서는 상기 8비트로 확장된 음수 1101.0100과 상기 양수 0101.0101를 입력받아 가산하여 0010.1001를 결과값으로 출력하게 되고, 그 값은 원래값과 완전히 동일한 값임을 알수 있다.

이상에서 살펴본 바와 같이, 정수부의 차이는 비트수가 적은 수의 부호 비트를 상위 비트단에 추가해주고. 소수부의 차이는 비트수가 적은 수의 하위 비트단에 0비트를 추가해서 자리수를 맞춰주므로써, 원래 가산값과 동일한 값을 얻게 되어 보다 정밀한 필터를 설계할 수 있는 효과가 있는 것이다.

Claims

최대 출력 신호 대 잡음비(SNR)를 얻기 미리 계산된 필터 계수를 입력받아 입력 신호와 동일한 형태의 펄스를 발생시켜 입력신호를 필터링처리는 정합 필터에 있어서,

탭계수(C₁)를 입력받아 출력하는 제 1 탭계수 버퍼(2-1)와, 입력신호(X)와 제 1 탭계수 버퍼(2-1)에서 출력된 탭계수를 곱하여 출력하는 제 1 곱셈기(3-1), 상기 제 1 곱셈기(3-1)의 출력을 입력받아 부호(S)를 판단하여 정수부의 앞단에는 부호비트를 소수부의 뒷단에는 0비트를 추가시켜 출력하는 자리수 매칭부(5-1) 및, 상기 자리수 매칭부(5-1)의 출력과 0x0값을 더하여 출력하는 제 1 가산기(7-1)로 구성된 제 1 탭(40-1)과;

상기 입력신호(X)를 받아들여 한 클럭 지연시켜 출력하는 제 1 지연 래치(1-2)와, 상기 계수 저장부로부터 탭계수(C₂)를 입력받아 출력하는 제 1 탭계수 버퍼(2-2), 상기 제 1 지연 래치(1-2)의 출력값과 상기 제 1 탭계수 버퍼(2-2)의 출력값을 곱한 결과를 출력하는 제 2 곱셈기(3-2), 상기 제 2 곱셈기(3-2)의 출력(4-2)을 입력받아 사인 부호(S)를 판단하여 정수부의 앞단에는 부호비트를 소수부의 뒷단에는 0비트를 추가시켜 출력하는 자리수 매칭부(5-2), 상기 자리수 매칭부(5-2)의 출력(6-2)과 상기 제 1 가산기(7-1)의 출력을 더하여 출력하는 제 2 가산기(7-2)로 구성된 제 2 탭(40-2) 및;

상기 제 2 탭(40-2)과 동일한 구조를 일조로하여 N개의 탭으로 구성되는 것을 특징으로하는 직각 위상 편이 복조기의 정합 필터.