JP2008283382A - 信号処理装置 - Google Patents

Abstract

【課題】変調信号の復調を実行する際の消費電力を低減し、かつ実装コストを抑制することが可能な信号処理装置を提供する。
【解決手段】本発明に係る信号処理装置は、互いにほぼ直交する第１及び第２のリファレンス信号を生成する発振器と、搬送波周波数からベースバンド周波数に変換された変調信号の同相成分を示す第１信号と当該変調信号の直交成分を示す第２信号を入力する入力部と、第１信号と第１リファレンス信号の位相比較を行って、比較結果に応じた位相差を示す第１位相差信号を出力する第１位相比較器と、第２信号と第２リファレンス信号の位相比較を行って、比較結果に応じた位相差を示す第２位相差信号を出力する第２位相比較器と、第２位相差信号から第１位相差信号を減算し、合成位相差信号を出力する合成部を備え、合成部から出力された信号を復調信号として出力すると共に、発信器への入力として用いる。
【選択図】図２

Description

本発明は、周波数変調された変調信号を復調する信号処理装置に関する。

従来、周波数変調された変調信号を位相同期ループ（以下：ＰＬＬ（Phase Locked Loop））方式を用いて復調する復調装置が提案されている（例えば、特許文献１参照）。

図３には、従来技術に係る復調装置１の一例が示されている。同図に示すように、かかる復調装置１では、周波数変調されたアナログの変調信号が入力されると、ＡＤＣ（Analog-Digital Converter）１１によって、デジタル信号に変換された後、Ｉ／Ｑ分離部１２によって、同相成分を示す信号（以下、Ｉ信号）と直交成分を示す信号（以下、Ｑ信号）とに分離される。また、ＤＤＣ（Digital Down Converter）１３では、分離されたＩ信号とＱ信号とのダウンコンバージョン（低周波数変換）が行われて、Ｉ信号とＱ信号がベースバンド周波数に変換される。

また、ＤＤＣ１３から出力されたＩ信号及びＱ信号は、ＡＧＣ（Automatic Gain Control）１４、ノイズ処理部１５を介して、ＤＵＣ（Digital Up Converter）１６に入力される。ＤＵＣ１６では、Ｉ信号とＱ信号との周波数のアップコンバージョン（高周波数変換）が行われ、Ｉ／Ｑ合成部１７に入力される。Ｉ／Ｑ合成部１７では、Ｉ信号とＱ信号とが、キャリア周波数ｆを用いて合成される。また、ＰＬＬ装置１８では、位相同期ループ（以下：ＰＬＬ（Phase Locked Loop））方式により、Ｉ／Ｑ合成部１７から出力された信号と、キャリア周波数に基づいて生成されたリファレンス信号との位相比較が行われ、位相差成分を示す信号が出力される。

なお、上記においてＤＵＣ１６は、ノイズ処理部１５から出力された信号の周波数を、Ｉ／Ｑ合成部１７の仕様に合う周波数に変換する目的で設けられたものであり、省略されるものであっても良い。

次に、図４乃至５を参照して、Ｉ／Ｑ合成部１７とＰＬＬ装置１８との構成について具体的に説明する。なお、図４の例では、Ｉ信号をｃｏｓ（δ）とし、Ｑ信号をｓｉｎ（δ）としている。

まず、Ｉ／Ｑ合成部１７では、乗算器１７ａが、キャリア周波数ｆに基づいて生成された信号ｃｏｓ（ｆ）と、Ｉ信号ｃｏｓ（δ）とを乗算する。また、乗算器１７ｂが、キャリア周波数ｆに基づいて生成された信号ｓｉｎ（ｆ）とＱ信号ｓｉｎ（δ）とを乗算する。この後、減算器１７ｃは、乗算器１７ａの出力信号から、乗算器１７ｂの出力信号を減算し、算出された信号ｃｏｓ（ｆ＋δ）を出力部１７ｄに出力する。また、出力部１７ｄから出力された信号は、ＰＬＬ装置１８に入力される。

ＰＬＬ装置１８は、図５に示すように、入力部１１０と、位相比較器１２０と、ループフィルタ１３０と、ＮＣＯ（数値制御発振器：Numerical Controlled Oscillator）１４０と、出力部１５０とを備える。

ＰＬＬ回路は、基準となる信号の周波数とＮＣＯが出力する信号との位相差を検出して常に一致するように補正する回路である。周波数変調されたＦＭ波は、周波数が変調信号によって絶えず変化している。そこで、ＰＬＬ回路にＦＭ波を入力すると、ＰＬＬのＮＣＯに与える制御電圧が、ＦＭ波の周波数変化を電圧の変化（振幅の変化）に変換できることになる。この原理を用いたのがＰＬＬ検波回路であり、ＰＬＬ装置１８である。

ＰＬＬ装置１８では、入力部１１０が、Ｉ／Ｑ合成部１７から、入力信号２×ｃｏｓ（ｆ＋δ）を入力する。また、位相比較器１２０は、入力部１１０で入力された入力信号２×ｃｏｓ（ｆ＋δ）と、当該入力信号がループフィルタ１３０、ＮＣＯ１４０を介して、フィードバックされたリファレンス信号ｓｉｎ（ｆ＋α）との位相比較を行って、位相差成分の信号２×ｓｉｎ（ｆ＋α）×ｃｏｓ（ｆ＋δ）を出力する。なお、位相比較器１２０から出力された出力信号２×ｓｉｎ（ｆ＋α）×ｃｏｓ（ｆ＋δ）は、下記（１）式のように示される。

２×ｓｉｎ（ｆ＋α）×ｃｏｓ（ｆ＋δ）
＝Ｓｉｎ（２ｆ＋α＋δ）＋Ｓｉｎ（α−δ） ・・・（１）

当該出力信号は、ループフィルタ１３０によって、高周波成分（第１項）が除去され、位相差成分の信号ｓｉｎ（α―δ）が出力部１５０から出力される。このようにして、上述した復調装置１では、ＰＬＬ装置１８からの位相差成分の信号が、復調信号として出力される。
特開２００２−１５１９６４号公報

しかしながら、上述した復調装置１では、ＰＬＬ装置１８にキャリア周波数ｆを用いて変調された高周波数の信号が入力される。よって、ＰＬＬ装置１８では、十分な性能を得るため、処理速度が高速の処理機能（例えば、サンプリング周波数がキャリア周波数ｆの２倍以上）が必要になり、ハードウエアで動作させる場合、消費電力が大きくなるという問題があった。また、ＰＬＬ装置をソフトウエアによって構成する場合、高性能の演算処理機能が必要になり、実装時の回路コストが向上してしまうという問題があった。

また、本願出願人は、ＦＭ受信機の復調回路として用いられるＰＬＬ装置を、ＡＬＵアレイを用いたリコンフィギュラブル回路（例えば、特開２００５−２７５６９８号、公報など）によって実現することを検討している。

しかしながら、現状、上記のリコンフィギュラブル回路は、ＰＬＬ装置の実現に必要な高い周波数で動作することができないため、このようなリコンフィギュラブル回路を利用したＦＭ受信機が実現できないという問題があった。

そこで、本発明は以上の点に鑑みてなされたもので、ＰＬＬ方式を用いて復調を実行する際、消費電力を低減し、かつ実装コストを抑制することが可能な信号処理装置を提供することを目的とする。

本発明ある態様は、周波数変調された信号を復調する信号処理装置に関し、互いにほぼ直交する第１及び第２のリファレンス信号を生成する発振器と、搬送波周波数からベースバンド周波数に変換された変調信号の同相成分を示す第１信号と、当該変調信号の直交成分を示す第２信号を入力する入力部と、前記第１信号と前記第１リファレンス信号の位相比較を行って、比較結果に応じた位相差を示す第１位相差信号を出力する第１位相比較器と、前記第２信号と前記第２リファレンス信号の位相比較を行って、比較結果に応じた位相差を示す第２位相差信号を出力する第２位相比較器と、前記第２位相差信号から前記第１位相差信号を減算し、合成位相差信号を出力する合成部を備え、前記合成部から出力された信号を復調信号として出力すると共に、前記発信器への入力として用いることを特徴とする。

かかる特徴によれば、信号処理装置では、ベースバンド周波数に周波数変換された第１信号と第２信号とを入力し、第１信号と第２信号とに対して、それぞれ別々にリファレンス信号との位相比較を行う。

このように、信号処理装置では、ベースバンド周波数に変換された入力信号に基づいて、位相同期ループ（ＰＬＬ）方式を用いて復調処理を実行することができるので、信号処理装置に実装する演算処理機能の動作速度を低減できる。よって、信号処理装置では、消費電力を低減し、かつ、実装コストを抑制することができる。

なお、上記の信号処理装置においては、前記合成位相差信号の高周波成分を除去するフィルタを更に備え、前記フィルタにより高周波成分が除去された信号を復調信号として出力すると共に、前記発信器への入力として用いるものであっても良い。

また、前記発信器は、リコンフィギュラブル回路により実現されるものであっても良い。

本発明の特徴によれば、ＰＬＬ方式を用いて復調を実行する際、消費電力を低減し、かつ実装コストを抑制することが可能な信号処理装置を提供することができる。

（本発明の実施形態に係る復調装置の構成）
本発明の実施形態について説明する。なお、以下の図面の記載において、同一または類似の部分には、同一または類似の符号を付している。ただし、図面は模式的なものであることに留意すべきである。本発明の実施形態に係る復調装置１は、周波数変調（ＦＭ変調）された信号を入力し、当該信号に対して復調処理を実行するものである。図１には、本実施形態に係る復調装置１の全体概略構成が示されている。

図１に示すように、本実施形態に係る復調装置１は、ＡＤＣ２１と、Ｉ／Ｑ分離部２２と、ＤＤＣ２３と、ＡＧＣ２４と、ノイズ処理部２５と、ＰＬＬ装置２６（信号処理装置）とを備える。ＡＤＣ２１は、復調装置１に入力されたアナログの変調信号をデジタル信号に変換する。また、ＡＤＣ２１は、変換後の信号をＩ／Ｑ分離部２２に出力する。

Ｉ／Ｑ分離部２２は、ＡＤＣ２１によって変換されたデジタル信号を入力する。また、Ｉ／Ｑ分離部２２は、入力したデジタル信号の同相成分を示す信号（以下、Ｉ信号）と、入力したデジタル信号の直交成分を示す信号（以下、Ｑ信号）とに分離する。また、Ｉ／Ｑ分離部２２は、分離したＩ信号とＱ信号とをＤＤＣ２３に出力する。

ＤＤＣ２３は、Ｉ／Ｑ分離部２２によって分離されたＩ信号とＱ信号とを入力する。また、ＤＤＣ２３は、Ｉ信号とＱ信号とにダウンコンバージョン（低周波数変換）を行って、Ｉ信号とＱ信号とを、搬送波周波数からベースバンド周波数（ベースバンド信号）に変換する。例えば、ＤＤＣ２３は、復調装置１への入力信号が音声信号である場合、Ｉ信号とＱ信号とを数十ＫＨｚ程度の周波数に変換する。

ＡＧＣ２４は、ＤＤＣ２３によってベースバンド周波数に変換されたＩ信号及びＱ信号を入力する。また、ＡＧＣ２４は、入力したＩ信号及びＱ信号の振幅に応じて、Ｉ信号及びＱ信号のそれぞれにゲイン調整を行い、調整後のＩ信号及びＱ信号をノイズ処理部２５に出力する。

ノイズ処理部２５は、ＡＧＣ２４から出力されたＩ信号及びＱ信号を入力し、ノイズ低減処理等の各種信号処理を行って、処理後のＩ信号及びＱ信号をＰＬＬ装置２６に出力する。

ＰＬＬ装置２６は、ノイズ処理部２５から出力されたＩ信号及びＱ信号を入力し、ＰＬＬ方式による信号処理を実行する。具体的に、ＰＬＬ装置２６は、Ｉ信号とＱ信号と、リファレンス信号とを比較して、Ｉ信号及びＱ信号のそれぞれの位相差成分を示す信号を生成する。また、ＰＬＬ装置２６は、生成したＩ信号とＱ信号の位相差成分を合成して、合成位相差成分を示す信号を出力する。なお、ＰＬＬ装置２６の構成については、詳細を後述する。本実施形態において、ＰＬＬ装置２６は、信号処理装置を構成する。

また、復調装置１は、上述した機能に加え、ＰＬＬ装置２６からの出力信号を入力し、高周波を遮断するローパスフィルタ（図示せず）等を更に備えていてもよい。

（本実施形態に係るＰＬＬ装置の構成）
次に、図２を参照し、本実施形態に係るＰＬＬ装置２６の構成について具体的に説明する。また、以下、本発明との関連がある部分について主に説明する。したがって、ＰＬＬ装置２６は、ＰＬＬ装置としての機能を実現する上で必須な、図示しない或いは説明を省略した機能ブロック（電源部など）を備える場合があることに留意されたい。

図２に示すように、ＰＬＬ装置２６は、入力部２１１乃至２１２と、乗算器２２１乃至２２２と、減算器２３０と、ループフィルタ２４０と、ＮＣＯ（数値制御発振器）２５０と、出力部２６０とを備える。

入力部２１１乃至２１２は、搬送波周波数からベースバンド周波数に変換されたＩ信号（第１信号）と、Ｑ信号（第２信号）とをノイズ処理部２５から入力する。また、入力部２１１は、入力したＩ信号を乗算器２２１へ出力する。また、入力部２１２は、入力したＱ信号を乗算器２２２へ出力する。

乗算器２２１は、入力部２１１からＩ信号を入力すると共に、ＮＣＯ２５０から第1リファレンス信号を入力する。また、乗算器２２１は、Ｉ信号と第１リファレンス信号とを乗算することにより、位相比較を行って、比較結果に応じた位相差を示す第１位相差信号を減算器２３０に出力する。なお、第1リファレンス信号については、詳細を後述する。本実施形態において、乗算器２２１は、第１位相比較器を構成する。

乗算器２２２は、入力部２１２からＱ信号を入力すると共に、ＮＣＯ２５０から第２リファレンス信号を入力する。また、乗算器２２２は、Ｑ信号と第２リファレンス信号とを乗算することにより、位相比較を行って、比較結果に応じた位相差を示す第２位相差信号を減算器２３０に出力する。なお、第２リファレンス信号については、詳細を後述する。本実施形態において、乗算器２２２は、第２位相比較器を構成する。

減算器２３０は、乗算器２２１から出力された第１位相差信号と、乗算器２２２から出力された第２位相差信号とを入力する。また、減算器２３０は、第２位相差信号から第１位相差信号を減算し、算出した信号（合成位相差信号）をループフィルタに出力する。本実施形態において、減算器２３０は、合成部を構成する。

ループフィルタ２４０は、信号の高周波数成分を除去するローパスフィルタとして機能する。ループフィルタ２４０は、減算器２３０から出力された合成位相差信号の高周波成分を除去する。また、ループフィルタ２４０は、Ｇａｉｎ１と、加算器２４１と、遅延器２４２と、Ｇａｉｎ２とを備える。ループフィルタ２４０に入力された信号は、Ｇａｉｎ１において予め設定されている定数（ｇ１）で乗算され、加算器２４１に入力される。加算器２４１には、二つの入力端のそれぞれにＧａｉｎ１とＧａｉｎ２とが接続され、出力端に遅延器２４２が接続されている。また、加算器２４１は、Ｇａｉｎ１から出力された信号と、遅延器２４２及びＧａｉｎ２を介してフィードバックされた信号とを加算して、加算後の信号を遅延器２４２に出力する。なお、Ｇａｉｎ２から加算器２４１に入力される信号は、Ｇａｉｎ２において予め設定される定数（ｇ２）によって乗算された信号である。ここで、定数（ｇ２）は、１以下の小数である。なお、定数（ｇ１）と定数（ｇ２）とは、ＰＬＬ装置２６の動作を安定して実行するために予め定められており、定数（ｇ１）＋定数（ｇ２）＝１になるように設定されている。また、ループフィルタ２４０において、遅延器２４２から出力された信号は、ＮＣＯ２５０と出力部２６０とに出力される。

ＮＣＯ２５０は、アナログ方式のＰＬＬ装置における電圧制御発振器（ＶＣＯ）に相当する。ＮＣＯ２５０は、ループフィルタによって高周波成分が除去された合成位相差信号に基づいて、所定周波数のリファレンス信号を生成する。具体的に、ＮＣＯ２５０は、減算器２３０から出力された合成位相差信号をループフィルタ２４０を介して入力すると共に、入力信号に応じて所定周波数のリファレンス信号を出力する。

例えば、ＮＣＯ２５０は、起動開始時などの信号が入力されない場合、ＮＣＯ２５０からは、いわゆる自走周波数と呼ばれる周波数の信号が出力される。そして、ＮＣＯ２５０は、信号が入力されると、初めは同期していないが、次第に周波数が近づいて、同期がとられる。また、ＮＣＯ２５０は、ループフィルタ２４０からの入力信号が、“＋”の値の場合、より高い周波数の正弦波信号及び余弦波信号を出力し、入力信号が“−”の値の場合、より低い周波数の正弦波信号及び余弦波信号を出力する。また、ＮＣＯ２５０は、ループフィルタ２４０からの入力信号が“０（ゼロ）”で続いている場合、つまり、ＰＬＬ装置２６において同期状態（ロック状態）が継続している場合、前回出力した周波数のリファレンス信号を繰り返し出力する。なお、ＮＣＯ２５０は、本発明の発振器の一例に相当する。

以下、ＮＣＯ２５０の構成を詳細に説明する。ＮＣＯ２５０は、Ｇａｉｎ３と、加算器２５１と、遅延器２５２と、インデックス生成部２５３と、ＲＯＭ（ｓｉｎ）２５５と、ＲＯＭ（ｃｏｓ）２５６とを備える。

ＮＣＯ２５０に入力された信号は、Ｇａｉｎ３において予め設定される定数（ｇ３）で乗算され、加算器２５１に入力される。ここで、定数（ｇ３）は、例えば、０．７５等の小数である。

加算器２５１は、二つの入力端のそれぞれに、Ｇａｉｎ３と遅延器２５２とが接続されている。また、加算器２５１では、出力端が分岐されており、それぞれがインデックス生成部２５３と遅延器２５２とに接続されている。加算器２５１は、Ｇａｉｎ３から出力された信号と、遅延器２５２を介してフィードバックされた信号とを加算し、加算後の信号をインデックス生成部２５３と遅延器２５２とに出力する。このようにして、加算器２５１は、二つの入力端から入力された信号を累積加算する。

インデックス生成部２５３は、加算器２５１から出力された信号に基づいて、一周期分（２π）のインデックスアドレスを、ＲＯＭ（ｓｉｎ）２５５とＲＯＭ（ｃｏｓ）２５６とに出力する。

ＲＯＭ（ｓｉｎ）２５５は、Ｉ信号に対応する第１リファレンス信号を生成して出力する。また、ＲＯＭ（ｓｉｎ）２５５は、Ｉ信号にほぼ直交する第１リファレンス信号を生成する。具体的に、ＲＯＭ（ｓｉｎ）２５５には、正弦波関数の数値が予め記憶されている。また、ＲＯＭ（ｓｉｎ）２５５は、インデックス生成部２５３からのインデックスアドレスに応じて、位相差成分を示す正弦波信号を、第１リファレンス信号として出力する。ＲＯＭ（ｓｉｎ）２５５から出力された第１リファレンス信号は、乗算器２２１に入力される。本実施形態において、ＲＯＭ（ｓｉｎ）２５５は、第１発振部を構成する。

ＲＯＭ（ｃｏｓ）２５６は、Ｑ信号に対応する第２リファレンス信号を生成する。また、ＲＯＭ（ｃｏｓ）２５６は、Ｑ信号にほぼ直交する第２リファレンス信号を生成する。具体的に、ＲＯＭ（ｃｏｓ）２５６には、余弦波関数の数値が予め記憶されている。また、ＲＯＭ（ｃｏｓ）２５６は、インデックス生成部２５３からのインデックスアドレスに応じて、位相差成分を示す余弦波信号を、第２リファレンス信号として出力する。ＲＯＭ（ｃｏｓ）２５６から出力された第２リファレンス信号は、乗算器２２２に入力される。本実施形態において、ＲＯＭ（ｃｏｓ）２５６は、第２発振部を構成する。

なお、ＲＯＭ（ｓｉｎ）２５５とＲＯＭ（ｃｏｓ）２５６とは、同一のＲＯＭによって構成されていてもよい。かかる場合、ＲＯＭは、インデックス生成部２５３からのインデックスアドレスに応じて、第1リファレンス信号（正弦波）又は第２リファレンス信号（余弦波）とを出力する。

出力部２６０は、ループフィルタ２４０から出力された位相差成分の信号を入力し、外部に出力する。また、出力部２６０から出力される信号が、復調信号となる。なお、実際には、この後、出力部２６０から出力された信号は、ローパスフィルタ等によって、高周波成分が除去されるが、本実施形態では、かかる説明を省略している。

（ＰＬＬ装置の信号処理）
図２を参照して、ＰＬＬ装置２６の信号処理について、一例を挙げて説明する。なお、ここでは、ＰＬＬ装置２６において、入力部２１１に入力されるＩ信号をｃｏｓ（δ）とし、入力部２１２に入力されるＱ信号をｓｉｎ（δ）として説明する。また、ＮＣＯ２５０において、ＲＯＭ（ｓｉｎ）２５５から出力される第１リファレンス信号をｓｉｎ（α）とし、ＲＯＭ（ｃｏｓ）２５６から出力される第２リファレンス信号をｃｏｓ（α）として説明する。なお、上述した“δ”は、Ｉ信号及びＱ信号の位相成分を示し、“α”は、第１リファレンス信号ｓｉｎ（α）及び第２リファレンス信号ｃｏｓ（α）の位相成分を示す。また、“δ”と“α”とは、時間（ｔ）に応じて変動する変数である。よって、詳細には“δ（ｔ）”、“α（ｔ）”として示してもよい。

ＰＬＬ装置２６では、入力部２１１が、入力したＩ信号ｃｏｓ（δ）を、乗算器２２１に出力する。入力部２１２が、入力したＱ信号ｓｉｎ（δ）を、乗算器２２２に出力する。

乗算器２２１乃至２２２では、Ｉ信号ｃｏｓ（δ）及びＱ信号ｓｉｎ（δ）と、ＮＣＯ２５０を介して、フィードバックされた第１リファレンス信号ｓｉｎ（α）及び第２リファレンス信号ｃｏｓ（α）とを入力する。

具体的に、乗算器２２１は、Ｉ信号ｃｏｓ（δ）と第１リファレンス信号ｓｉｎ（α）とを入力し、乗算後、第１位相差信号ｃｏｓ（δ）×ｓｉｎ（α）を出力する。また、乗算器２２２は、Ｑ信号ｓｉｎ（δ）と第２リファレンス信号ｃｏｓ（α）とを入力し、乗算後、第２位相差信号ｓｉｎ（δ）×ｃｏｓ（α）を出力する。

減算器２３０は、第２位相差信号ｓｉｎ（δ）×ｃｏｓ（α）から、第１位相差信号ｃｏｓ（δ）×ｓｉｎ（α）を減算して、算出した合成位相差信号ｓｉｎ（δ）×ｃｏｓ（α）−ｃｏｓ（δ）×ｓｉｎ（α）をループフィルタ２４０に出力する。また、合成位相差信号は、三角関数の和積公式から、（２）式のように示される。

ｓｉｎ（δ）×ｃｏｓ（α）−ｃｏｓ（δ）×ｓｉｎ（α）
＝１／２×（ｓｉｎ（δ＋α）＋ｓｉｎ（δ−α））
−１／２×（ｓｉｎ（δ＋α）−ｓｉｎ（δ−α））
＝ｓｉｎ（δ−α） ・・・ （２）

また、ループフィルタ２４０は、合成位相差信号を入力し、高周波成分を遮断した位相差信号ｓｉｎ（δ−α）を、ＮＣＯ２５０と出力部２６０とに出力する。

（本実施形態に係るＰＬＬ装置の作用・効果）
本実施形態に係る復調装置１によれば、ＰＬＬ装置２６では、ベースバンド周波数に周波数変換されたＩ信号とＱ信号とを入力する。また、ＰＬＬ装置２６では、乗算器２２１が、Ｉ信号と第１リファレンス信号とを乗算（位相比較）して第１位相差信号を出力し、乗算器２２２が、Ｑ信号と第２リファレンス信号とを乗算（位相比較）して、第２位相差信号を出力する。また、ＰＬＬ装置２６では、減算器２３０が、第１位相差信号から第２位相差信号を減算（合成）することによって、算出した合成位相差信号を、ループフィルタを介して、外部に出力する。

このように、ＰＬＬ装置２６では、ベースバンド周波数（例えば、２０ＫＨｚ）に変換されたＩ信号及びＱ信号（ベースバンド信号）を入力し、位相同期ループ方式により復調処理を実行することができる。よって、従来技術であれば、ＰＬＬ装置に実装するループフィルタ２４０やＮＣＯ２５０等において、１．４〜８ＭＨｚ程度の処理速度が必要であったところを、大きく低減（例えば、３５０〜７００ＫＨｚ程度に低減）できるので、消費電力を低減し、かつ、演算処理機能の実装コストを抑制することができる。また、本実施形態に係るＰＬＬ装置２６では、ベースバンド周波数に変換されたＩ信号及びＱ信号を入力して位相ループ方式による復調処理を実行できるので、処理速度を低減していながら、ＰＬＬ装置２６からの出力信号は、従来技術に係るＰＬＬ装置と同等の品質を確保することができる。

また、本実施形態に係るＰＬＬ装置２６は、リコンフィギュラブル回路（リコンフィギュラブルプロセッサ）上でソフトウエアによって構成する場合も有効である。リコンフィギュラブル回路は、例えば、特開２００５−２７５６９８号公報に開示されるように、ハードウエアを動的に再構成することが可能であり、近年、様々な分野で開発が進められている。

このようなリコンフィギュラブル回路によれば、回路の変更が瞬時に可能である。したがって、このリコンフィギュラブル回路による信号処理装置を、あるときはＦＭ受信機として、あるときはＡＭ受信機として、或いはワンセグ受信機として、その他の受信機として、瞬時に切り換えて使用することができるので、これらの全体の機能を実現するための回路規模を小さくすることができる。

従来技術に係るＰＬＬ装置では、高速の処理機能を必要としていたため、リコンフィギュラブル回路上で構成することが困難であったが、本実施形態に係るＰＬＬ装置２６によれば、これも可能になる。また、本実施形態に係るＰＬＬ装置２６は、周波数シンセサイザ、モータの制御回路などの他の装置においても有用である。

なお、実施形態の作用及び効果は、本発明から生じる最も好適な作用及び効果を列挙したに過ぎず、本発明による作用及び効果は、実施形態に記載されたものに限定されるものではない。また、本発明は、ここでは記載していない様々な実施の形態などを含むことは勿論である。したがって、本発明の技術的範囲は、上述の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

例えば、上記のループフィルタ２４０に代えて、通常のローパスフィルタを用いて、本願発明の「フィルタ」を実現し、これにより減算器２３０から出力された信号の高周波成分を除去しても良い。

或いは、減算器２３０から出力される信号に高周波成分がない場合、或いは復調信号として高周波成分が問題のない大きさである場合、ループフィルタ２４０、及びローパスフィルタ等のフィルタを省略して、減算器２３０から出力された信号を、ＰＬＬ装置１８の出力信号、或いは、ＮＣＯ２５０への入力信号としても良い。

また、上記のＮＣＯ２５０に代えて、ＶＣＯ（電圧制御発信回路）を用いて、本願発明の「発信器」を実現しても良い。

或いは、上記実施形態のＰＬＬ装置は、リコンフィギュラブル回路に代えて、ＤＳＰにより実現されるものであっても良い。

また、上記実施形態では、本発明の「位相比較器」の例として乗算器（２２１、２２２）を挙げたが、乗算器以外の回路を用いて位相比較器を実現しても良い。

本発明の実施形態に係る復調装置の構成を示す概略構成図である。 本発明の実施形態に係るＰＬＬ装置の構成を示す機能図である。 従来技術に係る復調装置の構成を示す概略構成図である。 従来技術に係るＩ／Ｑ合成部の構成を示す構成図である。 従来技術に係るＰＬＬ装置の構成を示す構成図である。

符号の説明

１…復調装置、１２…分離部、１３…ＤＤＣ、１５…ノイズ処理部、１６…ＤＵＣ、１７…合成部、１７ａ…乗算器、１７ｂ…乗算器、１７ｃ…減算器、１７ｄ…出力部、１８…ＰＬＬ装置、２１…ＡＤＣ、２２…分離部、２３…ＤＤＣ、２４…ＡＧＣ、２５…ノイズ処理部、２６…ＰＬＬ装置、１１０…入力部、１２０…位相比較器、１３０…ループフィルタ、１４０…ＮＣＯ、１５０…出力部、２１１乃至２１２…入力部、２２１乃至２２２…乗算器、２３０…減算器、２４０…ループフィルタ、２４１…加算器、２４２…遅延器、２５０…ＮＣＯ、２５１…加算器、２５２…遅延器、２５３…インデックス生成部、２５５…ＲＯＭ、２５６…ＲＯＭ、２６０…出力部

Claims (3)

1. 周波数変調された信号を復調する信号処理装置であって、
   互いにほぼ直交する第１及び第２のリファレンス信号を生成する発振器と、
   搬送波周波数からベースバンド周波数に変換された変調信号の同相成分を示す第１信号と、当該変調信号の直交成分を示す第２信号を入力する入力部と、
   前記第１信号と前記第１リファレンス信号の位相比較を行って、比較結果に応じた位相差を示す第１位相差信号を出力する第１位相比較器と、
   前記第２信号と前記第２リファレンス信号の位相比較を行って、比較結果に応じた位相差を示す第２位相差信号を出力する第２位相比較器と、
   前記第２位相差信号から前記第１位相差信号を減算し、合成位相差信号を出力する合成部を備え、
   前記合成部から出力された信号を復調信号として出力すると共に、前記発信器への入力として用いる
   ことを特徴とする信号処理装置。
2. 前記合成位相差信号の高周波成分を除去するフィルタを更に備え、
   前記フィルタにより高周波成分が除去された信号を復調信号として出力すると共に、前記発信器への入力として用いることを特徴とする、請求項１記載の信号処理装置。
3. 前記発信器をリコンフィギュラブル回路により実現したことを特徴とする、請求項１又は２に記載の信号処理装置。

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