JP2000209293A - ディジタル変調波の復調回路 - Google Patents
ディジタル変調波の復調回路Info
- Publication number
- JP2000209293A JP2000209293A JP11009938A JP993899A JP2000209293A JP 2000209293 A JP2000209293 A JP 2000209293A JP 11009938 A JP11009938 A JP 11009938A JP 993899 A JP993899 A JP 993899A JP 2000209293 A JP2000209293 A JP 2000209293A
- Authority
- JP
- Japan
- Prior art keywords
- digital
- complex multiplier
- digital low
- pass filter
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000001514 detection method Methods 0.000 claims description 32
- 230000002542 deteriorative effect Effects 0.000 abstract 1
- 238000001228 spectrum Methods 0.000 description 11
- 230000010355 oscillation Effects 0.000 description 9
- 238000006243 chemical reaction Methods 0.000 description 8
- 238000011084 recovery Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 238000007493 shaping process Methods 0.000 description 5
- 238000004891 communication Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 230000010363 phase shift Effects 0.000 description 3
- 230000001186 cumulative effect Effects 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
- 230000003595 spectral effect Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【課題】 周波数離調が存在する、ディジタルＰＬＬ回
路の引き込み特性等が劣化して受信機性能を劣化させ
る。 【解決手段】 ＰＬＬの引き込み時には、切換器１８，
１９は、ディジタル低域通過フィルタ８，９の出力を選
択する。ＰＬＬがロックしているときには、切換器１
８，１９は、ディジタル低域通過フィルタ８，９の入力
を選択する。すなわち、ディジタル低域通過フィルタ
８，９を介さない信号を複素乗算器１０に供給する。Ｐ
ＬＬの引き込み動作時には、切換器２２，２３は、ディ
ジタル低域通過フィルタ２０，２１の入力を選択する。
すなわち、ディジタル低域通過フィルタ２０，２１を介
さない信号をＰＬＬループに供給する。ＰＬＬがロック
しているときには、切換器２２，２３は、ディジタル低
域通過フィルタ２０，２１の出力を選択する。
路の引き込み特性等が劣化して受信機性能を劣化させ
る。 【解決手段】 ＰＬＬの引き込み時には、切換器１８，
１９は、ディジタル低域通過フィルタ８，９の出力を選
択する。ＰＬＬがロックしているときには、切換器１
８，１９は、ディジタル低域通過フィルタ８，９の入力
を選択する。すなわち、ディジタル低域通過フィルタ
８，９を介さない信号を複素乗算器１０に供給する。Ｐ
ＬＬの引き込み動作時には、切換器２２，２３は、ディ
ジタル低域通過フィルタ２０，２１の入力を選択する。
すなわち、ディジタル低域通過フィルタ２０，２１を介
さない信号をＰＬＬループに供給する。ＰＬＬがロック
しているときには、切換器２２，２３は、ディジタル低
域通過フィルタ２０，２１の出力を選択する。
Description
【０００１】
【発明の属する技術分野】本発明は、衛星通信や衛星放
送等において用いられるディジタル変調波の復調回路に
関する。
送等において用いられるディジタル変調波の復調回路に
関する。
【０００２】
【従来の技術】衛星通信や衛星放送等による映像信号や
音声信号の伝送では、変調方式として多値ＱＡＭや多相
ＰＳＫが用いられている。受信側では、多値ＱＡＭや多
相ＰＳＫによる変調波を復調するための復調回路が必要
とされる。図３は、従来のディジタルＰＬＬキャリア再
生を用いたディジタル変調波の復調回路を示すブロック
図である。
音声信号の伝送では、変調方式として多値ＱＡＭや多相
ＰＳＫが用いられている。受信側では、多値ＱＡＭや多
相ＰＳＫによる変調波を復調するための復調回路が必要
とされる。図３は、従来のディジタルＰＬＬキャリア再
生を用いたディジタル変調波の復調回路を示すブロック
図である。
【０００３】入力端子１には、例えば、多相ＰＳＫ（ｎ
相ＰＳＫ）による変調波が入力される。入力されたｎ相
ＰＳＫ変調波は、同相検波器２および直交検波器３に分
配される。同相検波器２には、局部発振器５から固定周
波数の局部発振信号が供給されている。また、直交検波
器３には、局部発振器５からの局部発振信号がπ／２位
相シフト回路４によって９０度位相がずらされた信号が
供給されている。
相ＰＳＫ）による変調波が入力される。入力されたｎ相
ＰＳＫ変調波は、同相検波器２および直交検波器３に分
配される。同相検波器２には、局部発振器５から固定周
波数の局部発振信号が供給されている。また、直交検波
器３には、局部発振器５からの局部発振信号がπ／２位
相シフト回路４によって９０度位相がずらされた信号が
供給されている。
【０００４】同相検波器２および直交検波器３の検波出
力は、それぞれＡ−Ｄ変換器６，７に入力され、ディジ
タル信号に変換される。各ディジタル信号は、同一の周
波数伝達特性を持つディジタル低域通過フィルタ８，９
でスペクトル整形される。ディジタル低域通過フィルタ
８，９は、ディジタルデータ伝送における符号間干渉防
止に要求される伝達特性を有するフィルタであり、送信
側のフィルタと組み合わせたときに、いわゆるロールオ
フ特性が得られるように設計される。従って、ディジタ
ル低域通過フィルタ８，９の出力は、アイ開口率が十分
大きくなるようにスペクトル整形されている。
力は、それぞれＡ−Ｄ変換器６，７に入力され、ディジ
タル信号に変換される。各ディジタル信号は、同一の周
波数伝達特性を持つディジタル低域通過フィルタ８，９
でスペクトル整形される。ディジタル低域通過フィルタ
８，９は、ディジタルデータ伝送における符号間干渉防
止に要求される伝達特性を有するフィルタであり、送信
側のフィルタと組み合わせたときに、いわゆるロールオ
フ特性が得られるように設計される。従って、ディジタ
ル低域通過フィルタ８，９の出力は、アイ開口率が十分
大きくなるようにスペクトル整形されている。
【０００５】ディジタル低域通過フィルタ８，９の出力
は分岐されてクロック再生回路３２にも入力される。ク
ロック再生回路３２は、信号中のシンボルタイミング成
分を抽出して、クロック信号を変換クロック信号として
Ａ−Ｄ変換器６，７に供給する。
は分岐されてクロック再生回路３２にも入力される。ク
ロック再生回路３２は、信号中のシンボルタイミング成
分を抽出して、クロック信号を変換クロック信号として
Ａ−Ｄ変換器６，７に供給する。
【０００６】ディジタル低域通過フィルタ８，９の分岐
出力は複素乗算器１０に入力される。複素乗算器１０
は、中間周波数帯における周波数変換器の動作と全く同
じ動作をベースバンド帯で実現できる。複素乗算器１０
の出力は、位相検波器１１に入力される。位相検波器１
１は、入力信号と後述する数値制御発振器（ＮＣＯ）１
５との位相差を検出する。
出力は複素乗算器１０に入力される。複素乗算器１０
は、中間周波数帯における周波数変換器の動作と全く同
じ動作をベースバンド帯で実現できる。複素乗算器１０
の出力は、位相検波器１１に入力される。位相検波器１
１は、入力信号と後述する数値制御発振器（ＮＣＯ）１
５との位相差を検出する。
【０００７】位相検波器１１からの位相差情報は、キャ
リア再生のためにループフィルタ１２および加算器１４
を介して数値制御発振器１５の周波数制御端子に入力さ
れる。数値制御発振器１５は、オーバフローを禁止しな
い累積加算回路で構成される。そして、周波数制御端子
に入力される信号の値に応じてそのダイナミックレンジ
までの加算動作を行うので発振状態となり、発振周波数
は加算器１４の出力に応じて変化する。すなわち、数値
制御発振器１５は、アナログ回路における電圧制御発振
器（ＶＣＯ）と同じように動作する。ただし、発振周波
数は、ＶＣＯによる発振周波数よりも安定し、水晶を用
いたＶＣＯ（ＶＣＸＯ）以上の安定性と、ＶＣＸＯでは
実現できない広い周波数可変範囲を有する。
リア再生のためにループフィルタ１２および加算器１４
を介して数値制御発振器１５の周波数制御端子に入力さ
れる。数値制御発振器１５は、オーバフローを禁止しな
い累積加算回路で構成される。そして、周波数制御端子
に入力される信号の値に応じてそのダイナミックレンジ
までの加算動作を行うので発振状態となり、発振周波数
は加算器１４の出力に応じて変化する。すなわち、数値
制御発振器１５は、アナログ回路における電圧制御発振
器（ＶＣＯ）と同じように動作する。ただし、発振周波
数は、ＶＣＯによる発振周波数よりも安定し、水晶を用
いたＶＣＯ（ＶＣＸＯ）以上の安定性と、ＶＣＸＯでは
実現できない広い周波数可変範囲を有する。
【０００８】複素乗算器１０の出力は、周波数誤差検出
回路１３にも入力される。周波数誤差検出回路１３は、
入力信号の周波数と所望の周波数との周波数誤差を検出
し、周波数誤差値を加算器１４に出力する。加算器１４
は、ループフィルタ１２の出力値と周波数誤差値とを加
算する。
回路１３にも入力される。周波数誤差検出回路１３は、
入力信号の周波数と所望の周波数との周波数誤差を検出
し、周波数誤差値を加算器１４に出力する。加算器１４
は、ループフィルタ１２の出力値と周波数誤差値とを加
算する。
【０００９】数値制御発振器１５の出力は、サイン特性
を有するデータ変換回路１６およびコサイン特性を有す
るデータ変換回路１７に入力される。データ変換回路１
６，１７の出力は、複素乗算器１０に入力される。複素
乗算器１０を出て複素乗算器１０に戻るループは、完全
ディジタル構成のＰＬＬである。ここで、ループフィル
タ１２に完全積分系を有する回路が含まれていれば、Ｐ
ＬＬの周波数引き込み範囲は原理的に無限大である。
を有するデータ変換回路１６およびコサイン特性を有す
るデータ変換回路１７に入力される。データ変換回路１
６，１７の出力は、複素乗算器１０に入力される。複素
乗算器１０を出て複素乗算器１０に戻るループは、完全
ディジタル構成のＰＬＬである。ここで、ループフィル
タ１２に完全積分系を有する回路が含まれていれば、Ｐ
ＬＬの周波数引き込み範囲は原理的に無限大である。
【００１０】また、複素乗算器１０から出力されるＩ，
Ｑ信号は、例えばビタビ復号を用いた復号器に供給され
る。復号器は、Ｉ，Ｑ信号からデータ判定を行う。
Ｑ信号は、例えばビタビ復号を用いた復号器に供給され
る。復号器は、Ｉ，Ｑ信号からデータ判定を行う。
【００１１】なお、図３に示された復調回路に類似した
構成が、特開平５−４１７１７号公報等に記載されてい
る。特開平５−４１７１７号公報にも記載されているよ
うに、図３に示されたような復調回路には、周波数離調
に対する問題がある。衛星通信や衛星放送では、衛星に
搭載された中継器内部の周波数変換器の安定性を高める
のが難しく、一般に大きな周波数離調を有する。従っ
て、図３に示された入力端子１に入力される信号の周波
数に離調が生ずる可能性がある。
構成が、特開平５−４１７１７号公報等に記載されてい
る。特開平５−４１７１７号公報にも記載されているよ
うに、図３に示されたような復調回路には、周波数離調
に対する問題がある。衛星通信や衛星放送では、衛星に
搭載された中継器内部の周波数変換器の安定性を高める
のが難しく、一般に大きな周波数離調を有する。従っ
て、図３に示された入力端子１に入力される信号の周波
数に離調が生ずる可能性がある。
【００１２】また、受信機側では、周波数が安定した周
波数シンセサイザ型のダウンコンバータは高価であるた
め、一般には安価な回路が用いられる。すると、受信機
におけるダウンコンバータでも周波数離調が発生する可
能性がある。例えば、１２ＧＨｚ帯を用いた衛星通信に
おける受信機の周波数ダウンコンバート２ＭＨｚ程度の
誤差が生ずる可能性がある。
波数シンセサイザ型のダウンコンバータは高価であるた
め、一般には安価な回路が用いられる。すると、受信機
におけるダウンコンバータでも周波数離調が発生する可
能性がある。例えば、１２ＧＨｚ帯を用いた衛星通信に
おける受信機の周波数ダウンコンバート２ＭＨｚ程度の
誤差が生ずる可能性がある。
【００１３】入力周波数に離調があり変調波スペクトラ
ムの中心周波数（キャリア周波数）がずれた値になる
と、局部発振器５からの局部発振信号は固定の周波数の
信号であるから、周波数ずれのために同相検波器２およ
び直交検波器３の検波出力のスペクトルは直流に対して
対象なスペクトルにならなくなる。同相検波器２および
直交検波器３の検波出力はディジタル低域通過フィルタ
８，９でスペクトル整形されるが、ディジタル低域通過
フィルタ８，９の特性は直流に対して対象であるため
に、周波数離調している分だけ信号のスペクトルが部分
的に削り取られる。すると、符号間干渉を防止するため
の伝達特性が満足されないことになる。その結果、アイ
開口率が低くなり符号誤り率が増大するという問題が生
ずる。
ムの中心周波数（キャリア周波数）がずれた値になる
と、局部発振器５からの局部発振信号は固定の周波数の
信号であるから、周波数ずれのために同相検波器２およ
び直交検波器３の検波出力のスペクトルは直流に対して
対象なスペクトルにならなくなる。同相検波器２および
直交検波器３の検波出力はディジタル低域通過フィルタ
８，９でスペクトル整形されるが、ディジタル低域通過
フィルタ８，９の特性は直流に対して対象であるため
に、周波数離調している分だけ信号のスペクトルが部分
的に削り取られる。すると、符号間干渉を防止するため
の伝達特性が満足されないことになる。その結果、アイ
開口率が低くなり符号誤り率が増大するという問題が生
ずる。
【００１４】そのような問題に対処するために、図４に
示すように、ディジタル低域通過フィルタ８，９を複素
乗算器１０の後段に設置する構成が考えられる。図４に
示された構成によれば、周波数離調の影響が複素乗算器
１０で除去されるので、信号のスペクトルが部分的に削
り取られることが防止される。
示すように、ディジタル低域通過フィルタ８，９を複素
乗算器１０の後段に設置する構成が考えられる。図４に
示された構成によれば、周波数離調の影響が複素乗算器
１０で除去されるので、信号のスペクトルが部分的に削
り取られることが防止される。
【００１５】
【発明が解決しようとする課題】しかし、図４に示され
たようにディジタル低域通過フィルタ８，９を複素乗算
器１０の後段に設置すると、ＰＬＬループ内にディジタ
ル低域通過フィルタ８，９が設置されたことになる。デ
ィジタル低域通過フィルタ８，９は一般にトランスバー
サルフィルタで構成されるので、伝達特性を向上させよ
うとすると数１０タップを有する構成となる。すると、
ＰＬＬ内に大きな遅延素子が挿入されたことになる。そ
の結果、フィードバック制御が不安定になってジッタ特
性やＰＬＬ引き込み特性が劣化するという問題が生ず
る。
たようにディジタル低域通過フィルタ８，９を複素乗算
器１０の後段に設置すると、ＰＬＬループ内にディジタ
ル低域通過フィルタ８，９が設置されたことになる。デ
ィジタル低域通過フィルタ８，９は一般にトランスバー
サルフィルタで構成されるので、伝達特性を向上させよ
うとすると数１０タップを有する構成となる。すると、
ＰＬＬ内に大きな遅延素子が挿入されたことになる。そ
の結果、フィードバック制御が不安定になってジッタ特
性やＰＬＬ引き込み特性が劣化するという問題が生ず
る。
【００１６】そこで、本発明は、周波数離調が存在する
ときであっても、受信機性能を劣化させることのないデ
ィジタル変調波の復調回路を提供することを目的とす
る。
ときであっても、受信機性能を劣化させることのないデ
ィジタル変調波の復調回路を提供することを目的とす
る。
【００１７】なお、特開平５−４１７１７号公報や特開
平５−４１７１８号公報にも同様の目的を有するディジ
タル変調波の復調回路が記載されているが、その構成
は、以下に詳述する本発明の構成とは異なっている。
平５−４１７１８号公報にも同様の目的を有するディジ
タル変調波の復調回路が記載されているが、その構成
は、以下に詳述する本発明の構成とは異なっている。
【００１８】
【課題を解決するための手段】本発明によるディジタル
変調波の復調回路は、入力信号を検波して得られた検波
出力をディジタル検波信号に変換し、ディジタル検波信
号を複素乗算器を含むディジタルＰＬＬループに入力し
てＰＬＬループの出力を復号器に供給するディジタル変
調波の復調回路であって、ＰＬＬループのロック状態で
はディジタル低域通過フィルタを複素乗算器の後段に接
続し位相引き込み時にはディジタル低域通過フィルタを
複素乗算器の前段に接続するフィルタ切換手段を備えた
構成である。
変調波の復調回路は、入力信号を検波して得られた検波
出力をディジタル検波信号に変換し、ディジタル検波信
号を複素乗算器を含むディジタルＰＬＬループに入力し
てＰＬＬループの出力を復号器に供給するディジタル変
調波の復調回路であって、ＰＬＬループのロック状態で
はディジタル低域通過フィルタを複素乗算器の後段に接
続し位相引き込み時にはディジタル低域通過フィルタを
複素乗算器の前段に接続するフィルタ切換手段を備えた
構成である。
【００１９】ディジタル変調波の復調回路は、複素乗算
器の前段および後段にディジタル低域通過フィルタが設
けられ、フィルタ切換手段は、ＰＬＬループのロック状
態ではディジタル検波信号を複素乗算器に供給するとと
もに位相引き込み時には複素乗算器の前段に設けられて
いるディジタル低域通過フィルタの出力を複素乗算器に
供給する第１の切換器と、ＰＬＬループのロック状態で
は複素乗算器の後段に設けられているディジタル低域通
過フィルタの出力を選択するとともに位相引き込み時に
は複素乗算器の出力を選択する第２の切換器とを含むよ
うに構成されていてもよい。この場合には、複素乗算器
の前後段にディジタル低域通過フィルタが設置されてい
るので切替制御は容易である。
器の前段および後段にディジタル低域通過フィルタが設
けられ、フィルタ切換手段は、ＰＬＬループのロック状
態ではディジタル検波信号を複素乗算器に供給するとと
もに位相引き込み時には複素乗算器の前段に設けられて
いるディジタル低域通過フィルタの出力を複素乗算器に
供給する第１の切換器と、ＰＬＬループのロック状態で
は複素乗算器の後段に設けられているディジタル低域通
過フィルタの出力を選択するとともに位相引き込み時に
は複素乗算器の出力を選択する第２の切換器とを含むよ
うに構成されていてもよい。この場合には、複素乗算器
の前後段にディジタル低域通過フィルタが設置されてい
るので切替制御は容易である。
【００２０】ＰＬＬループ内に接続されるディジタル低
域通過フィルタと複素乗算器の前段に接続されるディジ
タル低域通過フィルタとは、１つのディジタル低域通過
フィルタで兼用され、フィルタ切換手段は、１つのディ
ジタル低域通過フィルタの切替接続を行うように構成さ
れていてもよい。この場合には、ディジタル低域通過フ
ィルタは１つしか用いられていないので回路規模の縮小
を図ることができコスト減につながる。なお、１つのデ
ィジタル低域通過フィルタとは、Ｉ，Ｑ信号の双方をろ
波するフィルタを意味する。
域通過フィルタと複素乗算器の前段に接続されるディジ
タル低域通過フィルタとは、１つのディジタル低域通過
フィルタで兼用され、フィルタ切換手段は、１つのディ
ジタル低域通過フィルタの切替接続を行うように構成さ
れていてもよい。この場合には、ディジタル低域通過フ
ィルタは１つしか用いられていないので回路規模の縮小
を図ることができコスト減につながる。なお、１つのデ
ィジタル低域通過フィルタとは、Ｉ，Ｑ信号の双方をろ
波するフィルタを意味する。
【００２１】ここで、フィルタ切換手段は、ＰＬＬルー
プのロック状態ではディジタル検波信号を複素乗算器に
供給するとともに位相引き込み時にはディジタル低域通
過フィルタの出力を複素乗算器に供給する第１の切換器
と、ＰＬＬループのロック状態ではディジタル低域通過
フィルタの出力を選択するとともに位相引き込み時には
複素乗算器の出力を選択する第２の切換器と、ＰＬＬル
ープのロック状態では複素乗算器の出力をディジタル低
域通過フィルタに供給するとともに位相引き込み時には
ディジタル検波信号をディジタル低域通過フィルタに供
給する第３の切換器とを含むように構成されていてもよ
い。
プのロック状態ではディジタル検波信号を複素乗算器に
供給するとともに位相引き込み時にはディジタル低域通
過フィルタの出力を複素乗算器に供給する第１の切換器
と、ＰＬＬループのロック状態ではディジタル低域通過
フィルタの出力を選択するとともに位相引き込み時には
複素乗算器の出力を選択する第２の切換器と、ＰＬＬル
ープのロック状態では複素乗算器の出力をディジタル低
域通過フィルタに供給するとともに位相引き込み時には
ディジタル検波信号をディジタル低域通過フィルタに供
給する第３の切換器とを含むように構成されていてもよ
い。
【００２２】ＰＬＬ出力周波数のロック周波数からのず
れを検出する周波数誤差検出回路を備え、ＰＬＬループ
は、入力データに応じた周波数の信号を出力する数値制
御発振器と入力信号と数値制御発振器の出力の位相差を
検出して位相差情報を出力する位相検波器とを含み、さ
らに、位相差情報に周波数誤差検出回路による周波数ず
れを加算して数値制御発振器に供給する加算器を含むよ
うに構成されていてもよい。このような構成によれば、
周波数離調が甚だしい場合でも、ＰＬＬは安定して周波
数引き込みを行うことができる。
れを検出する周波数誤差検出回路を備え、ＰＬＬループ
は、入力データに応じた周波数の信号を出力する数値制
御発振器と入力信号と数値制御発振器の出力の位相差を
検出して位相差情報を出力する位相検波器とを含み、さ
らに、位相差情報に周波数誤差検出回路による周波数ず
れを加算して数値制御発振器に供給する加算器を含むよ
うに構成されていてもよい。このような構成によれば、
周波数離調が甚だしい場合でも、ＰＬＬは安定して周波
数引き込みを行うことができる。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本発明によるディジタル
変調波の復調回路の一構成例を示すブロック図である。
図１に示すように、この実施の形態では、図３に示され
た構成に対して、ディジタル低域通過フィルタ８，９と
複素乗算器１０との間に切換器１８，１９が設けられて
いる。切換器１８，１９は、ディジタル低域通過フィル
タ８，９の入力と出力のうちのいずれかを選択して出力
する。また、ＰＬＬループ内の複素乗算器１０の後段
に、ディジタル低域通過フィルタ２０，２１が設けら
れ、その後段に切換器２２，２３が設けられている。切
換器２２，２３は、ディジタル低域通過フィルタ２０，
２１の入力と出力のうちのいずれかを選択して出力す
る。さらに、位相検波器１１の出力にもとづいて周波数
ロック状態を検出するロック検出回路３１が設けられて
いる。
を参照して説明する。図１は、本発明によるディジタル
変調波の復調回路の一構成例を示すブロック図である。
図１に示すように、この実施の形態では、図３に示され
た構成に対して、ディジタル低域通過フィルタ８，９と
複素乗算器１０との間に切換器１８，１９が設けられて
いる。切換器１８，１９は、ディジタル低域通過フィル
タ８，９の入力と出力のうちのいずれかを選択して出力
する。また、ＰＬＬループ内の複素乗算器１０の後段
に、ディジタル低域通過フィルタ２０，２１が設けら
れ、その後段に切換器２２，２３が設けられている。切
換器２２，２３は、ディジタル低域通過フィルタ２０，
２１の入力と出力のうちのいずれかを選択して出力す
る。さらに、位相検波器１１の出力にもとづいて周波数
ロック状態を検出するロック検出回路３１が設けられて
いる。
【００２４】次に、動作について説明する。入力端子１
には、例えば、多相ＰＳＫ（ｎ相ＰＳＫ）による変調波
が入力される。入力されたｎ相ＰＳＫ変調波は、同相検
波器２および直交検波器３に分配される。同相検波器２
には、局部発振器５から固定周波数の局部発振信号が供
給されている。また、直交検波器３には、局部発振器５
からの局部発振信号がπ／２位相シフト回路４によって
９０度位相がずらされた信号が供給されている。
には、例えば、多相ＰＳＫ（ｎ相ＰＳＫ）による変調波
が入力される。入力されたｎ相ＰＳＫ変調波は、同相検
波器２および直交検波器３に分配される。同相検波器２
には、局部発振器５から固定周波数の局部発振信号が供
給されている。また、直交検波器３には、局部発振器５
からの局部発振信号がπ／２位相シフト回路４によって
９０度位相がずらされた信号が供給されている。
【００２５】同相検波器２および直交検波器３の検波出
力は、それぞれＡ−Ｄ変換器６，７に入力され、ディジ
タル信号に変換される。各ディジタル信号は、同一の周
波数伝達特性を持つディジタル低域通過フィルタ８，９
および切換器１８，１９に入力される。ディジタル低域
通過フィルタ８，９は入力信号のスペクトル整形を行
う。ディジタル低域通過フィルタ８，９の出力は分岐さ
れてクロック再生回路３２にも入力される。クロック再
生回路３２は、信号中のシンボルタイミング成分を抽出
して、クロック信号を変換クロック信号としてＡ−Ｄ変
換器６，７に供給する。なお、クロック再生回路３２
は、複素乗算器１０の出力を導入してもよい。
力は、それぞれＡ−Ｄ変換器６，７に入力され、ディジ
タル信号に変換される。各ディジタル信号は、同一の周
波数伝達特性を持つディジタル低域通過フィルタ８，９
および切換器１８，１９に入力される。ディジタル低域
通過フィルタ８，９は入力信号のスペクトル整形を行
う。ディジタル低域通過フィルタ８，９の出力は分岐さ
れてクロック再生回路３２にも入力される。クロック再
生回路３２は、信号中のシンボルタイミング成分を抽出
して、クロック信号を変換クロック信号としてＡ−Ｄ変
換器６，７に供給する。なお、クロック再生回路３２
は、複素乗算器１０の出力を導入してもよい。
【００２６】信号が入力された後のＰＬＬの引き込み動
作時には、切換器１８，１９は、ディジタル低域通過フ
ィルタ８，９の出力を選択する。ＰＬＬの引き込み状態
であることは、ロック検出回路３１からの制御信号で認
識される。この例では、引き込み動作時には制御信号が
ローレベルになる。ＰＬＬがロックしているときには、
切換器１８，１９は、ディジタル低域通過フィルタ８，
９の入力を選択する。すなわち、ディジタル低域通過フ
ィルタ８，９を介さない信号を複素乗算器１０に供給す
る。ロックしていることは、ロック検出回路３１からの
制御信号で認識される。この例では、ロック状態では制
御信号がハイレベルになる。
作時には、切換器１８，１９は、ディジタル低域通過フ
ィルタ８，９の出力を選択する。ＰＬＬの引き込み状態
であることは、ロック検出回路３１からの制御信号で認
識される。この例では、引き込み動作時には制御信号が
ローレベルになる。ＰＬＬがロックしているときには、
切換器１８，１９は、ディジタル低域通過フィルタ８，
９の入力を選択する。すなわち、ディジタル低域通過フ
ィルタ８，９を介さない信号を複素乗算器１０に供給す
る。ロックしていることは、ロック検出回路３１からの
制御信号で認識される。この例では、ロック状態では制
御信号がハイレベルになる。
【００２７】切換器１８，１９の出力は複素乗算器１０
に入力される。複素乗算器１０は、中間周波数帯におけ
る周波数変換器の動作と全く同じ動作をベースバンド帯
で実現できる。複素乗算器１０の出力は、ディジタル低
域通過フィルタ２０，２１および切換器２２，２３に入
力される。
に入力される。複素乗算器１０は、中間周波数帯におけ
る周波数変換器の動作と全く同じ動作をベースバンド帯
で実現できる。複素乗算器１０の出力は、ディジタル低
域通過フィルタ２０，２１および切換器２２，２３に入
力される。
【００２８】ＰＬＬの引き込み動作時には、切換器２
２，２３は、ディジタル低域通過フィルタ２０，２１の
入力を選択する。すなわち、ディジタル低域通過フィル
タ２０，２１を介さない信号をＰＬＬループに供給す
る。ＰＬＬがロックしているときには、切換器２２，２
３は、ディジタル低域通過フィルタ２０，２１の出力を
選択する。
２，２３は、ディジタル低域通過フィルタ２０，２１の
入力を選択する。すなわち、ディジタル低域通過フィル
タ２０，２１を介さない信号をＰＬＬループに供給す
る。ＰＬＬがロックしているときには、切換器２２，２
３は、ディジタル低域通過フィルタ２０，２１の出力を
選択する。
【００２９】従って、ＰＬＬの引き込み動作時には、Ｐ
ＬＬループ内に遅延要素となるディジタル低域通過フィ
ルタ２０，２１が存在しないことになる。よって、ＰＬ
Ｌ引き込み特性は従来の場合に比べて向上する。また、
周波数引き込み範囲も広くとれる。このとき、入力信号
はディジタル低域通過フィルタ８，９を通過しているの
で、入力信号は、アイ開口率が十分大きくなるようにス
ペクトル整形されている。
ＬＬループ内に遅延要素となるディジタル低域通過フィ
ルタ２０，２１が存在しないことになる。よって、ＰＬ
Ｌ引き込み特性は従来の場合に比べて向上する。また、
周波数引き込み範囲も広くとれる。このとき、入力信号
はディジタル低域通過フィルタ８，９を通過しているの
で、入力信号は、アイ開口率が十分大きくなるようにス
ペクトル整形されている。
【００３０】そして、ＰＬＬのロック状態では、スペク
トル整形は、複素乗算器１０の後段のディジタル低域通
過フィルタ２０，２１で実現される。よって、周波数ロ
ックしている状態では、周波数離調の影響が複素乗算器
１０で除去されるので、信号のスペクトルが部分的に削
り取られることが防止され、正確なスペクトル整形が行
われる。なお、ディジタル低域通過フィルタ２０，２１
は、その特性がディジタル低域通過フィルタ８，９の特
性と同じになるように構成される。
トル整形は、複素乗算器１０の後段のディジタル低域通
過フィルタ２０，２１で実現される。よって、周波数ロ
ックしている状態では、周波数離調の影響が複素乗算器
１０で除去されるので、信号のスペクトルが部分的に削
り取られることが防止され、正確なスペクトル整形が行
われる。なお、ディジタル低域通過フィルタ２０，２１
は、その特性がディジタル低域通過フィルタ８，９の特
性と同じになるように構成される。
【００３１】切換器２２，２３の出力は位相検波器１１
に入力される。位相検波器１１は、入力信号と数値制御
発振器（ＮＣＯ）１５との位相差を検出する。位相検波
器１１からの位相差情報は、キャリア再生のためにルー
プフィルタ１２および加算器１４を介して数値制御発振
器１５の周波数制御端子に入力される。数値制御発振器
１５は、オーバフローを禁止しない累積加算回路で構成
される。そして、周波数制御端子に入力される信号の値
に応じてそのダイナミックレンジまでの加算動作を行う
ので発振状態となり、発振周波数は加算器１４の出力で
変化する。
に入力される。位相検波器１１は、入力信号と数値制御
発振器（ＮＣＯ）１５との位相差を検出する。位相検波
器１１からの位相差情報は、キャリア再生のためにルー
プフィルタ１２および加算器１４を介して数値制御発振
器１５の周波数制御端子に入力される。数値制御発振器
１５は、オーバフローを禁止しない累積加算回路で構成
される。そして、周波数制御端子に入力される信号の値
に応じてそのダイナミックレンジまでの加算動作を行う
ので発振状態となり、発振周波数は加算器１４の出力で
変化する。
【００３２】複素乗算器１０の出力は、周波数誤差検出
回路１３にも入力される。入力信号の周波数と所望の周
波数との周波数誤差を検出し、周波数誤差値を加算器１
４に出力する。加算器１４は、ループフィルタ１２の出
力値と周波数誤差値とを加算する。周波数誤差値は、デ
ィジタルＰＬＬの引き込み範囲内に収まるように、数値
制御発振器１５に入力されるデータを補正するためのも
のである。周波数離調が甚だしい場合に入力信号をその
ままＰＬＬループに供給するとＰＬＬが周波数ロックで
きないことも考えられるが、この実施の形態では、加算
器１４において周波数ずれが補正されるので、ＰＬＬは
安定して周波数引き込みを行うことができる。
回路１３にも入力される。入力信号の周波数と所望の周
波数との周波数誤差を検出し、周波数誤差値を加算器１
４に出力する。加算器１４は、ループフィルタ１２の出
力値と周波数誤差値とを加算する。周波数誤差値は、デ
ィジタルＰＬＬの引き込み範囲内に収まるように、数値
制御発振器１５に入力されるデータを補正するためのも
のである。周波数離調が甚だしい場合に入力信号をその
ままＰＬＬループに供給するとＰＬＬが周波数ロックで
きないことも考えられるが、この実施の形態では、加算
器１４において周波数ずれが補正されるので、ＰＬＬは
安定して周波数引き込みを行うことができる。
【００３３】ロック検出回路３１は、位相検波器１１か
らの位相差情報から、ＰＬＬの周波数ロック状態を検出
する。ロック状態であるならば制御信号をハイレベルに
し、位相引き込み状態であるならば制御信号をローレベ
ルにする。
らの位相差情報から、ＰＬＬの周波数ロック状態を検出
する。ロック状態であるならば制御信号をハイレベルに
し、位相引き込み状態であるならば制御信号をローレベ
ルにする。
【００３４】数値制御発振器１５の出力は、サイン特性
を有するデータ変換回路１６およびコサイン特性を有す
るデータ変換回路１７に入力される。データ変換回路１
６，１７の出力は、複素乗算器１０に入力される。複素
乗算器１０を出て複素乗算器１０に戻るループは、完全
ディジタル構成のＰＬＬである。また、Ａ−Ｄ変換器
６，７以降の回路は全てディジタル信号処理で実現され
る。
を有するデータ変換回路１６およびコサイン特性を有す
るデータ変換回路１７に入力される。データ変換回路１
６，１７の出力は、複素乗算器１０に入力される。複素
乗算器１０を出て複素乗算器１０に戻るループは、完全
ディジタル構成のＰＬＬである。また、Ａ−Ｄ変換器
６，７以降の回路は全てディジタル信号処理で実現され
る。
【００３５】また、複素乗算器１０から出力されるＩ，
Ｑ信号は、例えばビタビ復号を用いた復号器に供給され
る。復号器は、Ｉ，Ｑ信号からデータ判定を行う。
Ｑ信号は、例えばビタビ復号を用いた復号器に供給され
る。復号器は、Ｉ，Ｑ信号からデータ判定を行う。
【００３６】図２は、本発明によるディジタル変調波の
復調回路の他の構成例を示すブロック図である。図１に
示された構成では、複素乗算器１０の前後にディジタル
低域通過フィルタ８，９およびディジタル低域通過フィ
ルタ２０，２１が設置されるので、回路規模が大きくな
りコスト増が生ずる。そこで、図２に示された実施の形
態では、ディジタル低域通過フィルタの数を低減するた
めの工夫が施されている。
復調回路の他の構成例を示すブロック図である。図１に
示された構成では、複素乗算器１０の前後にディジタル
低域通過フィルタ８，９およびディジタル低域通過フィ
ルタ２０，２１が設置されるので、回路規模が大きくな
りコスト増が生ずる。そこで、図２に示された実施の形
態では、ディジタル低域通過フィルタの数を低減するた
めの工夫が施されている。
【００３７】図２に示された構成では、図３に示された
構成に対して、ディジタル低域通過フィルタ８，９の前
後に切換器３３，３４および切換器１８，１９が設けら
れている。また、複素乗算器１０の後段に切換器２２，
２３が設けられている。切換器３３，３４は、Ａ−Ｄ変
換器６，７の出力と複素乗算器１０の出力のうちのいず
れかを選択する。切換器１８，１９Ａ−Ｄ変換器６，７
の出力とディジタル低域通過フィルタ８，９の出力のう
ちのいずれかを選択する。そして、切換器３３，３４
は、ディジタル低域通過フィルタ８，９の出力と複素乗
算器１０の出力のうちのいずれかを選択する。また、位
相検波器１１の出力にもとづいて周波数ロック状態を検
出するロック検出回路３１が設けられている。
構成に対して、ディジタル低域通過フィルタ８，９の前
後に切換器３３，３４および切換器１８，１９が設けら
れている。また、複素乗算器１０の後段に切換器２２，
２３が設けられている。切換器３３，３４は、Ａ−Ｄ変
換器６，７の出力と複素乗算器１０の出力のうちのいず
れかを選択する。切換器１８，１９Ａ−Ｄ変換器６，７
の出力とディジタル低域通過フィルタ８，９の出力のう
ちのいずれかを選択する。そして、切換器３３，３４
は、ディジタル低域通過フィルタ８，９の出力と複素乗
算器１０の出力のうちのいずれかを選択する。また、位
相検波器１１の出力にもとづいて周波数ロック状態を検
出するロック検出回路３１が設けられている。
【００３８】信号が入力された後のＰＬＬの引き込み動
作時には、ロック検出回路３１は、制御信号をローレベ
ルにする。この状態では、切換器３３，３４は、Ａ−Ｄ
変換器６，７の出力を選択してディジタル低域通過フィ
ルタ８，９に出力する。また、切換器１８，１９は、デ
ィジタル低域通過フィルタ８，９の出力を選択する。さ
らに、切換器２２，２３は、複素乗算器１０の出力を選
択する。従って、ＰＬＬループ内にはディジタル低域通
過フィルタが存在しないことになる。
作時には、ロック検出回路３１は、制御信号をローレベ
ルにする。この状態では、切換器３３，３４は、Ａ−Ｄ
変換器６，７の出力を選択してディジタル低域通過フィ
ルタ８，９に出力する。また、切換器１８，１９は、デ
ィジタル低域通過フィルタ８，９の出力を選択する。さ
らに、切換器２２，２３は、複素乗算器１０の出力を選
択する。従って、ＰＬＬループ内にはディジタル低域通
過フィルタが存在しないことになる。
【００３９】従って、図１に示された形態の場合と同様
に、ＰＬＬの引き込み動作時には、ＰＬＬループ内に遅
延要素となるディジタル低域通過フィルタ２０，２１が
存在しないことになる。よって、ＰＬＬ引き込み特性は
従来の場合に比べて向上する。また、周波数引き込み範
囲も広くとれる。
に、ＰＬＬの引き込み動作時には、ＰＬＬループ内に遅
延要素となるディジタル低域通過フィルタ２０，２１が
存在しないことになる。よって、ＰＬＬ引き込み特性は
従来の場合に比べて向上する。また、周波数引き込み範
囲も広くとれる。
【００４０】ＰＬＬのロック状態では、ロック検出回路
３１は、制御信号をハイレベルにする。この状態では、
Ａ−Ｄ変換器６，７の出力は、切換器１８，１９を介し
て複素乗算器１０に入力される。よって、複素乗算器１
０の前段の信号ルートにディジタル低域通過フィルタが
存在しないことになる。また、切換器３３，３４は複素
乗算器１０の出力を選択し、切換器２２，２３はディジ
タル低域通過フィルタ８，９の出力を選択するので、デ
ィジタル低域通過フィルタ８，９はＰＬＬループ内に存
在することになる。
３１は、制御信号をハイレベルにする。この状態では、
Ａ−Ｄ変換器６，７の出力は、切換器１８，１９を介し
て複素乗算器１０に入力される。よって、複素乗算器１
０の前段の信号ルートにディジタル低域通過フィルタが
存在しないことになる。また、切換器３３，３４は複素
乗算器１０の出力を選択し、切換器２２，２３はディジ
タル低域通過フィルタ８，９の出力を選択するので、デ
ィジタル低域通過フィルタ８，９はＰＬＬループ内に存
在することになる。
【００４１】従って、図１に示された形態の場合と同様
に、スペクトル整形は、複素乗算器１０の後段のディジ
タル低域通過フィルタ２０，２１で実現される。よっ
て、周波数ロックしている状態では、周波数離調の影響
が複素乗算器１０で除去されるので、信号のスペクトル
が部分的に削り取られることが防止され、正確なスペク
トル整形が行われる。
に、スペクトル整形は、複素乗算器１０の後段のディジ
タル低域通過フィルタ２０，２１で実現される。よっ
て、周波数ロックしている状態では、周波数離調の影響
が複素乗算器１０で除去されるので、信号のスペクトル
が部分的に削り取られることが防止され、正確なスペク
トル整形が行われる。
【００４２】
【発明の効果】以上のように、本発明によれば、ディジ
タル変調波の復調回路を、ＰＬＬループのロック状態で
はディジタル低域通過フィルタを複素乗算器の後段に接
続し位相引き込み時にはディジタル低域通過フィルタを
複素乗算器の前段に接続するフィルタ切換手段を備えた
構成としたので、周波数離調が存在するときであって
も、受信機性能を劣化させることのないディジタル変調
波の復調回路を提供できる効果がある。
タル変調波の復調回路を、ＰＬＬループのロック状態で
はディジタル低域通過フィルタを複素乗算器の後段に接
続し位相引き込み時にはディジタル低域通過フィルタを
複素乗算器の前段に接続するフィルタ切換手段を備えた
構成としたので、周波数離調が存在するときであって
も、受信機性能を劣化させることのないディジタル変調
波の復調回路を提供できる効果がある。
【図１】 本発明によるディジタル変調波の復調回路の
一構成例を示すブロック図である。
一構成例を示すブロック図である。
【図２】 本発明によるディジタル変調波の復調回路の
他の構成例を示すブロック図である。
他の構成例を示すブロック図である。
【図３】 従来のディジタル変調波の復調回路を示すブ
ロック図である。
ロック図である。
【図４】 従来の他のディジタル変調波の復調回路を示
すブロック図である。
すブロック図である。
１ 入力端子 ２ 同相検波器 ３ 直交検波器 ４ π／２位相シフト回路 ５ 局部発振器 ６，７ Ａ−Ｄ変換器 ８，９ ディジタル低域通過フィルタ １０ 複素乗算器 １１ 位相検波器 １２ ループフィルタ １３ 周波数誤差検出回路 １４ 加算器 １５ 数値制御発振器（ＮＣＯ） １６，１７ データ変換回路 １８，１９ 切換器 ２０，２１ ディジタル低域通過フィルタ ２２，２３ 切換器 ３１ ロック検出回路 ３２ クロック再生回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5K004 AA05 FG02 FH01 FH08 FJ06 FJ15 FJ17 5K047 AA06 EE02 GG08 GG45 MM33 MM45 MM48 MM50 MM60
Claims (5)
- 【請求項１】 入力信号を検波して得られた検波出力を
ディジタル検波信号に変換し、ディジタル検波信号を複
素乗算器を含むディジタルＰＬＬループに入力してＰＬ
Ｌループの出力を復号器に供給するディジタル変調波の
復調回路において、 ＰＬＬループのロック状態ではディジタル低域通過フィ
ルタを前記複素乗算器の後段に接続し位相引き込み時に
は前記ディジタル低域通過フィルタを前記複素乗算器の
前段に接続するフィルタ切換手段を備えたディジタル変
調波の復調回路。 - 【請求項２】 複素乗算器の前段および後段にディジタ
ル低域通過フィルタが設けられ、 フィルタ切換手段は、ＰＬＬループのロック状態ではデ
ィジタル検波信号を複素乗算器に供給するとともに位相
引き込み時には前記複素乗算器の前段に設けられている
ディジタル低域通過フィルタの出力を前記複素乗算器に
供給する第１の切換器と、ＰＬＬループのロック状態で
は前記複素乗算器の後段に設けられているディジタル低
域通過フィルタの出力を選択するとともに位相引き込み
時には前記複素乗算器の出力を選択する第２の切換器と
を含む請求項１記載のディジタル変調波の復調回路。 - 【請求項３】 ＰＬＬループ内に接続されるディジタル
低域通過フィルタと複素乗算器の前段に接続されるディ
ジタル低域通過フィルタとは、１つのディジタル低域通
過フィルタで兼用され、 フィルタ切換手段は、前記１つのディジタル低域通過フ
ィルタの切替接続を行う請求項１記載のディジタル変調
波の復調回路。 - 【請求項４】 フィルタ切換手段は、 ＰＬＬループのロック状態ではディジタル検波信号を複
素乗算器に供給するとともに位相引き込み時にはディジ
タル低域通過フィルタの出力を前記複素乗算器に供給す
る第１の切換器と、 ＰＬＬループのロック状態では前記ディジタル低域通過
フィルタの出力を選択するとともに位相引き込み時には
前記複素乗算器の出力を選択する第２の切換器と、 ＰＬＬループのロック状態では複素乗算器の出力を前記
ディジタル低域通過フィルタに供給するとともに位相引
き込み時には前記ディジタル検波信号を前記ディジタル
低域通過フィルタに供給する第３の切換器とを含む請求
項３記載のディジタル変調波の復調回路。 - 【請求項５】 ＰＬＬ出力周波数のロック周波数からの
ずれを検出する周波数誤差検出回路を備え、 ＰＬＬループは、入力データに応じた周波数の信号を出
力する数値制御発振器と、入力信号と数値制御発振器の
出力の位相差を検出して位相差情報を出力する位相検波
器とを含み、さらに、前記位相差情報に前記周波数誤差
検出回路による周波数ずれを加算して前記数値制御発振
器に供給する加算器を含む請求項１ないし請求項４記載
のディジタル変調波の復調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00993899A JP3404310B2 (ja) | 1999-01-18 | 1999-01-18 | ディジタル変調波の復調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00993899A JP3404310B2 (ja) | 1999-01-18 | 1999-01-18 | ディジタル変調波の復調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000209293A true JP2000209293A (ja) | 2000-07-28 |
| JP3404310B2 JP3404310B2 (ja) | 2003-05-06 |
Family
ID=11733971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00993899A Expired - Fee Related JP3404310B2 (ja) | 1999-01-18 | 1999-01-18 | ディジタル変調波の復調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3404310B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004242324A (ja) * | 2003-02-05 | 2004-08-26 | Samsung Electronics Co Ltd | デジタルｔｖ受信システムの復調回路及び復調方法 |
| US7263059B2 (en) | 2002-01-22 | 2007-08-28 | Sharp Kabushiki Kaisha | High-frequency receiving apparatus having wide frequency pull-in range |
| JP2008283382A (ja) * | 2007-05-09 | 2008-11-20 | Sanyo Electric Co Ltd | 信号処理装置 |
-
1999
- 1999-01-18 JP JP00993899A patent/JP3404310B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7263059B2 (en) | 2002-01-22 | 2007-08-28 | Sharp Kabushiki Kaisha | High-frequency receiving apparatus having wide frequency pull-in range |
| JP2004242324A (ja) * | 2003-02-05 | 2004-08-26 | Samsung Electronics Co Ltd | デジタルｔｖ受信システムの復調回路及び復調方法 |
| JP2008283382A (ja) * | 2007-05-09 | 2008-11-20 | Sanyo Electric Co Ltd | 信号処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3404310B2 (ja) | 2003-05-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5440587A (en) | Demodulator for digitally modulated wave | |
| US5440268A (en) | AFC circuit for QPSK demodulator | |
| JP2971033B2 (ja) | テレビジョン信号受信機におけるディジタル搬送波復旧装置及び方法 | |
| KR20070095473A (ko) | 디지탈 신호 처리기용의 타이밍 복원 회로망 | |
| US7492836B2 (en) | Wireless data communication demodulation device and demodulation method | |
| US20110148479A1 (en) | Signal receiving device and signal receiving method using same, and signal supplying unit and signal supplying method using same | |
| EP1388942B1 (en) | Conversion circuit, tuner and demodulator | |
| US6411658B1 (en) | Demodulation device | |
| US5296820A (en) | Coherent demodulator preceded by non-coherent demodulator and automatic frequency control circuit | |
| US5982823A (en) | Direct frequency selection and down-conversion for digital receivers | |
| JP3404310B2 (ja) | ディジタル変調波の復調回路 | |
| JP3350068B2 (ja) | デジタル変調波の復調装置 | |
| US6697609B2 (en) | Carrier reproducing apparatus and method of the same | |
| EP0860965B1 (en) | Dual bandwidth PLL for channel selection in satellite links | |
| JP3383318B2 (ja) | デジタル変調波の復調装置 | |
| US5982200A (en) | Costas loop carrier recovery circuit using square-law circuits | |
| JP3481486B2 (ja) | ディジタル復調装置 | |
| JPH0897874A (ja) | オフセットｑｐｓｋ復調器 | |
| JP2002217992A (ja) | 復調装置および復調方法 | |
| US5969570A (en) | Reduced-tap filter in a demodulator | |
| JP3396047B2 (ja) | 受信装置 | |
| JP3382892B2 (ja) | 階層化伝送における位相変調信号をデジタル復調してフレーム同期パターン検出を行う方法及びその装置 | |
| JPH0678009A (ja) | デジタル変調波の搬送波再生回路 | |
| JPH10303996A (ja) | 周波数ずれ検出方法と周波数ずれ検出装置 | |
| JP2004064098A (ja) | 自動周波数制御方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080229 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090228 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100228 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100228 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110228 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120229 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120229 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130228 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130228 Year of fee payment: 10 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130228 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130228 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140228 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |