JP2001177590A

JP2001177590A - 復調器

Info

Publication number: JP2001177590A
Application number: JP2000305545A
Authority: JP
Inventors: Eisaku Sasaki; 英作佐々木
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-10-04
Filing date: 2000-10-04
Publication date: 2001-06-29
Anticipated expiration: 2020-10-04
Also published as: JP3479882B2

Abstract

(57)【要約】【課題】高速な通信システムにも適用できるディジタ
ル復調器を提供すること。【解決手段】変調速度の２倍でＡ／Ｄ変換して得られ
るシリアルデータ信号をデータ比が１：２となるように
してＳ／Ｐ変換し、変調速度のパラレルデータ信号とす
る。復調処理は、このパラレルデータ信号を並列処理す
ることで行われる。従って、復調処理速度は変調速度と
なる。変調速度の４倍でＡ／Ｄ変換して得られるシリア
ルデータは、データ比が１：４となるようにしてＳ／Ｐ
変換され、同様に変調速度に等しい復調処理速度で復調
処理される。このような構成とすることにより、ディジ
タル信号処理を行う復調器は、高速な変調速度を有する
通信システムに対して適用可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、直交変調された入
力信号を復調するための復調器に関し、特に、ディジタ
ル信号処理を行う復調器に関する。

【０００２】

【従来の技術】ＬＳＩ技術の急速な進歩に伴い、変調速
度が例えば１０ＭＨｚであるような高速な通信システム
の分野において、ディジタル信号処理技術を復調器に適
用しようという試みがなされている。ディジタル信号処
理技術の適用された復調器（以下、ディジタル復調器と
いう。）は、アナログ回路で構成された復調器と比較し
て、１）温度・湿度による変化や経時変化がなく、安定
した品質が実現できる、２）ＬＳＩ化することができ
る、３）調節不要である一方、仕様の変更が容易であ
る、といった種々のメリットを有する。

【０００３】

【発明が解決しようとする課題】ロールオフフィルタを
含めた復調器の主たる機能をディジタル信号処理で実現
するためには、サンプリング定理に従って、サンプリン
グ周波数をサンプリングされる信号の最高周波数成分の
２倍以上としなければならない。つまり、変調速度が１
０ＭＨｚであればサンプリングレートは２０ＭＨｚ以上
でなければならず、同様に、変調速度が２０ＭＨｚであ
ればサンプリングレートは４０ＭＨｚ以上でなければな
らない。

【０００４】そのようなサンプリングレートと同速度で
ディジタル復調処理を行わせるためには、ディジタル復
調器は、非常に高速なデバイスで構成されなければなら
ず、また、パイプライン処理を行うことを要求される。

【０００５】しかしながら、変調速度が高速化すること
に伴ってサンプリングレートが更に高くなると、デバイ
スの動作速度がサンプリングレートに追いつけない事態
が生じるおそれがある。たとえば、変調速度が５０ＭＨ
ｚを超えるようになったとすると、現在の技術では、そ
のようなデバイスを実現すること自体、非常に困難であ
る。

【０００６】また、サンプリングレートが高くなるにつ
れてパイプライン処理の段数も増加する。これは、パイ
プライン処理における“遅延”の増加を意味する。この
ように遅延が増加すると、回路規模は増大せざるを得な
くなり、また、フィードバック制御特性、特に搬送波再
生ループ特性、の劣化を招くこととなる。

【０００７】そこで、本発明は、上記した問題を解決す
べく、より高速な通信システムにも適用できるディジタ
ル復調器を提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明は、Ａ／Ｄ変換さ
れた信号をシリアルパラレル変換（以下、Ｓ／Ｐ変換）
して復調処理速度を変調速度とすることにより、上記の
問題を解決することとした。加えて、本発明は、ディジ
タル復調処理を行う各部についても、並列処理が行える
ように構成することとした。具体的には、本発明は、以
下に示す復調器等を提供する。

【０００９】本発明によれば、直交変調されたＩＦ信号
を受けて、実際の搬送波周波数と実質的に同一の周波数
を有する予測搬送波周波数を用いてアナログ直交検波を
行い、互いに直交する第１及び第２の直交検波信号を出
力するアナログ直交検波器と、前記第１及び第２の直交
検波信号を受けて、夫々、変調速度の２倍若しくはそれ
以上の速度でＡ／Ｄ変換を行い第１及び第２のシリアル
信号を出力する第１及び第２のＡ／Ｄ変換器と、前記第
１及び第２のシリアル信号を、夫々、前記変調速度と同
じデータレートを有する複数の信号列からなる第１及び
第２のパラレル信号に変換する第１及び第２のシリアル
パラレル変換器と、前記第１のパラレル信号を前記変調
速度で並列的にフィルタリングして、２つのフィルタ信
号からなる第１のフィルタ信号対を出力するためのロー
ルオフフィルタとして動作する第１の並列処理型ＦＩＲ
フィルタと前記第２のパラレル信号を前記変調速度で並
列的にフィルタリングして、２つのフィルタ信号からな
る第２のフィルタ信号対を出力するためのロールオフフ
ィルタとして動作する第２の並列処理型ＦＩＲフィルタ
とを備えることを特徴とする復調器が得られる。

【００１０】また、本発明によれば、直交変調された第
１のＩＦ信号を受けて、実際の搬送波周波数と実質的に
同一の周波数を有する予測搬送波周波数との差が変調速
度である所定の周波数を用いて検波を行い、変調速度を
擬似的な搬送波周波数とする第２のＩＦ信号を出力する
アナログ検波器と、前記第２のＩＦ信号を受けて、夫
々、変調速度の４倍の速度でＡ／Ｄ変換を行いシリアル
信号を出力するＡ／Ｄ変換器と、前記シリアル信号を受
けて直交検波を行い、前記変調速度と同じデータレート
を有する複数の信号列からなる第１及び第２のパラレル
信号を出力する直交検波器と、前記第１のパラレル信号
を前記変調速度で並列的にフィルタリングして、２つの
フィルタ信号からなる第１のフィルタ信号対を出力する
ためのロールオフフィルタとして動作する第１の並列処
理型ＦＩＲフィルタと前記第２のパラレル信号を前記変
調速度で並列的にフィルタリングして、２つのフィルタ
信号からなる第２のフィルタ信号対を出力するためのロ
ールオフフィルタとして動作する第２の並列処理型ＦＩ
Ｒフィルタとを備えることを特徴とする復調器が得られ
る。

【００１１】ここで、前述の第１及び第２の並列処理型
ＦＩＲフィルタは、Ａ／Ｄ変換が変調速度の２倍の速度
で行われた場合において、次の第１乃至第３のいずれか
の並列処理型ＦＩＲフィルタからなるものとしても良
い。なお、ここに例示された第１乃至第３の並列処理型
ＦＩＲフィルタは、いずれも、シリアルデータ信号をシ
リアルパラレル変換して得られる奇数データ信号及び偶
数データ信号を受けて、並列的にフィルタリングし、奇
数フィルタ信号及び偶数フィルタ信号を出力する並列ロ
ールオフフィルタとして動作することのできるものであ
る。

【００１２】具体的には、本発明によれば、第１の並列
処理型ＦＩＲフィルタとして、第１乃至第６の遅延器
と、夫々に第１乃至第１０の乗算係数の定義された第１
乃至第１０の乗算器と、第１乃至第６の加算器とを備え
ており、そこにおいて、前記第１乃至第６の遅延器は、
夫々、所定の時間を遅延時間として有するものであり、
前記第１、第５、第６及び第１０の乗算係数は、互いに
等しく、前記第２、第４、第７及び第９の乗算係数は、
互いに等しく、前記第３及び第８の乗算係数は、互いに
等しく、前記第１及び第４の遅延器は、夫々、前記奇数
データ信号及び偶数データ信号を受けるものであり、前
記第２及び第５の遅延器は、夫々、前記第１及び第４の
遅延器の出力を受けるものであり、前記第３及び第６の
遅延器は、夫々、前記第２及び第５の遅延器の出力を受
けるものであり、前記第１及び第２の乗算器は、前記第
１の遅延器の出力を受けるものであり、前記第３及び第
４の乗算器は、前記第２の遅延器の出力を受けるもので
あり、前記第５の乗算器は、前記第３の遅延器の出力を
受けるものであり、前記第６の乗算器は、前記第４の遅
延器の出力を受けるものであり、前記第７及び第８の乗
算器は、前記第５の遅延器の出力を受けるものであり、
前記第９及び第１０の乗算器は、前記第６の遅延器の出
力を受けるものであり、前記第１の加算器は、前記第
１、第３及び第５の乗算器の出力を受けるものであり、
前記第２の加算器は、前記第２及び第４の乗算器の出力
を受けるものであり、前記第３の加算器は、前記第６、
第８及び第１０の乗算器の出力を受けるものであり、前
記第４の加算器は、前記第７及び第９の乗算器の出力を
受けるものであり、前記第５の加算器は、前記第１及び
第４の加算器の出力を受け、当該第５の加算器の出力と
して、前記奇数フィルタ信号を出力するものであり、前
記第６の加算器は、前記第２及び第３の加算器の出力を
受け、当該第６の加算器の出力として、前記偶数フィル
タ信号を出力するものである並列処理型ＦＩＲフィルタ
が得られる。

【００１３】また、本発明によれば、第２の並列処理型
ＦＩＲフィルタとして、前記第１及び第２の並列処理型
ＦＩＲフィルタの各々は、第１乃至第６の遅延器と、夫
々に第１乃至第６の乗算係数の定義された第１乃至第６
の乗算器と、第１乃至第８の加算器とを備えており、そ
こにおいて、前記第１乃至第６の遅延器は、夫々、所定
の時間を遅延時間として有するものであり、前記第１及
び第４の乗算係数は、互いに等しく、前記第２及び第５
の乗算係数は、互いに等しく、前記第３及び第６の乗算
係数は、互いに等しく、前記第１及び第４の遅延器は、
夫々、前記奇数データ信号及び偶数データ信号を受ける
ものであり、前記第２及び第５の遅延器は、夫々、前記
第１及び第４の遅延器の出力を受けるものであり、前記
第３及び第６の遅延器は、夫々、前記第２及び第５の遅
延器の出力を受けるものであり、前記第１の加算器は、
前記第１及び第３の遅延器の出力を受けるものであり、
前記第２の加算器は、前記第１及び第２の遅延器の出力
を受けるものであり、前記第３の加算器は、前記第４及
び第６の遅延器の出力を受けるものであり、前記第４の
加算器は、前記第５及び第６の遅延器の出力を受けるも
のであり、前記第１の乗算器は、前記第１の加算器の出
力を受けるものであり、前記第２の乗算器は、前記第２
の加算器の出力を受けるものであり、前記第３の乗算器
は、前記第２の遅延器の出力を受けるものであり、前記
第４の乗算器は、前記第３の加算器の出力を受けるもの
であり、前記第５の乗算器は、前記第４の加算器の出力
を受けるものであり、前記第６の乗算器は、前記第５の
遅延器の出力を受けるものであり、前記第５の加算器
は、前記第１及び第３の乗算器の出力を受けるものであ
り、前記第６の加算器は、前記第４及び第６の乗算器の
出力を受けるものであり、前記第７の加算器は、前記第
５の加算器と前記第５の乗算器の出力を受け、当該第７
の加算器の出力として、前記奇数フィルタ信号を出力す
るものであり、前記第８の加算器は、前記第６の加算器
と前記第２の乗算器の出力を受け、当該第８の加算器の
出力として、前記偶数フィルタ信号を出力するものであ
る並列処理型ＦＩＲフィルタが得られる。

【００１４】更に、本発明によれば、第３の並列処理型
ＦＩＲフィルタとして、前記第１及び第２の並列処理型
ＦＩＲフィルタの各々は、第１乃至第６の遅延器と、夫
々に第１乃至第８の乗算係数の定義された第１乃至第８
の乗算器と、第１乃至第６の加算器とを備えており、そ
こにおいて、前記第１乃至第６の遅延器は、夫々、所定
の時間を遅延時間として有するものであり、前記第１、
第４、第５及び第８の乗算係数は、互いに等しく、前記
第２、第３、第６及び第７の乗算係数は、互いに等し
く、前記第１及び第４の遅延器は、夫々、前記奇数デー
タ信号及び偶数データ信号を受けるものであり、前記第
２及び第５の遅延器は、夫々、前記第１及び第４の遅延
器の出力を受けるものであり、前記第３及び第６の遅延
器は、夫々、前記第２及び第５の遅延器の出力を受ける
ものであり、前記第１の乗算器は、前記第１の遅延器の
出力を受けるものであり、前記第２及び第３の乗算器
は、前記第２の遅延器の出力を受けるものであり、前記
第４の乗算器は、前記第３の遅延器の出力を受けるもの
であり、前記第５及び６の乗算器は、前記第５の遅延器
の出力を受けるものであり、前記第７及び第８の乗算器
は、前記第６の遅延器の出力を受けるものであり、前記
第１の加算器は、前記第１及び第３の乗算器の出力を受
けるものであり、前記第２の加算器は、前記第２及び第
４の乗算器の出力を受けるものであり、前記第３の加算
器は、前記第５及び第７の乗算器の出力を受けるもので
あり、前記第４の加算器は、前記第６及び第８の乗算器
の出力を受けるものであり、前記第５の加算器は、前記
第２及び第３の加算器の出力を受け、当該第５の加算器
の出力として、前記奇数フィルタ信号を出力するもので
あり、前記第６の加算器は、前記第１及び第４の加算器
の出力を受け、当該第６の加算器の出力として、前記偶
数フィルタ信号を出力するものである並列処理型ＦＩＲ
フィルタが得られる。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態による
復調器について、図面を参照して詳細に説明する。

【００１６】（第１の実施の形態）図１に示されるよう
に、本発明の第１の実施の形態による復調器は、準同期
検波方式のものである。

【００１７】図示された復調器は、直交変調されたＩＦ
信号を受けて、まず、アナログ的に直交検波を行う。Ｉ
Ｆ信号は、２つに分岐され、その一方は、ミキサ１１に
おいて、局部発振器１２から出力された搬送波周波数ｆ
ｃとほぼ同じ周波数ｆｃ’を有するＬｏ信号と乗算さ
れ、ローパスフィルタ２１に通される。また、分岐され
たＩＦ信号の他方は、ミキサ１０において、局部発振器
１２から出力されたＬｏ信号をπ／２だけ位相シフトし
て得られる信号と乗算され、ローパスフィルタ２０に通
される。ローパスフィルタ２０及び２１においてフィル
タリングされた信号は、互いに直交するベースバンド
（ＢＢ）信号となる。これらの信号チャネルは、夫々、
Ｐｃｈ及びＱｃｈと呼ばれる。それら信号は、夫々、Ｉ
成分及びＱ成分、又は、実成分及び虚成分と呼ばれるこ
ともある。

【００１８】ここで、周波数ｆｃ’は、予測された搬送
波周波数であり、厳密には周波数ｆｃと周波数ｆｃ’は
一致していない。従って、アナログ的な直交検波の出力
には、それらの周波数の差分に相当する位相の回転が含
まれている。

【００１９】Ａ／Ｄ変換器３０，３１は、夫々、Ｐチャ
ネル及びＱチャネルの直交検波された信号を受けて、Ａ
／Ｄ変換し、それぞれ複数ビットを有するシリアル信号
を出力する。

【００２０】ここで、Ａ／Ｄ変換器３０，３１に供給さ
れるサンプリングクロックの周波数は、ロールオフフィ
ルタをディジタル信号処理回路により構成するために、
標本化定理に従うようにして定められる。本実施の形態
におけるサンプリングレートは、変調速度ｆｓの２倍で
ある。変調速度ｆｓが回路の動作速度に対して、それほ
ど高くない場合には、サンプリングレートを４ｆｓ又は
８ｆｓとしても良い。

【００２１】Ｓ／Ｐ変換器４０は、Ａ／Ｄ変換器３０か
ら出力されるＰチャネルのシリアル信号を受けて、１対
２のデータ比でＳ／Ｐ変換を行い、Ｐチャネルの奇数デ
ータ信号及び偶数データ信号を出力する。例えば、連続
したシリアルデータビットＤ _ｎ（ｎ＝１，２，３，・・
・）は、奇数データビットＤ_２ｎ−１及び偶数データビ
ットＤ２ｎに分けられる。これら奇数データ信号及び偶
数データ信号は、夫々、変調速度ｆｓと同じ信号レート
を有する。同様に、Ｓ／Ｐ変換器４１は、Ｑチャネルの
奇数データ信号及び偶数データ信号を出力する。

【００２２】並列処理型ＦＩＲフィルタ５０は、ロール
オフフィルタとして動作し、Ｐチャネルの奇数データ信
号及び偶数データ信号を並列的にフィルタリングして、
Ｐチャネルの奇数フィルタ信号及び偶数フィルタ信号を
出力する。並列処理型ＦＩＲフィルタ５１も同様にし
て、Ｑチャネルの奇数データ信号及び偶数データ信号に
対して、並列的にフィルタリング処理を行い、Ｑチャネ
ルの奇数フィルタ信号及び偶数フィルタ信号を出力す
る。

【００２３】本実施の形態による並列処理型ＦＩＲフィ
ルタ５０は、図２に示されるように、第１乃至第６の遅
延器１０１〜１０６と、夫々に第１乃至第１０の乗算係
数（タップ係数）Ｃの定義された第１乃至第１０の乗算
器（タップ）２０１〜２１０と、第１乃至第６の加算器
３０１〜３０６とを備えている。第１乃至第６の遅延器
１０１〜１０６は、変調速度ｆｓの逆数に等しい時間
（Ｔ＝１／ｆｓ）を遅延時間として有する。

【００２４】ここで、並列処理型ＦＩＲフィルタ５０が
ロールオフフィルタとして動作するために、乗算係数
は、フィルタの離散的なインパルス応答値となる。詳し
くは、第１、第５、第６及び第１０の乗算器における乗
算係数は、互いに等しく（Ｃ−２＝Ｃ＋２）、第２、第
４、第７及び第９の乗算器における乗算係数は、互いに
等しい（Ｃ−１＝Ｃ＋１）。また、第３及び第８の乗算
器における乗算係数は、互いに等しい（Ｃ０）。なお、
本実施の形態における並列処理型ＦＩＲフィルタ５１
は、並列処理型ＦＩＲフィルタ５０と、同一の構成を有
し且つ同じように動作する。

【００２５】更に詳細に、第１及び第４の遅延器１０
１，１０４は、夫々、奇数データ信号Ｄ_２ｎ−１及び偶
数データ信号Ｄ_２ｎを受ける。第２及び第５の遅延器１
０２，１０５は、夫々、第１及び第４の遅延器１０１，
１０４の出力を受ける。第３及び第６の遅延器１０３，
１０６は、夫々、第２及び第５の遅延器１０２，１０５
の出力を受ける。

【００２６】第１及び第２の乗算器２０１，２０２は、
第１の遅延器１０１の出力を受ける。第３及び第４の乗
算器２０３，２０４は、第２の遅延器１０２の出力を受
ける。第５の乗算器２０５は、第３の遅延器１０３の出
力を受ける。第６の乗算器２０６は、第４の遅延器１０
４の出力を受ける。第７及び第８の乗算器２０７，２０
８は、第５の遅延器１０５の出力を受ける。第９及び第
１０の乗算器２０９，２１０は、第６の遅延器１０６の
出力を受ける。

【００２７】第１の加算器３０１は、第１、第３及び第
５の乗算器２０１，２０３，２０５の出力を受ける。第
２の加算器３０２は、第２及び第４の乗算器２０２，２
０４の出力を受ける。第３の加算器３０３は、第６、第
８及び第１０の乗算器２０６，２０８，２１０の出力を
受ける。第４の加算器３０４は、第７及び第９の乗算器
２０７，２０９の出力を受ける。第５の加算器３０５
は、第１及び第４の加算器３０１，３０４の出力を受
け、該第５の加算器３０５の出力として、奇数フィルタ
信号を出力する。第６の加算器３０６は、第２及び第３
の加算器３０２，３０３の出力を受け、該第６の加算器
３０６の出力として、偶数フィルタ信号を出力する。

【００２８】換言すると、奇数データ信号及び偶数デー
タ信号を処理する回路は夫々５つのタップ２０１〜２０
５，２０６〜２１０を持つ。上側のタップ２０１〜２０
５は、タップ間隔が２となるように、第１、第３及び第
５のタップ２０１，２０３，２０５からなる第１の組
と、第２及び第４のタップ２０２，２０４からなる第２
の組とに分けられている。下側のタップ２０６〜２１０
も同様にして、第６、第８及び第１０のタップ２０６，
２０８，２１０からなる第３の組と、第７及び第９のタ
ップ２０７，２０９からなる第４の組とに分けられてい
る。加算器３０１，３０２，３０４，３０４は、第１乃
至第４の組のうち、対応する組のタップの出力を加算す
る。その後、加算器３０５，３０６は、それぞれタップ
が重ならないようにして、上側の加算器３０１，３０２
の出力と下側の加算器３０３，３０４の出力とを更に加
算する。その結果、加算器３０５からＤ_１〜Ｄ_５に対す
る演算結果が出力されているときに、加算器３０６から
Ｄ_２〜Ｄ_６に対する演算結果が出力される。つまり、並
列処理型ＦＩＲフィルタは、速度ｆｓの演算によって、
５つの連続した入力データビットＤ_ｊ，Ｄ_ｊ＋１，Ｄ
_ｊ＋２，Ｄ_ｊ＋３，Ｄ_ｊ _＋４（ｊは整数）に対応した出
力を生成する。

【００２９】再び図１を参照して、並列処理型ＥＰＳ
（ＥｎｄｌｅｓｓＰｈａｓｅＳｈｉｆｔｅｒ：無限
移相器）６０、搬送波用の位相検出器６１、ループフィ
ルタ６２、ＮＣＯ（ＮｕｍｅｒｉｃａｌＣｏｎｔｒｏ
ｌｌｅｄＯｓｃｉｌｌａｔｏｒ）６３は、搬送波再生
ループを構成する。このうち、搬送波用の位相検出器６
１、ループフィルタ６２、ＮＣＯ６３は、搬送波に関す
る位相誤差を示す誤差信号を生成する。

【００３０】詳しくは、並列処理型ＥＰＳ６０は、Ｐチ
ャネルの奇数フィルタ信号及び偶数フィルタ信号と、Ｑ
チャネルの奇数フィルタ信号及び偶数フィルタ信号とを
受けて、誤差信号を用いて移相を行い、第１乃至第４の
移相信号を出力する。第１及び第２の移相信号は、Ｐチ
ャネルの奇数フィルタ信号及び偶数フィルタ信号に対応
するものであり、第３及び第４の移相信号は、Ｑチャネ
ルの奇数フィルタ信号及び偶数フィルタ信号に対応する
ものである。このようにして、並列処理型ＥＰＳ６０
は、変調速度ｆｓと等しい処理速度で、アナログ直交検
波において残っていた位相のずれ（回転）を除去する。

【００３１】図３を参照すると、並列処理型ＥＰＳ６０
は、奇数フィルタ信号（Ｄ_２ｎ−１）用及び偶数フィル
タ信号（Ｄ_２ｎ）用の２つの複素乗算器を備えている。

【００３２】上側の複素乗算器は、奇数フィルタ信号
（Ｄ_２ｎ−１）を処理するためのものであり、乗算器２
１１〜２１４と、減算器３１１、及び加算機３１２を有
し、ＮＣＯ６３から奇数フィルタ信号（Ｄ_２ｎ−１）に
対応する誤差信号として入力された第１のディジタル搬
送波信号ＣＡＲＲ１を用いて、位相のずれを除去する。

【００３３】詳しくは、乗算器２１１は、Ｐチャネルの
奇数フィルタ信号に対して第１のディジタル搬送波信号
ＣＡＲＲ１のＣｏｓ成分を乗算し、乗算器２１３は、Ｑ
チャネルの奇数フィルタ信号に対して第１のディジタル
搬送波信号ＣＡＲＲ１のＳｉｎ成分を乗算する。減算器
３１１は、乗算器２１１の出力から乗算器２１３の出力
を減算し、位相回転の除去されたＰチャネルの奇数フィ
ルタ信号を第１の移相信号として出力する。同様に、乗
算器２１４は、Ｑチャネルの奇数フィルタ信号に対して
第１のディジタル搬送波信号ＣＡＲＲ１のＣｏｓ成分を
乗算し、乗算器２１２は、Ｐチャネルの奇数フィルタ信
号に対して第１のディジタル搬送波信号ＣＡＲＲ１のＳ
ｉｎ成分を乗算する。加算器３１２は、乗算器２１４の
出力と乗算器２１２の出力とを加算し、位相回転の除去
されたＱチャネルの奇数フィルタ信号を第３の移相信号
として出力する。

【００３４】下側の複素乗算器は、偶数フィルタ信号
（Ｄ_２ｎ）を処理するためのものであり、乗算器２１５
〜２１８と、減算器３１３、及び加算機３１４を有す
る。この複素乗算器は、ＮＣＯ６３から偶数フィルタ信
号（Ｄ_２ｎ）に対応する誤差信号として入力された第２
のディジタル搬送波信号ＣＡＲＲ２を用いて、位相のず
れを除去し、第２及び第４の移相信号を出力する。下側
の複素乗算器の動作は、上側の複素乗算器と同じである
ので、説明は省略する。

【００３５】このようにして、並列処理型ＥＰＳ６０
は、第１乃至第４の移相信号を出力する。これら２組の
並列な出力（第１及び第３の移相信号又は第２及び第４
の移相信号）のうち、アイパターンの開口部に対応する
タイミングの信号がＰチャネル及びＱチャネルの復調信
号となる。本実施の形態においては、第１及び第３の移
相信号がそれぞれＰチャネル及びＱチャネルの復調信号
となっている。

【００３６】搬送波位相検出器６３は、図１に示される
ように、Ｐチャネル及びＱチャネルの復調信号をモニタ
して、それら復調信号の基準点からの位相のずれを検出
する。この搬送波位相検出器６３の動作速度は、変調速
度ｆｓと等しい。

【００３７】搬送波位相検出器６３により検出された位
相のずれは、ループフィルタ６２を通り、ＮＣＯ６３に
伝達される。

【００３８】ループフィルタ６２は、図４に示されるよ
うに、２次の完全積分型であり、２つの乗算器２２１，
２２２、２つの加算器３２１，３２２、及び遅延器１１
１とを備えている。乗算器２２１及び２２２は、夫々、
位相検出器６３の出力と、ループ特性を決めるパラメー
タであるα、βとの乗算を行う。乗算器２１１の出力
は、更に、加算器３２１及び遅延器１１１により累積加
算される。すなわち、加算器３２１及び遅延器１１１は
積分器を構成する。加算器３２２は、遅延器１１１の出
力と乗算器２２２の出力とを加算して、ループフィルタ
６２の出力を生成する。本実施の形態において、このル
ープフィルタにおける処理速度は、変調速度ｆｓに等し
い。

【００３９】ＮＣＯ６３は、図５に示されるように、加
算器３２３，３２４、遅延器１１２，１１３及びＲＯＭ
４０１，４０２を備え、並列処理に適するように構成さ
れている。加算器３２３，３２４及び遅延器１１２，１
１３は、一方の出力が他方の出力に影響を与えるような
２つの累積加算器を形成している。ループフィルタ６２
の出力は周波数に対応したものであるけれど、この累積
加算器により、ループフィルタ６２の出力は積分され、
位相に対応した量に変換される。ＲＯＭ１２０、１２１
は、位相と、それに対応するようにして予め計算された
ディジタル搬送波信号ＣＡＲＲ１，ＣＡＲＲ２のデー
タ、詳しくはＳｉｎ・Ｃｏｓ成分のデータとを関連付け
て格納している。実際には、ＲＯＭ１２０、１２１は、
互いに同じ内容を有する。このようなＲＯＭ１２０、１
２１に対して遅延器１１２，１１３から位相が与えられ
ると、ＲＯＭ１２０、１２１は、その与えられた位相を
アドレスとして、対応するディジタル搬送波信号ＣＡＲ
Ｒ１，ＣＡＲＲ２を出力する。このディジタル搬送波信
号ＣＡＲＲ１，ＣＡＲＲ２は、前述のように、ＮＣＯ６
３に供給される。

【００４０】図１において、クロック位相検出器７０、
ループフィルタ７１、Ｄ／Ａ変換器７２、ＶＣＯ７３、
Ａ／Ｄ変換器３０，３１、Ｓ／Ｐ変換器４０，４１、並
列処理型ＦＩＲフィルタ５０，５１及び並列処理型ＥＰ
Ｓ６０は、クロック同期ループを構成する。

【００４１】詳しくは、クロック位相検出器７０は、図
６に示されるように、遅延器１２１〜１２４、ＥＸ−Ｏ
Ｒゲート５０１〜５０４、ＯＲゲート５０５及びＦ／Ｆ
５１０を備えている。

【００４２】このうち、遅延器１２１及びＥＸ−ＯＲゲ
ート５０１は、主として、Ｐチャネルのクロック位相を
得るための条件を検出する役割を果たす。一方、遅延器
１２３及びＥＸ−ＯＲゲート５０３は、主として、Ｑチ
ャネルのクロック位相を得るための条件を検出する役割
を果たす。Ｐチャネル及びＱチャネルのいずれに関して
も、クロック位相を得るための条件は、連続する３つの
データ信号のうち、一番目のデータ信号と三番目のデー
タ信号の極性が逆であることである。すなわち、連続す
る３つのデータ信号をＤ１，Ｄ２，Ｄ３とすると、Ｄ１
とＤ３のＭＳＢが互いに異なれば良い。図示されたクロ
ック位相検出器７０においては、奇数フィルタ信号に対
応する第１及び／又は第３の移相信号のＭＳＢを参照し
て、条件の判定を行っている。

【００４３】遅延器１２２及びＥＸ−ＯＲゲート５０２
は、遅延器１２１と共に、主として、Ｐチャネルのクロ
ック位相情報を検出する役割を果たす。同様に、遅延器
１２４及びＥＸ−ＯＲゲート５０４は、遅延器１２３と
共に、主として、Ｑチャネルのクロック位相情報を検出
する役割を果たす。具体的には、Ｐチャネル及びＱチャ
ネルのいずれに関しても、クロック位相検出器７０は、
Ｄ２とＤ１とが同じ極性であれば位相が進んでいると判
定し、Ｄ２とＤ１とが異なる極性であれば位相が送れて
いるものと判定し、その判定結果を位相情報として生成
する。

【００４４】特に、本実施の形態におけるクロック位相
検出器７０においては、ＯＲゲート５０５がＥＸ−ＯＲ
ゲート５０１及び５０３の出力のＯＲを、前述の条件を
満たしているか否かを示す情報として、出力している。
これにより、Ｐチャネル若しくはＱチャネルのいずれか
一方、又はその双方に関して、前述の条件が満たされて
いるとき、ＯＲゲート５０５の出力は“１（有効）”を
示す。

【００４５】図７を参照すると、３つの連続するデータ
信号Ｄ１〜Ｄ３とアイパターンとの関係が示されてい
る。Ａ／Ｄ変換器３０（３１）においてサンプリングさ
れたＤ１〜Ｄ３は、サンプリング周期Ｔｓ／２（＝１／
２ｆｓ）毎に現れる。その後、Ｓ／Ｐ変換器４０（４
１）によりシリアルパラレル変換されると、Ｄ１とＤ２
とはパラレルになる一方、Ｄ１とＤ３との間隔はＴｓの
ままである。Ｄ１とＤ３との極性が逆であれば、その間
のどこかにゼロクロス点がある。上述したようにして検
出された位相情報を用いてクロック制御を行うと、Ｄ２
に対応するクロック位相がゼロクロス点となるように調
整される。

【００４６】ループフィルタ７１は、クロック位相検出
器７０の出力が「有効」を示しているときにのみ、Ｆ／
Ｆ５１０から出力される位相情報に応じて、フィルタ動
作を行う。ループフィルタ７１自体は、搬送波再生ルー
プ中のループフィルタ６２と同様にして機能するため、
図４に示される回路構成を有する。ただし、ループフィ
ルタ７１とループフィルタ６２とはループ特性が異なる
ため、それらの係数α、βは必ずしも同じではない。

【００４７】ＶＣＯ７３は、Ｄ／Ａ変換器７２を通して
ループフィルタ７１の出力を受けて、サンプリングクロ
ックを生成し、Ａ／Ｄ変換器３０，３１に供給する。図
示された配置から明らかなように、図示されたＶＣＯ７
３は、アナログ回路である。これは、クロック同期をデ
ィジタル信号処理にて行うためには変調速度ｆｓよりは
るかに高い周波数のクロックを用いる必要があるが、変
調速度ｆｓが例えば１０ＭＨｚを超える場合において
は、ＶＣＯをディジタル化することが困難なためであ
る。なお、変調速度ｆｓが低周波数であれば、Ｄ／Ａ変
換器７２及びＶＣＯ７３に代えて、ディジタルＶＣＯを
用いても良い。

【００４８】このようにして、位相検出器７０がアナロ
グベースバンド信号とサンプリングクロックの位相関係
を検出し、その検出結果に従って、ＶＣＯ７３の発振周
波数が制御されることにより、クロック位相は、常に、
サンプリングに最適な位相となる。かかるクロック位相
制御は、例えば、日本国特許第２８４８４２０号に開示
されている。

【００４９】以上説明したように、第１の実施の形態に
よる復調器は、Ａ／Ｄ変換後にＳ／Ｐ変換を行うこと
で、復調処理をサンプリングレート２ｆｓではなく変調
速度ｆｓに等しい速度で行うことができる。

【００５０】明確にするために、図８に示される復調器
を比較例として説明する。比較例の復調器は、Ａ／Ｄ変
換後において、Ｓ／Ｐ変換を行っていない。そのため、
ＦＩＲフィルタ５２，５３やＥＰＳ６５などは、サンプ
リングレート２ｆｓで動作している。

【００５１】詳しくは、ＦＩＲフィルタ５２は、図９に
示されるように、遅延器６０１〜６０５と、乗算器７０
１〜７０５と、加算器８０１とを備える。遅延器６０１
〜６０５における遅延時間は、変調速度ｆｓの逆数では
なく、サンプリングレート２ｆｓの逆数に等しい。すな
わち、ＦＩＲフィルタ５２は、図２に示される並列処理
型ＦＩＲフィルタ５０の２倍の速度で動作する。

【００５２】また、ＥＰＳ６５は、図１０に示されるよ
うに、乗算器７１１〜７１４、減算器８１１及び加算器
８１２を有する単一の複素乗算器からなる。この複素乗
算器の入出力信号のデータレートは変調速度の２倍であ
る。すなわち、ＥＰＳ６５は、図３に示される並列処理
型ＥＰＳ６０の２倍の速度で動作する。

【００５３】それゆえ、ＮＣＯ６８は、ＥＰＳ６５に対
して２ｆｓのデータレートで搬送波信号ＣＡＲＲを供給
するために、図１１に示されるように、２ｆｓのクロッ
クで動作する必要がある。詳しくは、ＮＣＯ６８は、加
算器８１３、遅延器６１１、及びＲＯＭ４１０を有す
る。加算器８１３は、遅延器６１１の出力を累積加算
し、これにより加算器８１３と遅延器６１１は積分器を
形成する。ＲＯＭ４１０に格納される情報は、図５に示
されるＲＯＭ４０１，４０２に格納される情報と同一で
ある。

【００５４】図１２を参照すると、図１１における遅延
器６１１に保持されるデータと、図５に示される遅延器
１１２，１１３に保持されるデータとの関係が示されて
いる。図１２から理解されるように、図１１における遅
延器６１１の保持する奇数番目のデータは、図５におけ
る遅延器１１２が保持しており、図１１における遅延器
６１１の保持する偶数番目のデータは、図５における遅
延器１１３が保持している。

【００５５】再び図８を参照すると、ＥＰＳ６５の後段
には間引き回路６６，６７が設けられている。ＥＰＳ６
５の出力は、間引き回路６６，６７により一サンプルご
とに間引かれ、復調信号となる。

【００５６】図１３を参照すると、比較例によるクロッ
ク位相検出器７４の構成が示されている。クロック位相
検出器７４は、基本的に、クロック位相検出器７０と同
機能を有する。ただし、クロック位相検出器７４に対す
る入力は、クロック位相検出器７０に対する入力と比較
して２倍のデータレートを有するため、クロック位相検
出器７４は、二分周回路５３０の正相出力と逆相出力と
で、奇数番目のデータ信号に対応する遅延器と、偶数番
目のデータ信号に対応する遅延器とを交互に動作させ
て、データレートを変調速度まで落とし、条件判定と位
相情報の検出を行っている。

【００５７】このように、図８に示される復調器は、ロ
ールオフフィルタ、搬送波再生ループ、クロック同期ル
ープのいずれにおいても、変調速度の２倍の速度で動作
させなければならない構成要素を有するが、図１に示さ
れる復調器は、全ての構成要素を変調速度と等しい速度
で動作させることができる。従って、図８に示される復
調器よりも図１に示される復調器の方が、高速な通信シ
ステムに適していることが理解される。

【００５８】次に、並列処理型ＦＩＲフィルタ５０，５
１の他の例について、図１４乃至図１７を用いて説明す
る。

【００５９】図１４に示される並列処理型ＦＩＲフィル
タは、図２に示される並列処理型ＦＩＲフィルタの変形
例である。前述したように、ロールオフフィルタとして
動作するために、並列処理型ＦＩＲフィルタ５０におけ
る乗算器の係数は、Ｃ＋ｎ＝Ｃ−ｎとなるように定めら
れていた。このタップ係数の対称性を利用して、図１４
に示される並列処理型ＦＩＲフィルタにおいては、図２
に示される乗算器のうち、同じ値の乗算係数を有する乗
算器の入力を前もって加算することにより、乗算器の個
数を削減している。この結果、例えば、２ｎ＋１個のタ
ップを有する直列ＦＩＲフィルタと同じ機能を有する並
列処理型ＦＩＲフィルタを構成する場合、図２に示され
る並列処理型ＦＩＲフィルタと同様にして実現しようと
すると、４ｎ＋２個のタップが必要とされるが、図１４
に示される並列処理型ＦＩＲフィルタと同様にして実現
しようとすると、２ｎ＋２個のタップを備えていれば良
い。

【００６０】具体的には、図１４に図示された並列処理
型ＦＩＲフィルタは、第１乃至第６の遅延器１０１〜１
０６と、第１乃至第６の乗算器２３１〜２３６と、第１
乃至第８の加算器３３１〜３３８とを備えている。第１
乃至第６の遅延器１０１〜１０６は、図２に示されるも
のと同じものであり、その遅延時間は、Ｔ＝１／ｆｓで
ある。また、第１及び第４の乗算器２３１，２３４の係
数は、互いに等しく、第２及び第５の乗算器２３２，２
３５の係数は、互いに等しい。更に、第３及び第６の乗
算器２３３，２３６の係数は、互いに等しい。

【００６１】第１及び第４の遅延器１０１，１０４は、
夫々、Ｓ／Ｐ変換器から、奇数データ信号
（Ｄ_２ｎ−１）及び偶数データ信号（Ｄ_２ｎ）を受け
る。第２及び第５の遅延器１０２，１０５は、夫々、第
１及び第４の遅延器１０１，１０４の出力を受ける。第
３及び第６の遅延器１０３，１０６は、夫々、第２及び
第５の遅延器１０２，１０５の出力を受ける。

【００６２】第１の加算器３３１は、第１及び第３の遅
延器１０１，１０３の出力を受ける。第２の加算器３３
２は、第１及び第２の遅延器１０１，１０２の出力を受
ける。第３の加算器３３３は、第４及び第６の遅延器１
０４，１０６の出力を受ける。第４の加算器３３４は、
第５及び第６の遅延器１０５，１０６の出力を受ける。

【００６３】第１の乗算器２３１は、第１の加算器３３
１の出力を受ける。第２の乗算器２３２は、第２の加算
器３３２の出力を受ける。第３の乗算器２３３は、第２
の遅延器１０２の出力を受ける。第４の乗算器２３４
は、第３の加算器３３３の出力を受ける。第５の乗算器
２３５は、第４の加算器３３４の出力を受ける。第６の
乗算器２３６は、第５の遅延器１０５の出力を受ける。

【００６４】第５の加算器３３５は、第１及び第３の乗
算器２３１，２３３の出力を受ける。第６の加算器３３
６は、第４及び第６の乗算器２３４，２３６の出力を受
ける。

【００６５】第７の加算器３３７は、第５の加算器３３
５と第５の乗算器２３５の出力を受け、該第７の加算器
３３７の出力として、奇数フィルタ信号を出力する。第
８の加算器３３８は、第６の加算器３３６と第２の乗算
器２３２の出力を受け、該第８の加算器３３８の出力と
して、偶数フィルタ信号を出力する。

【００６６】図２及び図１４に示される並列処理型ＦＩ
Ｒフィルタは、タップの個数が奇数のタイプであった
が、図１５に示される並列処理型ＦＩＲフィルタは、タ
ップの個数が偶数のタイプである。特に、図１５に示さ
れる並列処理型ＦＩＲフィルタは、速度ｆｓの演算によ
って、４つの連続した入力データビットＤ_ｊ，
Ｄ_ｊ＋１，Ｄ_ｊ＋２，Ｄ_ｊ＋３（ｊは整数）に対応した
出力を生成する。

【００６７】詳しくは、図１５に示された並列処理型Ｆ
ＩＲフィルタは、第１乃至第６の遅延器１０１〜１０６
と、第１乃至第８の乗算器２４１〜２４８と、第１乃至
第６の加算器３４１〜３４６とを備えている。第１乃至
第６の遅延器１０１〜１０６は、図２に示されるものと
同じものであり、その遅延時間は、Ｔ＝１／ｆｓであ
る。また、第１、第４、第５及び第８の乗算器２４１，
２４４，２４５，２４８の係数は、互いに等しく、第
２、第３、第６及び第７の乗算器２４２，２４３，２４
６，２４７の係数は、互いに等しい。

【００６８】第１及び第４の遅延器１０１，１０４は、
夫々、Ｓ／Ｐ変換器から、奇数データ信号
（Ｄ_２ｎ−１）及び偶数データ信号（Ｄ_２ｎ）を受け
る。第２及び第５の遅延器１０２，１０５は、夫々、第
１及び第４の遅延器１０１，１０４の出力を受ける。第
３及び第６の遅延器１０３，１０６は、夫々、第２及び
第５の遅延器１０２，１０５の出力を受ける。

【００６９】第１の乗算器２４１は、第１の遅延器１０
１の出力を受ける。第２及び第３の乗算器２４２，２４
３は、第２の遅延器１０２の出力を受ける。第４の乗算
器１０４は、第３の遅延器１０３の出力を受ける。第５
及び６の乗算器１０５，１０６は、第５の遅延器１０５
の出力を受ける。第７及び第８の乗算器１０７，１０８
は、第６の遅延器１０６の出力を受ける。

【００７０】第１の加算器３４１は、第１及び第３の乗
算器２４１，２４３の出力を受ける。第２の加算器３４
２は、第２及び第４の乗算器２４２，２４４の出力を受
ける。第３の加算器３４３は、第５及び第７の乗算器２
４５，２４７の出力を受ける。第４の加算器３４４は、
第６及び第８の乗算器２４６，２４８の出力を受ける。

【００７１】第５の加算器３４５は、第２及び第３の加
算器３４２，３４３の出力を受け、該第５の加算器３４
５の出力として、奇数フィルタ信号を出力する。第６の
加算器３４６は、第１及び第４の加算器３４１，３４４
の出力を受け、該第６の加算器３４６の出力として、偶
数フィルタ信号を出力する。

【００７２】図２、図１４、図１５に示された並列処理
型ＦＩＲフィルタは、二並列処理を行うものであり、例
えばサンプリングレートが変調速度の２倍である場合に
採用することができるものである。これに対して、図１
６に示された並列処理型ＦＩＲフィルタは、四並列処理
を行うものであり、例えばサンプリングレートが変調速
度の４倍である場合に採用することができるものであ
る。

【００７３】サンプリングレートが変調速度の４倍であ
る場合、Ｓ／Ｐ変換器は、１：４のデータ比で１つのシ
リアル信号を４つのパラレルな信号Ｄ_４ｎ−３，Ｄ
_４ｎ−２，Ｄ_４ｎ−１，Ｄ_４ｎの組に変換する。

【００７４】図１６に示される並列処理型ＦＩＲフィル
タは、４つのパラレルな信号Ｄ_４ｎ _−３，Ｄ_４ｎ−２，
Ｄ_４ｎ−１，Ｄ_４ｎに対して、夫々、１１個のタップを
有している。１１個のタップは、夫々、４つの組に分け
られている。各組は、タップ間隔が４となるようにして
構成されている。計１６組のタップ出力は、最終段に設
けられている４つの加算器のいずれかにて加算される。
その際、各組を構成するタップの係数が重ならないよう
にして、各段からタップの組が一組ずつ選択されて組み
合わせられている。このような構成とすることにより、
最終段の４つの加算器からは、同時に、例えば、Ｄ_１〜
Ｄ_１１，Ｄ_２〜Ｄ_１２，Ｄ_３〜Ｄ_１３，Ｄ_４〜Ｄ_１４に
対する演算結果が出力される。このように、図１６に示
される並列処理型ＦＩＲフィルタは、速度ｆｓの演算に
よって、１１つの連続した入力データビットに対応した
出力を生成する。

【００７５】図１６に示される並列処理型ＦＩＲフィル
タの出力は、４本ある。並列処理型ＦＩＲフィルタの後
段に設けられるＥＰＳには、この４本の信号のうちの２
本の信号を入力すれば、その出力段でクロック位相情報
を得ることができる。例えば、図１６において、Ｄ
_４ｎ−３及びＤ_４ｎ−１のみ又はＤ_４ｎ−２及びＤ_４ｎ
のみをＥＰＳに入力することとすれば、ＥＰＳは、上述
した構成のままで良い。この場合において、選択されな
かったＤ_４ｎ−２及びＤ_４ｎ又はＤ_４ｎ−３及びＤ
_４ｎ−１の組み合わせは、例えば、破棄される。

【００７６】図１７を参照すると、並列処理型ＦＩＲフ
ィルタの他の例が示されている。図示された並列処理型
ＦＩＲフィルタは、Ｄ_４ｎ−３及びＤ_４ｎ−１の出力が
選択されずに破棄される条件の下、図１６に示される並
列処理型ＦＩＲフィルタを変形した変形例である。図１
７に示された並列処理型ＦＩＲフィルタは、図１６に示
される並列処理型ＦＩＲフィルタにおいて、Ｄ_４ｎ−３
及びＤ_４ｎ−１の出力にのみ関連する乗算器、加算器及
び遅延器が省略された構成を有する。この並列処理型Ｆ
ＩＲフィルタに対し、図１４に示されるような簡略化手
法を適用することもできる。

【００７７】以下、図１８及び図１９を用いて、本発明
の第２の実施の形態による復調器について説明する。図
１８に示される復調装置において、局部発振器１３から
出力される信号の周波数は、ｆｃ’−ｆｓである。この
信号は、搬送波周波数ｆｃのＩＦ信号とミキサ１０で乗
算される。これにより、搬送波周波数ｆｃのＩＦ信号
は、周波数変換され、擬似的な搬送波周波数として変調
速度ｆｓと同じ周波数を有するＩＦ信号となる。ここ
で、局部発振器１３から出力される信号の周波数をｆ
ｃ’＋ｆｓとしても良い。ただし、この場合、後の処理
において位相の回転方向を補正する必要がある。

【００７８】このような擬似的な搬送周波数ｆｓのＩＦ
信号は、ローパスフィルタ２０を通過した後、Ａ／Ｄ変
換器３０においてサンプリングされる。図１８に示され
るように、Ａ／Ｄ変換器３０におけるサンプリングレー
トは、４ｆｓである。このようにしてサンプリングされ
たデータシーケンスは、直交検波器８０に入力される。

【００７９】直交検波器８０は、このデータシーケンス
を処理して、それぞれデータレートがｆｓであるＰｃｈ
_Ｏｄｄ，Ｐｃｈ_Ｅｖｅｎ，Ｑｃｈ_Ｏｄｄ，Ｑｃｈ
_Ｅｖｅｎの４個の並列なベースバンド信号を出力する。

【００８０】詳しくは、周波数がｆｓであるＩＦ信号を
４ｆｓのクロックでサンプリングすると、Ｓｉｎ，Ｃｏ
ｓの関係からＰチャネルとＱチャネルの２ｆｓのＢＢ信
号を得ることができる。即ち、直交検波を行うことがで
きる。ここで、搬送波の１周期内において、搬送波のＳ
ｉｎ成分及びＣｏｓ成分は、それぞれ２回ずつ“０”と
なる。そのとき他方は“１”もしくは“−１”を示す。
すなわち、搬送波のＳｉｎ成分又はＣｏｓ成分のいずれ
かが“０”となるタイミングでサンプリングすると、そ
の出力は、Ｐ，Ｑ，Ｐ（ＢＡＲ），Ｑ（ＢＡＲ），Ｐ，
Ｑ，・・・となる。ここで、（ＢＡＲ）は、その信号が
反転信号であることを示す。

【００８１】図１９を参照すると、直交検波器８０は、
上述した原理に基づいてディジタル信号処理を行う。図
示された直交検波器８０は、Ｓ／Ｐ変換機能をも有す
る。その直交検波器８０は、Ａ／Ｄ変換器３０から出力
された４ｆｓのデータレートを有するシリアルデータシ
ーケンスを、遅延器９０１〜９０４により、４つのパラ
レルなデータシーケンスに変換する。このうち遅延器９
０４，９０２の出力がＰチャネルの信号であると仮定す
ると、遅延器９０３，９０１の出力がＱチャネルの信号
となる。このＰチャネル及びＱチャネルの信号は、それ
ぞれ、速度ｆｓで動作する遅延器９０５，９０６に入力
され、速度変換される。更に、遅延器９０５の出力の一
方は、反転器９０７において反転される。同様に、遅延
器９０６の出力の一方は、反転器９０８において反転さ
れる。このようにして、直交検波器８０は、互いに並列
な２つのＰチャネル信号及び２つのＱチャネル信号を出
力する。

【００８２】直交検波器８０の後段における信号処理
は、前述の第１の実施の形態における信号処理と同様に
して行われる。従って、第２の実施の形態による復調器
は、例えば、ロールオフフィルタとして、図２、図１
４、図１５、図１６及び図１７のいずれかに示される並
列処理型ＦＩＲフィルタを採用することができる。

【００８３】以上説明したように、第２の実施の形態に
よる復調器においては、第１の実施の形態による復調器
と異なり、直交検波をディジタル信号処理で行ってい
る。加えて、ディジタル信号処理の直交検波のために、
サンプリング周波数は変調速度の４倍となっているが、
ロールオフフィルタを含めた後段の処理は、変調速度と
同じ速度で行われている。

【００８４】次に、図２０を用いて、本発明の第３の実
施の形態による復調器について説明する。前述の第１及
び第２の実施の形態による復調器は準同期検波方式のも
のであるが、図２０に示される復調器は準同期検波方式
のものではない。

【００８５】図２０に示される復調器は、Ａ／Ｄ変換器
３０，３１の入力においてアイパターンが開いている同
期検波型のものである。従って、図２０に示される復調
器においてＥＰＳは設けられていない。この例において
も、ロールオフフィルタ５０，５１、クロック位相検出
器７０はディジタル信号処理を行っている。

【００８６】ここで、図２０に示される搬送波再生ルー
プ中のループフィルタ９２は、アナログ回路で構成され
ていることに注意されたい。しかしながら、搬送波位相
検出器９１及びループフィルタ９２をディジタル化し、
ループフィルタ９２の後段にＤ／Ａ変換器を設けること
としても良い。他の構成要素及びその動作については、
前述の第１の実施の形態と同様である。従って、第３の
実施の形態による復調器は、例えば、ロールオフフィル
タとして、図２、図１４、図１５、図１６及び図１７の
いずれかに示される並列処理型ＦＩＲフィルタを採用す
ることができる。

【００８７】以上、本発明について、実施の形態を用い
て具体的に説明してきたが、これら実施の形態は、本発
明の概念を何ら制限するものではない。たとえば、上述
した第１及び第２の実施の形態においては、ＥＰＳの出
力を用いてクロック同期を行っていたが、ロールオフフ
ィルタの出力を用いてクロック同期を行うこととしても
良い。この場合、クロック位相検出器７０に対して２つ
のロールオフフィルタの計４つの出力のＭＳＢをクロッ
ク位相検出器７０に入力することを除き、ループフィル
タ７１、Ｄ／Ａ変換器７２などの構成を変える必要はな
い。

【００８８】

【発明の効果】以上説明したように、本発明によれば、
復調器内におけるディジタル処理速度は、変調速度ｆｓ
に等しくなる。従って、本発明による復調器は、高速な
通信システムにも適用することができる。加えて、復調
器内におけるディジタル処理速度の低下に従い、パイプ
ライン処理における段数も減らすことができ、その結
果、復調器においては、回路規模及び制御ループ無いの
遅延が低減される。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態による復調器の概略
的な構成を示すブロック図である。

【図２】図２は、図１に示される並列処理型ＦＩＲフィ
ルタの一例を示すブロック図である。

【図３】図３は、図１に示される並列処理型ＥＰＳの一
例を示すブロック図である。

【図４】図４は、図１に示される搬送波再生ループ中の
ＬＰＦの一例を示すブロック図である。

【図５】図５は、図１に示されるＮＣＯの一例を示すブ
ロック図である。

【図６】図６は、図１に示されるクロック位相検出器の
一例を示すブロック図である。

【図７】図７は、図６に示されるクロック位相検出器に
おける位相検出を説明するために用いられる図である。

【図８】図８は、復調処理を変調速度の２倍の速度で行
う復調器（比較例）を示すブロック図である。

【図９】図９は、図８に示されるＦＩＲフィルタの構成
を示す図である。

【図１０】図１０は、図８に示されるＥＰＳの構成を示
す図である。

【図１１】図１１は、図８に示されるＮＣＯの構成を示
す図である。

【図１２】図１２は、図５及び図１１に示されるＮＣＯ
に含まれる遅延器（Ｆ／Ｆ）に格納されたデータの関係
を示す図である。

【図１３】図１３は、図８に示されるクロック位相検出
器の構成を示す図である。

【図１４】図１４は、図１に示される並列処理型ＦＩＲ
フィルタの他の一の例を示すブロック図である。

【図１５】図１５は、図１に示される並列処理型ＦＩＲ
フィルタの他の一の例を示すブロック図である。

【図１６】図１６は、サンプリングレートが変調速度の
４倍である場合における並列処理型ＦＩＲフィルタの例
を示すブロック図である。

【図１７】図１７は、図１６に示される並列処理型ＦＩ
Ｒフィルタの変形例を示す図である。

【図１８】図１８は、本発明の第２の実施の形態による
復調器の概略的な構成を示すブロック図である。

【図１９】図１９は、図１８に示される直交検波器の一
例を示す図である。

【図２０】図２０は、本発明の第３の実施の形態による
復調器の概略的な構成を示すブロック図である。

【符号の説明】

１０ミキサ（乗算器）１１ミキサ（乗算器）１２局部発振器２０ローパスフィルタ２１ローパスフィルタ３０Ａ／Ｄ変換器３１Ａ／Ｄ変換器４０Ｓ／Ｐ変換器４１Ｓ／Ｐ変換器５０並列処理型ＦＩＲフィルタ５１並列処理型ＦＩＲフィルタ６０並列処理型ＥＰＳ６１搬送波位相検出器６２ループフィルタ６３ＮＣＯ７０クロック位相検出器７１ループフィルタ７２Ｄ／Ａ変換器７３ＶＣＯ

Claims

【特許請求の範囲】

【請求項１】直交変調されたＩＦ信号を受けて、実際
の搬送波周波数と実質的に同一の周波数を有する予測搬
送波周波数を用いてアナログ直交検波を行い、互いに直
交する第１及び第２の直交検波信号を出力するアナログ
直交検波器と、前記第１及び第２の直交検波信号を受けて、夫々、変調
速度の２倍若しくはそれ以上の速度でＡ／Ｄ変換を行い
第１及び第２のシリアル信号を出力する第１及び第２の
Ａ／Ｄ変換器と、前記第１及び第２のシリアル信号を、夫々、前記変調速
度と同じデータレートを有する複数の信号列からなる第
１及び第２のパラレル信号に変換する第１及び第２のシ
リアルパラレル変換器と、前記第１のパラレル信号を前記変調速度で並列的にフィ
ルタリングして、２つのフィルタ信号からなる第１のフ
ィルタ信号対を出力するためのロールオフフィルタとし
て動作する第１の並列処理型ＦＩＲフィルタと前記第２
のパラレル信号を前記変調速度で並列的にフィルタリン
グして、２つのフィルタ信号からなる第２のフィルタ信
号対を出力するためのロールオフフィルタとして動作す
る第２の並列処理型ＦＩＲフィルタとを備えることを特
徴とする復調器。
【請求項２】前記第１及び第２の並列処理型ＦＩＲフ
ィルタは、前記第１及び第２のフィルタ信号対の各々か
ら選択された特定の一のフィルタ信号を第１及び第２の
復調信号として出力するものであることを特徴とする請
求項１に記載の復調器。
【請求項３】前記第１及び第２のフィルタ信号対を受
けて、搬送波に関する位相誤差を示す誤差信号を用い
て、前記アナログ直交検波器の処理において残っていた
位相のずれを除去する移相処理を前記変調速度で行い、
第１及び第２の復調信号を出力する並列移相器と、前記第１及び第２の復調信号をモニタして、前記誤差信
号を生成する誤差信号生成器とを更に備えることを特徴
とする請求項１に記載の復調器。
【請求項４】前記誤差信号生成器は、前記第１及び第２の復調信号を受けて、該第１及び第２
の復調信号の基準点からの位相のずれを検出する搬送波
位相検出器と、該搬送波位相検出器に接続されたループフィルタと、該ループフィルタに接続され前記第１及び第２のフィル
タ信号対に夫々対応する第１及び第２の誤差信号を生成
するＮＣＯとを備えており、前記並列移相器は、前記第１及び第２の誤差信号を用い
て、搬送波に同期した前記第１及び第２の復調信号を出
力することを特徴とする請求項３に記載の復調器。
【請求項５】前記並列移相器は、前記移相処理の結果
として、第１乃至第４の移相信号を出力するものであ
り、前記第１及び第２の移相信号は、前記第１のフィルタ信
号対に対応して生成されたものであり、前記第３及び第４の移相信号は、前記第２のフィルタ信
号対に対応して生成されたものであり、前記第１及び第２の復調信号は、夫々、該第１及び第３
の移相信号であることを特徴とする請求項３に記載の復
調器。
【請求項６】前記第１乃至第４の移相信号の夫々のＭ
ＳＢを参照してクロック位相を検出するクロック位相検
出器と、該クロック位相検出器に接続されたループフィ
ルタと、該ループフィルタの出力をＤ／Ａ変換するＤ／
Ａ変換器と、該Ｄ／Ａ変換器の出力に従って制御された
サンプリングクロックを前記Ａ／Ｄ変換器に供給するＶ
ＣＯとを更に備えることを特徴とする請求項５に記載の
復調器。
【請求項７】前記第１及び第２のフィルタ信号対を構
成する計４つのフィルタ信号の夫々のＭＳＢを参照して
クロック位相を検出するクロック位相検出器と、該クロ
ック位相検出器に接続されたループフィルタと、該ルー
プフィルタの出力をＤ／Ａ変換するＤ／Ａ変換器と、該
Ｄ／Ａ変換器の出力に従って制御されたサンプリングク
ロックを前記Ａ／Ｄ変換器に供給するＶＣＯとを更に備
えることを特徴とする請求項５に記載の復調器。
【請求項８】前記Ａ／Ｄ変換器は、前記変調速度の２
倍で前記Ａ／Ｄ変換を行うものであり、前記第１及び第２のパラレル信号の各々は、奇数データ
信号及び偶数データ信号からなり、前記第１の並列処理型ＦＩＲフィルタは、奇数データ信
号及び偶数データ信号からなる第１のパラレル信号を受
けて、並列的にフィルタリングし、奇数フィルタ信号及
び偶数フィルタ信号からなる前記第１のフィルタ信号対
を出力するものであり、前記第２の並列処理型ＦＩＲフィルタは、奇数データ信
号及び偶数データ信号からなる第２のパラレル信号を受
けて、並列的にフィルタリングし、奇数フィルタ信号及
び偶数フィルタ信号からなる前記第２のフィルタ信号対
を出力するものであることを特徴とする請求項１に記載
の復調器。
【請求項９】前記第１及び第２の並列処理型ＦＩＲフ
ィルタの各々は、第１乃至第６の遅延器と、夫々に第１
乃至第１０の乗算係数の定義された第１乃至第１０の乗
算器と、第１乃至第６の加算器とを備えており、前記第１乃至第６の遅延器は、夫々、前記変調速度の逆
数で表される時間を遅延時間として有するものであり、前記第１、第５、第６及び第１０の乗算係数は、互いに
等しく、前記第２、第４、第７及び第９の乗算係数は、互いに等
しく、前記第３及び第８の乗算係数は、互いに等しく、前記第１及び第４の遅延器は、夫々、前記奇数データ信
号及び偶数データ信号を受けるものであり、前記第２及び第５の遅延器は、夫々、前記第１及び第４
の遅延器の出力を受けるものであり、前記第３及び第６の遅延器は、夫々、前記第２及び第５
の遅延器の出力を受けるものであり、前記第１及び第２の乗算器は、前記第１の遅延器の出力
を受けるものであり、前記第３及び第４の乗算器は、前記第２の遅延器の出力
を受けるものであり、前記第５の乗算器は、前記第３の遅延器の出力を受ける
ものであり、前記第６の乗算器は、前記第４の遅延器の出力を受ける
ものであり、前記第７及び第８の乗算器は、前記第５の遅延器の出力
を受けるものであり、前記第９及び第１０の乗算器は、前記第６の遅延器の出
力を受けるものであり、前記第１の加算器は、前記第１、第３及び第５の乗算器
の出力を受けるものであり、前記第２の加算器は、前記第２及び第４の乗算器の出力
を受けるものであり、前記第３の加算器は、前記第６、第８及び第１０の乗算
器の出力を受けるものであり、前記第４の加算器は、前記第７及び第９の乗算器の出力
を受けるものであり、前記第５の加算器は、前記第１及び第４の加算器の出力
を受け、当該第５の加算器の出力として、前記奇数フィ
ルタ信号を出力するものであり、前記第６の加算器は、前記第２及び第３の加算器の出力
を受け、当該第６の加算器の出力として、前記偶数フィ
ルタ信号を出力するものであることを特徴とする請求項
８に記載の復調器。
【請求項１０】前記第１及び第２の並列処理型ＦＩＲ
フィルタの各々は、第１乃至第６の遅延器と、夫々に第
１乃至第６の乗算係数の定義された第１乃至第６の乗算
器と、第１乃至第８の加算器とを備えており、前記第１乃至第６の遅延器は、夫々、前記変調速度の逆
数で表される時間を遅延時間として有するものであり、前記第１及び第４の乗算係数は、互いに等しく、前記第２及び第５の乗算係数は、互いに等しく、前記第３及び第６の乗算係数は、互いに等しく、前記第１及び第４の遅延器は、夫々、前記奇数データ信
号及び偶数データ信号を受けるものであり、前記第２及び第５の遅延器は、夫々、前記第１及び第４
の遅延器の出力を受けるものであり、前記第３及び第６の遅延器は、夫々、前記第２及び第５
の遅延器の出力を受けるものであり、前記第１の加算器は、前記第１及び第３の遅延器の出力
を受けるものであり、前記第２の加算器は、前記第１及び第２の遅延器の出力
を受けるものであり、前記第３の加算器は、前記第４及び第６の遅延器の出力
を受けるものであり、前記第４の加算器は、前記第５及び第６の遅延器の出力
を受けるものであり、前記第１の乗算器は、前記第１の加算器の出力を受ける
ものであり、前記第２の乗算器は、前記第２の加算器の出力を受ける
ものであり、前記第３の乗算器は、前記第２の遅延器の出力を受ける
ものであり、前記第４の乗算器は、前記第３の加算器の出力を受ける
ものであり、前記第５の乗算器は、前記第４の加算器の出力を受ける
ものであり、前記第６の乗算器は、前記第５の遅延器の出力を受ける
ものであり、前記第５の加算器は、前記第１及び第３の乗算器の出力
を受けるものであり、前記第６の加算器は、前記第４及び第６の乗算器の出力
を受けるものであり、前記第７の加算器は、前記第５の加算器と前記第５の乗
算器の出力を受け、当該第７の加算器の出力として、前
記奇数フィルタ信号を出力するものであり、前記第８の加算器は、前記第６の加算器と前記第２の乗
算器の出力を受け、当該第８の加算器の出力として、前
記偶数フィルタ信号を出力するものであることを特徴と
する請求項８に記載の復調器。
【請求項１１】前記第１及び第２の並列処理型ＦＩＲ
フィルタの各々は、第１乃至第６の遅延器と、夫々に第
１乃至第８の乗算係数の定義された第１乃至第８の乗算
器と、第１乃至第６の加算器とを備えており、前記第１乃至第６の遅延器は、夫々、前記変調速度の逆
数で表される時間を遅延時間として有するものであり、前記第１、第４、第５及び第８の乗算係数は、互いに等
しく、前記第２、第３、第６及び第７の乗算係数は、互いに等
しく、前記第１及び第４の遅延器は、夫々、前記奇数データ信
号及び偶数データ信号を受けるものであり、前記第２及び第５の遅延器は、夫々、前記第１及び第４
の遅延器の出力を受けるものであり、前記第３及び第６の遅延器は、夫々、前記第２及び第５
の遅延器の出力を受けるものであり、前記第１の乗算器は、前記第１の遅延器の出力を受ける
ものであり、前記第２及び第３の乗算器は、前記第２の遅延器の出力
を受けるものであり、前記第４の乗算器は、前記第３の遅延器の出力を受ける
ものであり、前記第５及び６の乗算器は、前記第５の遅延器の出力を
受けるものであり、前記第７及び第８の乗算器は、前記第６の遅延器の出力
を受けるものであり、前記第１の加算器は、前記第１及び第３の乗算器の出力
を受けるものであり、前記第２の加算器は、前記第２及び第４の乗算器の出力
を受けるものであり、前記第３の加算器は、前記第５及び第７の乗算器の出力
を受けるものであり、前記第４の加算器は、前記第６及び第８の乗算器の出力
を受けるものであり、前記第５の加算器は、前記第２及び第３の加算器の出力
を受け、当該第５の加算器の出力として、前記奇数フィ
ルタ信号を出力するものであり、前記第６の加算器は、前記第１及び第４の加算器の出力
を受け、当該第６の加算器の出力として、前記偶数フィ
ルタ信号を出力するものであることを特徴とする請求項
８に記載の復調器。
【請求項１２】直交変調された第１のＩＦ信号を受け
て、実際の搬送波周波数と実質的に同一の周波数を有す
る予測搬送波周波数との差が変調速度である所定の周波
数を用いて検波を行い、変調速度を擬似的な搬送波周波
数とする第２のＩＦ信号を出力するアナログ検波器と、前記第２のＩＦ信号を受けて、夫々、変調速度の４倍の
速度でＡ／Ｄ変換を行いシリアル信号を出力するＡ／Ｄ
変換器と、前記シリアル信号を受けて直交検波を行い、前記変調速
度と同じデータレートを有する複数の信号列からなる第
１及び第２のパラレル信号を出力する直交検波器と、前記第１のパラレル信号を前記変調速度で並列的にフィ
ルタリングして、２つのフィルタ信号からなる第１のフ
ィルタ信号対を出力するためのロールオフフィルタとし
て動作する第１の並列処理型ＦＩＲフィルタと前記第２
のパラレル信号を前記変調速度で並列的にフィルタリン
グして、２つのフィルタ信号からなる第２のフィルタ信
号対を出力するためのロールオフフィルタとして動作す
る第２の並列処理型ＦＩＲフィルタとを備えることを特
徴とする復調器。
【請求項１３】前記第１及び第２の並列処理型ＦＩＲ
フィルタは、前記第１及び第２のフィルタ信号対の各々
から選択された特定の一のフィルタ信号を第１及び第２
の復調信号として出力するものであることを特徴とする
請求項１２に記載の復調器。
【請求項１４】前記第１及び第２のフィルタ信号対を
受けて、搬送波に関する位相誤差を示す誤差信号を用い
て、前記アナログ検波器の処理において残っていた位相
のずれを除去する移相処理を前記変調速度で行い、第１
及び第２の復調信号を出力する並列移相器と、前記第１及び第２の復調信号をモニタして、前記誤差信
号を生成する誤差信号生成器とことを特徴とする請求項
１２に記載の復調器。
【請求項１５】前記誤差信号生成器は、前記第１及び第２の復調信号を受けて、該第１及び第２
の復調信号の基準点からの位相のずれを検出する搬送波
位相検出器と、該搬送波位相検出器に接続されたループフィルタと、該ループフィルタに接続され前記第１及び第２のフィル
タ信号対に夫々対応する第１及び第２の誤差信号を生成
するＮＣＯとを備えており、前記並列移相器は、前記第
１及び第２の誤差信号を用いて、搬送波に同期した前記
第１及び第２の復調信号を出力することを特徴とする請
求項１４に記載の復調器。
【請求項１６】前記並列移相器は、前記移相処理の結
果として、第１乃至第４の移相信号の組を出力するもの
であり、前記第１及び第２の移相信号は、前記第１のフィルタ信
号対に対応して生成されたものであり、前記第３及び第４の移相信号は、前記第２のフィルタ信
号対に対応して生成されたものであり、前記第１及び第２の復調信号は、夫々、該第１及び第３
の移相信号であることを特徴とする請求項１４に記載の
復調器。
【請求項１７】前記第１乃至第４の移相信号の夫々の
ＭＳＢを参照してクロック位相を検出するクロック位相
検出器と、該クロック位相検出器に接続されたループフ
ィルタと、該ループフィルタの出力をＤ／Ａ変換するＤ
／Ａ変換器と、該Ｄ／Ａ変換器の出力に従って制御され
たサンプリングクロックを前記Ａ／Ｄ変換器に供給する
ＶＣＯとを更に備えることを特徴とする請求項１６に記
載の復調器。
【請求項１８】前記第１及び第２のフィルタ信号対を
構成する計４つのフィルタ信号の夫々のＭＳＢを参照し
てクロック位相を検出するクロック位相検出器と、該ク
ロック位相検出器に接続されたループフィルタと、該ル
ープフィルタの出力をＤ／Ａ変換するＤ／Ａ変換器と、
該Ｄ／Ａ変換器の出力に従って制御されたサンプリング
クロックを前記Ａ／Ｄ変換器に供給するＶＣＯとを更に
備えることを特徴とする請求項１６に記載の復調器。
【請求項１９】前記Ａ／Ｄ変換器は、前記変調速度の
２倍で前記Ａ／Ｄ変換を行うものであり、前記第１及び第２のパラレル信号の各々は、奇数データ
信号及び偶数データ信号からなり、前記第１の並列処理型ＦＩＲフィルタは、奇数データ信
号及び偶数データ信号からなる第１のパラレル信号を受
けて、並列的にフィルタリングして、奇数フィルタ信号
及び偶数フィルタ信号からなる前記第１のフィルタ信号
対を出力するものであり、前記第２の並列処理型ＦＩＲフィルタは、奇数データ信
号及び偶数データ信号からなる第２のパラレル信号を受
けて、並列的にフィルタリングして、奇数フィルタ信号
及び偶数フィルタ信号からなる前記第２のフィルタ信号
対を出力するものであることを特徴とする請求項１２に
記載の復調器。
【請求項２０】前記第１及び第２の並列処理型ＦＩＲ
フィルタの各々は、第１乃至第６の遅延器と、夫々に第
１乃至第１０の乗算係数の定義された第１乃至第１０の
乗算器と、第１乃至第６の加算器とを備えており、前記第１乃至第６の遅延器は、夫々、前記変調速度の逆
数で表される時間を遅延時間として有するものであり、前記第１、第５、第６及び第１０の乗算係数は、互いに
等しく、前記第２、第４、第７及び第９の乗算係数は、互いに等
しく、前記第３及び第８の乗算係数は、互いに等しく、前記第１及び第４の遅延器は、夫々、前記奇数データ信
号及び偶数データ信号を受けるものであり、前記第２及び第５の遅延器は、夫々、前記第１及び第４
の遅延器の出力を受けるものであり、前記第３及び第６の遅延器は、夫々、前記第２及び第５
の遅延器の出力を受けるものであり、前記第１及び第２の乗算器は、前記第１の遅延器の出力
を受けるものであり、前記第３及び第４の乗算器は、前記第２の遅延器の出力
を受けるものであり、前記第５の乗算器は、前記第３の遅延器の出力を受ける
ものであり、前記第６の乗算器は、前記第４の遅延器の出力を受ける
ものであり、前記第７及び第８の乗算器は、前記第５の遅延器の出力
を受けるものであり、前記第９及び第１０の乗算器は、前記第６の遅延器の出
力を受けるものであり、前記第１の加算器は、前記第１、第３及び第５の乗算器
の出力を受けるものであり、前記第２の加算器は、前記第２及び第４の乗算器の出力
を受けるものであり、前記第３の加算器は、前記第６、第８及び第１０の乗算
器の出力を受けるものであり、前記第４の加算器は、前記第７及び第９の乗算器の出力
を受けるものであり、前記第５の加算器は、前記第１及び第４の加算器の出力
を受け、当該第５の加算器の出力として、前記奇数フィ
ルタ信号を出力するものであり、前記第６の加算器は、前記第２及び第３の加算器の出力
を受け、当該第６の加算器の出力として、前記偶数フィ
ルタ信号を出力するものであることを特徴とする請求項
１９に記載の復調器。
【請求項２１】前記第１及び第２の並列処理型ＦＩＲ
フィルタの各々は、第１乃至第６の遅延器と、夫々に第
１乃至第６の乗算係数の定義された第１乃至第６の乗算
器と、第１乃至第８の加算器とを備えており、前記第１乃至第６の遅延器は、夫々、前記変調速度の逆
数で表される時間を遅延時間として有するものであり、前記第１及び第４の乗算係数は、互いに等しく、前記第２及び第５の乗算係数は、互いに等しく、前記第３及び第６の乗算係数は、互いに等しく、前記第１及び第４の遅延器は、夫々、前記奇数データ信
号及び偶数データ信号を受けるものであり、前記第２及び第５の遅延器は、夫々、前記第１及び第４
の遅延器の出力を受けるものであり、前記第３及び第６の遅延器は、夫々、前記第２及び第５
の遅延器の出力を受けるものであり、前記第１の加算器は、前記第１及び第３の遅延器の出力
を受けるものであり、前記第２の加算器は、前記第１及び第２の遅延器の出力
を受けるものであり、前記第３の加算器は、前記第４及び第６の遅延器の出力
を受けるものであり、前記第４の加算器は、前記第５及び第６の遅延器の出力
を受けるものであり、前記第１の乗算器は、前記第１の加算器の出力を受ける
ものであり、前記第２の乗算器は、前記第２の加算器の出力を受ける
ものであり、前記第３の乗算器は、前記第２の遅延器の出力を受ける
ものであり、前記第４の乗算器は、前記第３の加算器の出力を受ける
ものであり、前記第５の乗算器は、前記第４の加算器の出力を受ける
ものであり、前記第６の乗算器は、前記第５の遅延器の出力を受ける
ものであり、前記第５の加算器は、前記第１及び第３の乗算器の出力
を受けるものであり、前記第６の加算器は、前記第４及び第６の乗算器の出力
を受けるものであり、前記第７の加算器は、前記第５の加算器と前記第５の乗
算器の出力を受け、当該第７の加算器の出力として、前
記奇数フィルタ信号を出力するものであり、前記第８の加算器は、前記第６の加算器と前記第２の乗
算器の出力を受け、当該第８の加算器の出力として、前
記偶数フィルタ信号を出力するものであることを特徴と
する請求項１９に記載の復調器。
【請求項２２】前記第１及び第２の並列処理型ＦＩＲ
フィルタの各々は、第１乃至第６の遅延器と、夫々に第
１乃至第８の乗算係数の定義された第１乃至第８の乗算
器と、第１乃至第６の加算器とを備えており、前記第１乃至第６の遅延器は、夫々、前記変調速度の逆
数で表される時間を遅延時間として有するものであり、前記第１、第４、第５及び第８の乗算係数は、互いに等
しく、前記第２、第３、第６及び第７の乗算係数は、互いに等
しく、前記第１及び第４の遅延器は、夫々、前記奇数データ信
号及び偶数データ信号を受けるものであり、前記第２及び第５の遅延器は、夫々、前記第１及び第４
の遅延器の出力を受けるものであり、前記第３及び第６の遅延器は、夫々、前記第２及び第５
の遅延器の出力を受けるものであり、前記第１の乗算器は、前記第１の遅延器の出力を受ける
ものであり、前記第２及び第３の乗算器は、前記第２の遅延器の出力
を受けるものであり、前記第４の乗算器は、前記第３の遅延器の出力を受ける
ものであり、前記第５及び６の乗算器は、前記第５の遅延器の出力を
受けるものであり、前記第７及び第８の乗算器は、前記第６の遅延器の出力
を受けるものであり、前記第１の加算器は、前記第１及び第３の乗算器の出力
を受けるものであり、前記第２の加算器は、前記第２及び第４の乗算器の出力
を受けるものであり、前記第３の加算器は、前記第５及び第７の乗算器の出力
を受けるものであり、前記第４の加算器は、前記第６及び第８の乗算器の出力
を受けるものであり、前記第５の加算器は、前記第２及び第３の加算器の出力
を受け、当該第５の加算器の出力として、前記奇数フィ
ルタ信号を出力するものであり、前記第６の加算器は、前記第１及び第４の加算器の出力
を受け、当該第６の加算器の出力として、前記偶数フィ
ルタ信号を出力するものであることを特徴とする請求項
１９に記載の復調器。
【請求項２３】シリアルデータ信号をシリアルパラレ
ル変換して得られる奇数データ信号及び偶数データ信号
を受けて、並列的にフィルタリングし、奇数フィルタ信
号及び偶数フィルタ信号を出力する並列ロールオフフィ
ルタとして動作するに適する並列処理型ＦＩＲフィルタ
であって、第１乃至第６の遅延器と、夫々に第１乃至第１０の乗算
係数の定義された第１乃至第１０の乗算器と、第１乃至
第６の加算器とを備えており、前記第１乃至第６の遅延器は、夫々、所定の時間を遅延
時間として有するものであり、前記第１、第５、第６及び第１０の乗算係数は、互いに
等しく、前記第２、第４、第７及び第９の乗算係数は、互いに等
しく、前記第３及び第８の乗算係数は、互いに等しく、前記第１及び第４の遅延器は、夫々、前記奇数データ信
号及び偶数データ信号を受けるものであり、前記第２及び第５の遅延器は、夫々、前記第１及び第４
の遅延器の出力を受けるものであり、前記第３及び第６の遅延器は、夫々、前記第２及び第５
の遅延器の出力を受けるものであり、前記第１及び第２の乗算器は、前記第１の遅延器の出力
を受けるものであり、前記第３及び第４の乗算器は、前記第２の遅延器の出力
を受けるものであり、前記第５の乗算器は、前記第３の遅延器の出力を受ける
ものであり、前記第６の乗算器は、前記第４の遅延器の出力を受ける
ものであり、前記第７及び第８の乗算器は、前記第５の遅延器の出力
を受けるものであり、前記第９及び第１０の乗算器は、前記第６の遅延器の出
力を受けるものであり、前記第１の加算器は、前記第１、第３及び第５の乗算器
の出力を受けるものであり、前記第２の加算器は、前記第２及び第４の乗算器の出力
を受けるものであり、前記第３の加算器は、前記第６、第８及び第１０の乗算
器の出力を受けるものであり、前記第４の加算器は、前記第７及び第９の乗算器の出力
を受けるものであり、前記第５の加算器は、前記第１及び第４の加算器の出力
を受け、当該第５の加算器の出力として、前記奇数フィ
ルタ信号を出力するものであり、前記第６の加算器は、前記第２及び第３の加算器の出力
を受け、当該第６の加算器の出力として、前記偶数フィ
ルタ信号を出力するものであることを特徴とする並列処
理型ＦＩＲフィルタ。
【請求項２４】シリアルデータ信号をシリアルパラレ
ル変換して得られる奇数データ信号及び偶数データ信号
を受けて、並列的にフィルタリングし、奇数フィルタ信
号及び偶数フィルタ信号を出力する並列ロールオフフィ
ルタとして動作するに適する並列処理型ＦＩＲフィルタ
であって、第１乃至第６の遅延器と、夫々に第１乃至第６の乗算係
数の定義された第１乃至第６の乗算器と、第１乃至第８
の加算器とを備えており、前記第１乃至第６の遅延器は、夫々、所定の時間を遅延
時間として有するものであり、前記第１及び第４の乗算係数は、互いに等しく、前記第２及び第５の乗算係数は、互いに等しく、前記第３及び第６の乗算係数は、互いに等しく、前記第１及び第４の遅延器は、夫々、前記奇数データ信
号及び偶数データ信号を受けるものであり、前記第２及び第５の遅延器は、夫々、前記第１及び第４
の遅延器の出力を受けるものであり、前記第３及び第６の遅延器は、夫々、前記第２及び第５
の遅延器の出力を受けるものであり、前記第１の加算器は、前記第１及び第３の遅延器の出力
を受けるものであり、前記第２の加算器は、前記第１及び第２の遅延器の出力
を受けるものであり、前記第３の加算器は、前記第４及び第６の遅延器の出力
を受けるものであり、前記第４の加算器は、前記第５及び第６の遅延器の出力
を受けるものであり、前記第１の乗算器は、前記第１の加算器の出力を受ける
ものであり、前記第２の乗算器は、前記第２の加算器の出力を受ける
ものであり、前記第３の乗算器は、前記第２の遅延器の出力を受ける
ものであり、前記第４の乗算器は、前記第３の加算器の出力を受ける
ものであり、前記第５の乗算器は、前記第４の加算器の出力を受ける
ものであり、前記第６の乗算器は、前記第５の遅延器の出力を受ける
ものであり、前記第５の加算器は、前記第１及び第３の乗算器の出力
を受けるものであり、前記第６の加算器は、前記第４及び第６の乗算器の出力
を受けるものであり、前記第７の加算器は、前記第５の加算器と前記第５の乗
算器の出力を受け、当該第７の加算器の出力として、前
記奇数フィルタ信号を出力するものであり、前記第８の加算器は、前記第６の加算器と前記第２の乗
算器の出力を受け、当該第８の加算器の出力として、前
記偶数フィルタ信号を出力するものであることを特徴と
する並列処理型ＦＩＲフィルタ。
【請求項２５】シリアルデータ信号をシリアルパラレ
ル変換して得られる奇数データ信号及び偶数データ信号
を受けて、並列的にフィルタリングし、奇数フィルタ信
号及び偶数フィルタ信号を出力する並列ロールオフフィ
ルタとして動作するに適する並列処理型ＦＩＲフィルタ
であって、第１乃至第６の遅延器と、夫々に第１乃至第８の乗算係
数の定義された第１乃至第８の乗算器と、第１乃至第６
の加算器とを備えており、前記第１乃至第６の遅延器は、夫々、所定の時間を遅延
時間として有するものであり、前記第１、第４、第５及び第８の乗算係数は、互いに等
しく、前記第２、第３、第６及び第７の乗算係数は、互いに等
しく、前記第１及び第４の遅延器は、夫々、前記奇数データ信
号及び偶数データ信号を受けるものであり、前記第２及び第５の遅延器は、夫々、前記第１及び第４
の遅延器の出力を受けるものであり、前記第３及び第６の遅延器は、夫々、前記第２及び第５
の遅延器の出力を受けるものであり、前記第１の乗算器は、前記第１の遅延器の出力を受ける
ものであり、前記第２及び第３の乗算器は、前記第２の遅延器の出力
を受けるものであり、前記第４の乗算器は、前記第３の遅延器の出力を受ける
ものであり、前記第５及び６の乗算器は、前記第５の遅延器の出力を
受けるものであり、前記第７及び第８の乗算器は、前記第６の遅延器の出力
を受けるものであり、前記第１の加算器は、前記第１及び第３の乗算器の出力
を受けるものであり、前記第２の加算器は、前記第２及び第４の乗算器の出力
を受けるものであり、前記第３の加算器は、前記第５及び第７の乗算器の出力
を受けるものであり、前記第４の加算器は、前記第６及び第８の乗算器の出力
を受けるものであり、前記第５の加算器は、前記第２及び第３の加算器の出力
を受け、当該第５の加算器の出力として、前記奇数フィ
ルタ信号を出力するものであり、前記第６の加算器は、前記第１及び第４の加算器の出力
を受け、当該第６の加算器の出力として、前記偶数フィ
ルタ信号を出力するものであることを特徴とする並列処
理型ＦＩＲフィルタ。