JP3425947B2 - 遷移信号制御回路及びそれを用いた調停装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パイプライン制御
等で用いられ、MullerＣ素子で構成された新しい回路方
式の遷移信号制御回路と、それを用いたバス等の所定の
資源を共同使用する際のデバイスの競合を調停する調停
装置に関するものである。

【０００２】

【従来の技術】従来、このような分野に関する技術とし
ては、例えば、次のような文献に記載されるものがあっ
た。 文献１：雑誌「ｂｉｔ」，vol.22,No.3,共立出版
（株），P.246-268に記載された1988年度ＡＣＭチュー
リング賞受賞記念講演論文（Ivan E.Sutherland著:Micr
opipelines,CACM,Vol.32,No.6,pp.720-378） 文献２：特開平６−９０１６５号公報 文献３：特開平６−９６０１９号公報 文献４：特開平６−２４４８９０号公報 文献５：特開平１１−３２０６号公報

【０００３】例えば、文献１に記載されているように、
近年、従来のクロック制御ロジック（clocked logic ）
に対比される概念として、遷移信号制御（transition s
ignalling ）という概念が登場した。これは、非同期設
計法（Asyncronous Design Methodologies）の一分野で
ある。

【０００４】従来のクロック制御ロジックは、全ての信
号が２値で、その時間が画一化（discrete）できるとい
う前提に立っていた。これは、論理回路の入力条件と結
果を代数式によって表わす論理であるブールロジック
（Boolean logic）が適用できることを意味し、比較的
大規模な回路でも回路設計が容易になるという効果を生
じた。非同期設計法でも、全ての信号が２値であるが、
その時間は画一化されないところが従来のクロック制御
ロジックと異なる。その結果、次のような３つの長所が
指摘されている。

【０００５】第１の長所は、クロックの鈍り（clock sk
ew）に伴う弊害、例えば、大規模回路でいわゆるひげ
（glitch）が発生したりすることを抑えることができ
る。

【０００６】第２の長所は、クロック制御ロジックでは
論理動作に不必要な部分が常時クロック動作しているの
で、消費電力が大きいという欠点があったが、非同期設
計法では、その計算に必要な部分さえ動作していればよ
いので、その消費電力を抑えることができる。

【０００７】第３の長所は、クロック制御ロジックでは
クリチカルパス（critical path、最長経路）に全体の
スピードが支配されてしまうが、非同期設計法では平均
的なスピードを確保することができる。

【０００８】遷移信号制御回路は、イベント（event、
事象）のような論理組合せを形成するモジュールから構
成されている。遷移信号制御では、信号の立上り遷移と
立下り遷移は同じ意味をもち、これらの立上り遷移と立
下り遷移をイベントと呼ぶ。遷移信号制御では、立上り
遷移と立下り遷移の区別を行わず、立上り及び立下りの
両エッジをトリガイベントとして用いるため、潜在的に
は従来のクロック制御の２倍の高速性を実現できる。

【０００９】文献１に記載されているように、例えば、
MullerＣ素子は、遷移信号制御回路の１つであって、遷
移イベントに対する論理積（以下「ＡＮＤ」という。）
機能を提供する。遷移信号制御ではこの他に、遷移イベ
ントに対する論理和（以下「ＯＲ」という。）機能を提
供する排他的論理和（以下「ＸＯＲ」という。）素子や
トグル（TOGGLE）素子等がある。

【００１０】図７（ａ）、（ｂ）は遷移信号制御回路の
１つである従来のインバータ付MullerＣ素子の説明図で
あり、同図（ａ）は論理記号図、及び同図（ｂ）は論理
回路図である。このインバータ付MullerＣ素子１０は、
遷移信号である例えば２つの要求イベントReqIn１，Req
In２を入力し、遷移信号である要求イベントReqOut１を
出力する素子であり、信号反転用のインバータ１１、２
入力ＡＮＤゲート１２，１３，１４、及び３入力ＯＲゲ
ート１５より構成されている。

【００１１】入力される要求イベントReqIn ２はインバ
ータ１１で反転され、この出力端子にＡＮＤゲート１
３，１４が接続されている。要求イベントReqIn１，Req
Out１は、ＡＮＤゲート１２に入力される。要求イベン
トReqIn１とインバータ１１の出力信号は、ＡＮＤゲー
ト１３に入力される。インバータ１１の出力信号と要求
イベントReqOut１は、ＡＮＤゲート１４に入力される。
これらのＡＮＤゲート１２，１３，１４は、ＯＲゲート
１５に接続され、このＯＲゲート１５の出力端子から要
求イベントRegOut１が出力されるようになっている。Ａ
ＮＤゲート１２及びＯＲゲート１５により、ラッチ回路
が構成されると共に、ＡＮＤゲート１４及びＯＲゲート
１５により、ラッチ回路が構成されている。

【００１２】このようなインバータ付MullerＣ素子１０
では、２つの入力の要求イベントReqIn１，ReqIn ２が
互いに異なる値（例えば、論理“Ｈ”と“Ｌ”）のと
き、出力の要求イベントReqOut１として、要求イベント
ReqIn １と同じ値がＯＲゲート１５から出力され、この
値は、その後入力の要求イベントReqIn １，ReqIn ２の
いずれかが変化したときも、ＡＮＤゲート１２及びＯＲ
ゲート１５によるラッチ回路、あるいはＡＮＤゲート１
４及びＯＲゲート１５によるラッチ回路で保持される。
２つの入力の要求イベントReqIn １とReqIn ２が共に同
じ値（例えば、論理“Ｈ”と“Ｈ”、あるいは論理
“Ｌ”と“Ｌ”）のときで、その後入力のいずれかが変
化した場合は、出力の要求イベントReqOut１として、要
求イベントReqIn １と同じ値がＯＲゲート１５から出力
される。

【００１３】２つの入力の要求イベントReqIn １ とReq
In ２の双方が同時に変化することは、リセット・セッ
ト型フリップフロップ（Flip-Flop）と同様に想定され
ていない。

【００１４】上述したように、一般に、ReqIn １，ReqI
n ２及びReqOut１等の遷移信号は、論理装置に対するイ
ベントとして促えることができ、MullerＣ素子は、その
イベントに対してＡＮＤゲートとして動作する。これに
対し、インバータ付MullerＣ素子は、入力の双方に相異
なる論理のイベントが起こった場合にのみ、そのイベン
トを伝達する。これが、イベントの方向性ある流れを作
る基本になっている。

【００１５】文献１に記載されているように、パイプラ
インとはデータを流れ作業的に処理するものであり、こ
のパイプラインではデータの記憶及び処理が行われる。
パイプラインは、クロック制御（各部が外部から分配さ
れたクロックに応じて動作）、あるいはイベント駆動
（各部が、局所的なイベントが発生するたびに独立に動
作）で動作する。

【００１６】ある種のパイプラインは、非弾性的（inel
astic ）であり、パイプライン内部のデータ量が固定さ
れている。非弾性的なパイプラインでは、入力と出力の
速度は正確に一致していなければならず、これは処理ロ
ジックを取除いた場合にシフトレジスタのように動作を
する。これに対し、弾性的（elastic ）なパイプライン
では、パイプライン内部のデータ量は可変であり、入力
と出力の速度がバッファリングによって時々刻々と変わ
りうる。弾性的なパイプラインでは、処理ロジックを取
除いた場合、ＦＩＦＯ（First-In First-Out）メモリと
して動作する。単純な構成でイベント駆動かつ弾性的な
パイプライン（内部処理の有無に関わらず）は、マイク
ロパイプライン（micropipeline）と呼ばれている。

【００１７】図８は、文献１等に記載された従来のマイ
クロパイプラインの制御回路を示す概念図である。この
マイクロパイプラインの制御回路は、左側ブロック２０
−１と右側ブロック２０−２を有している。左側ブロッ
ク２０−１は、遷移信号である要求イベントReq(1)と右
側ブロック２０−２からの遷移信号である応答イベント
Ack(2)とを入力する、図７と同様のインバータ付Muller
Ｃ素子１０−１を有し、このインバータ付MullerＣ素子
１０−１の出力端子から、遷移信号である応答イベント
Ack(1)が出力される。インバータ付MullerＣ素子１０−
１の出力端子には、応答イベントAck(1)を遅延時間DELA
Y１だけ遅延させて遷移信号である要求イベントReq(2)
を出力する遅延素子２１−１が接続されている。

【００１８】同様に、右側ブロック２０−２は、遷移信
号である要求イベントReq(2)と遷移信号である応答イベ
ントAck(3)とを入力する、図７と同様のインバータ付Mu
llerＣ素子１０−２を有し、この出力端子にインバータ
付MullerＣ素子１０−１及び遅延素子２１−２が接続さ
れている。遅延素子２１−２は、インバータ付MullerＣ
素子１０−２から出力される遷移信号である応答イベン
トAck(2)を入力し、これを遅延時間DELAY２だけ遅延さ
せて遷移信号である要求イベントReq(3)を出力する素子
である。

【００１９】図８では、このマイクロパイプラインの制
御回路によって制御を受ける論理回路は図中で省略され
ているが、１点鎖線によって当該論理回路を通過するデ
ータの流れ（入力データDin から出力データDoutへ）が
示されている。文献１では、制御を受ける論理回路とし
てラッチ回路、デコード回路、及び乗算回路が例示され
ている。

【００２０】図９は、図８のマイクロパイプラインの制
御装置の動作を示すタイミング波形図である。以下、図
９を参照しつつ、図８のマイクロパイプラインの制御回
路の動作を説明する。

【００２１】上述したように、図８のマイクロパイプラ
インの制御回路は、２つのブロックの組合せで構成され
ており、左側ブロック２０−１と右側ブロック２０−２
は共に同じ回路構成である。

【００２２】例えば、左側ブロック２０−１に要求イベ
ントReq(1)が起こったとき（論理“Ｈ”に対応する）、
右側ブロック２０−２が未だ活性化しておらず、応答イ
ベントAck(2)が発生していなければ（論理“Ｌ”に対応
する）、インバータ付MullerＣ素子１０−１から応答イ
ベントAck(1)が発生して図示しない論理回路に対する制
御を獲得する（このリンクは、図９のＬ１で示されてい
る）。応答イベントAck(1)は、遅延素子２１−１で一定
の遅延時間DELAY １だけ遅延され、右側ブロック２０−
２に対する要求イベントReq(2)になる（このリンクは、
図９のＬ２で示されている）。

【００２３】すると右側ブロック２０−２でも、全く同
じ論理により、インバータ付MullerＣ素子１０−２から
応答イベントAck(2)が発生し、インバータ付MullerＣ素
子１０−１に帰還するので、応答イベントAck(1)はその
制御を失ってしまう（このリンクは、図９のＬ３及びＬ
５で示されている）。つまり、インバータ付MullerＣ素
子１０−１から発生した応答イベントAck(1)は、遅延素
子２１−１の一定の遅延時間DELAY １の間だけ図示しな
い論理回路に対する制御を獲得し、その後、制御はイン
バータ付MullerＣ素子１０−２から発生する応答イベン
トAck(2)に移ってしまうのである。

【００２４】なお、要求イベントReq(1)自身も、図示し
ない左側ブロック２０−０において、やはり図示しない
遅延素子の遅延時間DELAY ０の後、そのイベントが消滅
する（これは図９のリンクＬ４で示されている）。同様
に、遅延素子２１−１から出力された要求イベントReq
(2)は、左側ブロック２０−１において遅延時間DELAY１
の後、そのイベントが消滅する（これは図９のリンクＬ
４で示されている）。

【００２５】しかし、左側ブロック２０−１に要求イベ
ントReq(1)が起こったとき、右側ブロック２０−２が既
に活性化してイベントAck(2)が発生していれば、インバ
ータ付MullerＣ素子１０−２の性質から何ら応答イベン
トAck(1)は変化しない。この様子は、無効になったリン
クＬ３（破線）として、図９のイベントAck(2)#1及びリ
ンクＬ７で生起したイベントAck(1)#1に示されている。

【００２６】なお、応答イベントAck(2)の消滅も、応答
イベントAck(1)の消滅と同様であり、インバータ付Mull
erＣ素子１０−２に入力される応答イベントAck(3)を受
けて、図９のリンクＬ８で消滅する。

【００２７】ここで、図９の遅延時間DELAY ０，DELAY
１，DELAY ２のもつ意味は、非常に重大である。仮に遅
延時間DELAYO，DELAY1，DELAY2がないとした場合、図示
しない制御を受ける論理回路の遅延時間を確保すること
ができず、遷移信号である要求イベントReq(1)，…及び
応答イベントAck(1)，…は暴走し、結果的に非同期遷移
信号制御を実現することができない。

【００２８】文献１の記載によれば、図８の制御回路は
簡単なステージ状態規則に従って動作する。つまり、先
行するブロック２０−２と後続するブロック２０−１の
状態が異なるときは、先行するブロック２０−２の状態
を後続するブロック２０−１に伝達し、そうでなければ
現在の状態を保つ。そしてこのステージ状態規則は、海
洋波や電磁波を定義する微分方程式が類推される。実
際、図８のマイクロパイプラインの制御回路において、
イベントが巡回するループの中にはインバータ付Muller
Ｃ素子１０−１，１０−２のインバータが１つ含まれて
いるので、各ループは発振し、要求イベントReq(1)等は
図８の右側に伝搬し、応答イベントAck(1)等は図８の左
側に伝搬する。

【００２９】例えば、図９のタイミング波形で言えば、
応答イベントACK(1)は応答イベントAck(2)に遷移した。
このように、図８の制御回路は、左側ブロック２０−１
でイベントが生じていれば、そのイベントが右側ブロッ
ク２０−２に伝達されることから、これらの動作はＦＩ
ＦＯに類似すると見ることができる。ここでは、イベン
トはＦＩＦＯ内に堆積し、左側ブロック２０−１のイベ
ントが終了することによって、順次右側ブロック２０−
２，…に伝達されていく。この動作は全体として、マイ
クロパイプラインの制御に好都合である。

【００３０】

【発明が解決しようとする課題】しかしながら、従来の
図８のマイクロパイプラインの制御回路では、下記の
（ａ）、（ｂ）で説明するように、これを用いた非同期
遷移信号制御の応用範囲が狭いという課題があった。

【００３１】（ａ）図８のマイクロパイプラインの制御
回路においては、いずれも一定の遅延時間DELAY１ ，…
の間だけ制御が有効になり、その後、制御は後続するブ
ロックへあたかも波のように伝搬して行く。制御を受け
る図示しない論理回路の論理遅延時間がその制御の伝搬
時間を越えない限り、この非同期遷移信号制御は有効に
作用する。しかし、制御の伝搬が必ずしも有効な信号制
御にならない場合がある。一般にプロセッサ等のような
装置は、様々な入出力インタフェースを有するデバイス
で構成されている。そしてデバイスの中には、遅延時間
の上限が確定していないため、非同期遷移信号制御に組
入れることができないものが多い。割込制御が要求され
るデバイス、例えばＤＭＡ（Direct Memory Access、メ
モリ間の直接データ転送）及びタイマ等はこれに該当
し、図８のマイクロパイプラインの制御回路を用いた非
同期遷移信号制御ができない。

【００３２】（ｂ）図１０は、従来の一般的なバス調停
装置（Bus Arbitrator ）の概略の構成図である。この
バス調停装置では、メモリ等の複数個Ｎのデバイス３０
−１〜３０−Ｎが共通バス３１に接続され、バス使用希
望の調停を制御回路３２で行っている。デバイス３０−
１〜３０−Ｎは、共通バス３１を使用する場合にはデバ
イス要求信号Req１〜ReqＮを制御回路３２へ出力する。
制御回路３２では、デバイス要求信号Req１〜ReqＮの競
合を調停し、ある１つのデバイス（３０−１〜３０−Ｎ
のうちの１つ）に対してデバイス許可信号（Grant１〜G
rantＮのうちの１つ）を与え、一定期間、共通バス３１
を使用させ、他のデバイスの使用を待たす。

【００３３】このようなバス調停装置の制御回路３２
を、図８のマイクロパイプラインの制御回路で構成する
場合を考える。共通バス３１を使用するデバイス３０−
１〜３０−Ｎが該共通バス３１を占有する時間は、デバ
イス３０−１〜３０−Ｎに依存して不規則である。この
ため一般的には、このような非同期遷移信号制御には不
向きと考えられる。

【００３４】本発明は、前記従来技術がもっていた課題
を解決し、バス調停装置等に応用できる非同期遷移信号
制御を実現する遷移信号制御回路と、これを用いた調停
装置を提供することを目的とする。

【００３５】

【課題を解決するための手段】従来の図８に示すマイク
ロパイプラインの制御回路のような、制御信号と制御を
受ける図示しない論理回路との結合を有する論理構造を
離れて、制御信号のみの論理構造を作り出すと、バス調
停装置等に応用できる非同期遷移信号制御を実現するこ
とができる。そこで、本発明では、バス調停装置等に応
用できる非同期遷移信号制御を実現するために、新しい
概念に基づく回路方式を提案している

【００３６】即ち、本発明のうちの第１の発明では、遷
移信号制御回路において、第１のインバータ付MullerＣ
素子と、ゲート回路と、第２のインバータ付MullerＣ素
子とを備えている。

【００３７】前記第１のインバータ付MullerＣ素子は、
論理値が遷移する第１の遷移信号を入力する第１の正入
力端子、論理値が遷移する帰還信号を入力する第１の負
入力端子、及び論理値が遷移する第２の遷移信号を出力
する第１の出力端子を有し、前記第１の遷移信号と前記
帰還信号とが異なる論理値のときには該第１の遷移信号
と同じ論理値の前記第２の遷移信号を前記第１の出力端
子から出力し、前記第１の遷移信号と前記帰還信号とが
同じ論理値のときには前の状態を保持する素子である。

【００３８】前記ゲート回路は、前記第１のインバータ
付MullerＣ素子の第１の出力端子から出力された前記第
２の遷移信号を入力する第１の入力端子、制御信号を入
力する第２の入力端子、及び前記制御信号によりオン、
オフ動作してオン状態のときには前記第２の遷移信号に
対応した出力信号を出力する第２の出力端子を有する回
路である。

【００３９】さらに、前記第２のインバータ付MullerＣ
素子は、前記ゲート回路から出力された前記出力信号を
入力する第２の正入力端子、論理値が遷移する第３の遷
移信号を入力する第２の負入力端子、及び前記帰還信号
を前記第１のインバータ付MullerＣ素子の第１の負入力
端子へ出力する第３の出力端子を有し、前記ゲート回路
の前記出力信号と前記第３の遷移信号とが異なる論理値
のときには該出力信号と同じ論理値の前記帰還信号を前
記第３の出力端子から出力し、前記ゲート回路の前記出
力信号と前記第３の遷移信号とが同じ論理値のときには
前の状態を保持する素子である。

【００４０】この第１の発明では、制御信号のみの論理
構造を特徴とし、具体的にはトークン（token ）という
概念を導入している。そして、制御信号によりオン、オ
フ動作をするゲート回路と、この出力側に接続された第
２のインバータ付MullerＣ素子とで構成されるループ内
に、トークンの保持が可能になる。このようなトークン
の受渡しが可能な新しい非同期の遷移信号制御回路を用
いることにより、バス調停装置等を実現できる。

【００４１】第２の発明は、遷移信号制御回路におい
て、第１のインバータ付MullerＣ素子と、第１のゲート
回路と、第２のインバータ付MullerＣ素子と、第３のゲ
ート回路と、第４のゲート回路とを備えている。

【００４２】前記第１のインバータ付MullerＣ素子は、
第１の発明の第１のインバータ付MullerＣ素子と同様
に、論理値が遷移する第１の遷移信号を入力する第１の
正入力端子、論理値が遷移する帰還信号を入力する第１
の負入力端子、及び論理値が遷移する第２の遷移信号を
出力する第１の出力端子を有し、前記第１の遷移信号と
前記帰還信号とが異なる論理値のときには該第１の遷移
信号と同じ論理値の前記第２の遷移信号を前記第１の出
力端子から出力し、前記第１の遷移信号と前記帰還信号
とが同じ論理値のときには前の状態を保持する素子であ
る。

【００４３】前記第１のゲート回路は、第１の発明のゲ
ート回路と同様に、前記第１のインバータ付MullerＣ素
子の第１の出力端子から出力された前記第２の遷移信号
を入力する第１の入力端子、論理値が遷移する第１の制
御信号を入力する第２の入力端子、及び前記第１の制御
信号によりオン、オフ動作してオン状態のときには前記
第２の遷移信号に対応した出力信号を出力する回路であ
る。

【００４４】前記第２のインバータ付MullerＣ素子は、
第１の発明の第２のインバータ付MullerＣ素子と同様
に、前記第１のゲート回路から出力された前記出力信号
を入力する第２の正入力端子、論理値が遷移する第３の
遷移信号を入力する第２の負入力端子、及び前記帰還信
号を出力する第３の出力端子を有し、前記第１のゲート
回路の前記出力信号と前記第３の遷移信号とが異なる論
理値のときには該出力信号と同じ論理値の前記帰還信号
を前記第３の出力端子から出力し、前記第１のゲート回
路の前記出力信号と前記第３の遷移信号とが同じ論理値
のときには前の状態を保持する素子である。

【００４５】前記第２のゲート回路は、前記第２のイン
バータ付MullerＣ素子の第３の出力端子に接続された第
３の入力端子、論理値が遷移する第２の制御信号を入力
する第４の入力端子、及び前記第２の制御信号によりオ
ン、オフ動作して該第２の制御信号が第２の論理のとき
にオン状態となって前記帰還信号に対応した第４の遷移
信号を出力する回路である。

【００４６】さらに、前記第３のゲート回路は、前記第
２のインバータ付MullerＣ素子の第３の出力端子に接続
された第５の入力端子、前記第２の制御信号を入力する
第６の入力端子、及び前記第２の制御信号によりオン、
オフ動作して該第２の制御信号が第１の論理のときにオ
ン状態となって前記帰還信号に対応した前記第１の制御
信号を前記第１のゲート回路の第２の入力端子へ出力す
る第５の出力端子を有する回路である。

【００４７】この第２の発明では、第２の制御信号が入
力されると、第２と第３のゲート回路がオン、オフ動作
する。第２の制御信号が第２の論理のときには、第２の
ゲート回路がオン状態となり、帰還信号に対応した第４
の遷移信号が出力される。第２の制御信号が第１の論理
のときには、第３のゲート回路がオン状態となり、帰還
信号に対応した第１の制御信号が、第１のゲート回路の
第２の入力端子へ出力される。そして、第２の制御信号
が入力されたときに、第１のゲート回路及び第２のイン
バータ付MullerＣ素子によってトークンを保持していれ
ば、第３のゲート回路から第１の制御信号を出力する。
このようなトークンの受渡しを行う新しい非同期の遷移
信号制御回路を用いれば、バス調停装置等を実現でき
る。

【００４８】第３の発明は、調停装置において、バス等
の所定の資源を共同利用する際に第２の制御信号をそれ
ぞれ出力して利用の要求をする複数個のデバイスと、前
記複数個のデバイスに対応して第２の発明の遷移信号制
御回路が複数個設けられた制御手段とを備えている。

【００４９】前記制御手段は、これに設けられた前記複
数個の遷移信号制御回路のうちの、前段の遷移信号制御
回路における第４の遷移信号を出力する出力端子が、後
段の遷移信号制御回路における第１の遷移信号を入力す
る入力端子に接続され、かつ前段の遷移信号制御回路に
おける第３の遷移信号を入力する入力端子が、後段の遷
移信号制御回路における第２の遷移信号を出力する出力
端子に接続されて、前記複数個の遷移信号制御回路が縦
続接続され、前記複数個のデバイスから出力された前記
第２の制御信号を入力すると、これらの競合の調停を行
うために利用許可の第１の制御信号を出力して前記各デ
バイス間の調停を行うものである。

【００５０】この第３の発明では、制御手段は、複数個
のデバイスから出力された第２の制御信号を入力する
と、これらの競合の調停を行うために、利用許可の第１
の制御信号を出力して各デバイス間の調停を行う。これ
により、バス等の所定の資源の共同利用が円滑に行え
る。

【００５１】第４の発明は、第３の発明の調停装置にお
いて、遷移信号制御回路を構成するインバータ付Muller
Ｃ素子の初期値を設定することにより、複数個の遷移信
号制御回路のうちの１つにのみトークンが存在する構成
にしている。これにより、１つのトークンが、ある遷移
信号制御回路に保持されていても、そのトークンは該遷
移信号制御回路間を巡回し、いずれのデバイスであって
も調停により所定の資源を占有する機会が与えられる。

【００５２】第５の発明は、第４の発明の調停装置にお
いて、所定の資源は共通バスであり、この共通バスに接
続された複数個のデバイスのうちの１つのデバイスのみ
が該共通バスの利用を占有する調停を行う構成にしてい
る。これにより、本来、非同期遷移制御に向かないデバ
イスでも、バス調停の対象にできる。

【００５３】

【発明の実施の形態】（原理説明） （１）構成 図２は、本発明の実施形態を示す原理説明図であり、従
来の図７及び図８中の要素と共通の要素には共通の符号
が付されている。この図２では、複数個のブロック４０
−１，４０−２，４０−３，…が縦続接続されている。

【００５４】ブロック４０−１は、図８の左側ブロック
２０−１と同様に、インバータ付MullerＣ素子１０−１
と、遅延時間 DELAY１を有する遅延素子２１−１とで構
成されている。インバータ付MullerＣ素子１０−１は、
遷移信号である要求イベントReq(1)が正入力端子に入力
され、ブロック４０−２からの遷移信号である応答イベ
ントAck(2)が負入力端子に入力され、出力端子から遷移
信号である応答イベントAck(1)が出力される。インバー
タ付MullerＣ素子１０−１の出力端子には、遅延素子２
１−１が接続されている。遅延素子２１−１は、応答イ
ベントAck(1)を入力端子から入力し、これを遅延時間 D
ELAY１だけ遅延させて、遷移信号である要求イベントRe
q(２)を出力端子からブロック４０−２へ出力する。

【００５５】ブロック４０−２は、図８の右側ブロック
２０−２に対応するものであり、図８と同様のインバー
タ付MullerＣ素子１０−２及び遅延時間DELAY２ を有す
る遅延素子２１−２と、２入力ＯＲゲート４１−１と、
２入力ＡＮＤゲート４１−２と、スイッチ４２−１，４
２−２とで構成されている。

【００５６】ＯＲゲート４１−１は、第１の入力端子が
遅延素子２１−１の出力端子に接続され、第２の入力端
子がスイッチ４２−１を介してグランド（論理“Ｌ”）
側又はＡＮＤゲート４１−２の第２の入力端子に接続さ
れ、出力端子がインバータ付MullerＣ素子１０−２の正
入力端子に接続されている。ＯＲゲート４１−１は、ス
イッチ４２−１に接続された第２の入力端子が、例えば
“Ｌ”のときにゲートが開いて、第１の入力端子に入力
される要求イベントReq(2)に対応する信号を出力端子か
ら出力する。インバータ付MullerＣ素子１０−２は、ブ
ロック４０−３からの遷移信号である応答イベントAck
(3)が負入力端子に入力され、出力端子がスイッチ４２
−１，４２−２及びＡＮＤゲート４１−２の第２の入力
端子に接続されている。

【００５７】ＡＮＤゲート４１−２は、第１の入力端子
がスイッチ４２−２によって電源ＶＤＤ（論理“Ｈ”）
側又はＧＮＤ（論理“Ｌ”）側に接続され、第２の入力
端子がインバータ付MullerＣ素子１０−２の出力端子に
接続されると共に、該第２の入力端子がスイッチ４２−
１によってＯＲゲート４１−１の第２の入力端子に接続
されるようになっている。ＡＮＤゲート４１−２は、出
力端子が遅延素子２１−２に接続され、スイッチ４２−
２に接続された第１の入力端子が“Ｈ”のときに開き、
“Ｌ”のときに閉じ、開いたときに第２の入力端子の入
力信号に応じた出力信号を出力端子から出力する。遅延
素子２１−２は、ＡＮＤゲート４１−２の出力信号を遅
延時間 DELAY２だけ遅延させ、遷移信号である要求イベ
ントReq(3)をブロック４０−３へ出力する。

【００５８】ブロック４０−３は、ブロック４０−１と
同様に、インバータ付MullerＣ素子１０−３と、遅延時
間 DELAY３を有する遅延素子２１−３とで構成されてい
る。インバータ付MullerＣ素子１０−３は、正入力端子
が遅延素子２１−２の出力端子に接続され、負入力端子
から遷移信号である応答イベントAck(4)を入力し、出力
端子から応答イベントAck(3)を出力する。遅延素子２１
−３は、入力端子がインバータ付MullerＣ素子１０−２
の負入力端子及びインバータ付MullerＣ素子１０−３の
出力端子に接続され、該入力端子から入力された応答イ
ベントAck(3)を遅延時間 DELAY３だけ遅延し、要求イベ
ントReq(4)を出力するようになっている。

【００５９】例えば、ブロック４０−２において、スイ
ッチ４２−１をＧＮＤ側に接続してＯＲゲート４１−１
を開き、スイッチ４２−２を電源ＶＤＤ側に接続してＡ
ＮＤゲート４１−２を開けば、図８の右側ブロック２０
−２と同じ動作をする。 （２）スイッチ４２−１，４２−２の役割

【００６０】図３（ａ）〜（ｃ）は図２のタイミング説
明図であり、同図（ａ）はスイッチ４２−１の効果、同
図（ｂ）はスイッチ４２−２の効果、及び同図（ｃ）は
スイッチ４２−１と４２−２の併用の効果を示す図であ
る。

【００６１】この図３では、ブロックＮが図２のブロッ
ク４０−２の論理回路で構成されており、その他のブロ
ックＮ−Ｋが図２のブロック４０−１や４０−３等の論
理回路で構成されている。

【００６２】〈図３（ａ）のスイッチ４２−１の効果〉
図２のブロック４０−２のスイッチ４２−１がインバー
タ付MullerＣ素子１０−２の出力側に接続され、スイッ
チ４２−２が電源ＶＤＤ側に接続されているとする。ブ
ロック４０−２では、遅延素子２１−１からの要求イベ
ントReq(2)がＯＲゲート４１−１に到達すると、このＯ
Ｒゲート４１−１とインバータ付MullerＣ素子１０−２
で構成されるループに、該要求イベントReq(2)がラッチ
される。この状態は、図８のマイクロパイプラインの制
御回路の動作を制限するように働く。

【００６３】つまり、左側ブロック４０−１からきたイ
ベントAck(N-K)（要求イベントReq(2)に相当）は、この
ブロックＮに該イベントAck(N-K)がロックされているこ
とにより、次々にブロックＮへとイベント（例えば、Ac
k(N-K)）が接近するので、制御はその手前で停止する。
これは海洋波や電磁波のような波で例えれば、ブロック
Ｎが防波堤の如く作用しているとみることができる。

【００６４】〈図３（ｂ）のスイッチ４２−２の効果〉
仮に、図２のブロック４０−２のスイッチ４２−１がイ
ンバータ付MullerＣ素子１０−２の出力側に接続され、
かつスイッチ４２−２が電源ＶＤＤ側に接続されてＡＮ
Ｄゲート４１−２が開いているとする。この場合、ブロ
ックＮの右側のブロック４０−３，…では、滞貨してい
た処理が進んだとしても、ブロックＮは恰も波源の如
く、右側ブロック４０−３，…へイベントAck(N)（要求
イベントReq(3)に相当）を生成し続ける。

【００６５】今度は、図２のブロック４０−２のスイッ
チ４２−１がインバータ付MullerＣ素子１０−２の出力
側に接続され、かつスイッチ４２−２がＧＮＤ側に接続
されてＡＮＤゲート４１−２が閉じているとする。この
場合、ＡＮＤゲート４１−２によって応答イベントReq
(3)が消滅してしまうので、ブロックＮの右側のブロッ
クでは、滞貨していた処理が進むに従い次々にイベント
が消滅していくが、該ブロックＮにおいて右側ブロック
へのイベントの生成や遷移は起こらないことを意味す
る。これは海洋波や電磁波のような波で例えれば、波の
消失を意味する。

【００６６】〈図３（ｃ）のスイッチ４２−１と４２−
２の併用の効果〉制御信号のスイッチ切換えによってス
イッチ４２−１と４２−２を使い分ければ、ブロックＮ
を恰も遷移イベントに対するゲート（gate）として使う
ことができる。図３（ｃ）では、図２のブロック４０−
２のスイッチ４２−１がインバータ付MullerＣ素子１０
−２の出力側に接続され、スイッチ４２−２がＧＮＤ側
に接続されて閉じている。この場合、ＯＲゲート４１−
１とインバータ付MullerＣ素子１０−２で構成されるル
ープにイベントがロックされ、このイベントはスイッチ
４２−２の効果で右側ブロック４０−３へ伝達していか
ない。仮に、左側ブロック４０−１にイベントがないも
のとしたら、ブロックＮに波が孤立することになる。こ
の状況は、電磁波等の波でいえば波束（Soliton ）であ
る。そして、本実施形態においては、その波束をトーク
ンという概念で促え、この受渡しを考えようとするので
ある。

【００６７】（３）従来の図８の制御回路との比較 図２のブロック４０−２を図８のブロック２０−２と比
較したときの第２の相違点は、次のようになる。

【００６８】図８のブロック２０−１では、制御信号が
直接的に、図示しない論理回路を制御し、データの流れ
（入力データDin から出力データDoutへ）を支配してい
た。これに対し、図２のブロック４０−２では、制御イ
ベントAck(2)等は必ずしも直接的に論理回路を制御する
必要はない。これは、ＯＲゲート４１−１とインバータ
付MullerＣ素子１０−２で構成されるループ内に、トー
クンが保持されているので、制御が必ずしも遷移してい
く必要がないことを意味している。逆に、図８のような
従来の非同期遷移信号制御では、トークンを保持できる
回路構成になっていないので、制御を遷移せざるを得な
かった。この意味で、ＯＲゲート４１−１とインバータ
付MullerＣ素子１０−２で構成されるループは、クロッ
ク制御ロジックのラッチ回路に相当する。ただし、保持
されるのは単なるデータではなく、制御イベントAck(2)
等である点が異なる。

【００６９】（第１の実施形態） （１）構成 図１は、本発明の第１の実施形態を示す遷移信号制御回
路の構成図であり、原理説明図である図２中の要素と共
通の要素には共通の符号が付されている。

【００７０】この遷移信号制御回路は、例えば、図１０
のバス調停装置における制御回路３２内の１単位として
利用することができる。図２の原理説明図と比べると、
この遷移信号制御回路は、図２のブロック４０−１と４
０−２が結合した構成を有し、例えば、図１０のあるデ
バイス３０−１，…がデバイス要求信号Reg を出してき
たときに、必要な調停を行った後、デバイス許可信号Gr
ant を該デバイス３０−１，…へ出力する回路である。

【００７１】図１において、第１のインバータ付Muller
Ｃ素子１０−１は、第１の正入力端子に、第１の遷移信
号である要求イベントReqIn が入力され、第２の負入力
端子に、遷移信号である帰還信号Ｓが入力され、第１の
出力端子から、第２の遷移信号である応答イベントAckO
utを出力する。インバータ付MullerＣ素子１０−１の第
１の出力端子には、第１のゲート回路（例えば、２入力
ＯＲゲート）４１−１の第１の入力端子が接続され、こ
の第２の入力端子に、第１の制御信号であるデバイス許
可信号Grant が入力され、第２の出力端子が第２のイン
バータ付MullerＣ素子１０−２の第２の正入力端子に接
続されている。インバータ付MullerＣ素子１０−２は、
第２の負入力端子に、第３の遷移信号である応答イベン
トAckInが入力され、第３の出力端子から帰還信号Ｓを
出力する。

【００７２】インバータ付MullerＣ素子１０−２の第３
の出力端子は、インバータ付MullerＣ素子１０−１の第
１の負入力端子に接続されると共に、第２のゲート回路
（例えば、２入力ＡＮＤゲート）４１−２の第３の入力
端子及び第３のゲート回路（例えば、２入力ＡＮＤゲー
ト）４１−３の第５の入力端子が接続されている。ＡＮ
Ｄゲート４１−２は、第４の入力端子に、第２の制御信
号（例えば、デバイスからのデバイス要求信号Req ）が
入力され、第４の出力端子から第４の遷移信号である要
求イベントReqOutを出力する。ＡＮＤゲート４１−３
は、第６の入力端子に、第２の制御信号であるデバイス
要求信号Req が入力され、第５の出力端子から第１の制
御信号であるデバイス許可信号Grant を出力し、このデ
バイス許可信号Grant が、ＯＲゲート４１−１の第２の
入力端子に帰還されると共に、デバイスに与えられるよ
うになっている。

【００７３】図１の遷移信号制御回路では、図２のＯＲ
ゲート４１−１とインバータ付MullerＣ素子１０−２で
構成されるループが、インバータ付MullerＣ素子１０−
２とＯＲゲート４１−１及びＡＮＤゲート４１−３で構
成されている。

【００７４】ループ間に挿入されたＯＲゲート４１−１
は、要求イベントReqIn が取下げられ、この結果、イン
バータ付MullerＣ素子１０−１が応答イベントAckOutの
出力を取下げた後も、ＡＮＤゲート４１−３からデバイ
ス許可信号Grant が出力されている限り、なおトークン
を維持するために設けられている。しかし、何らデバイ
スからデバイス要求信号Req が出ていない場合には、イ
ンバータ付MullerＣ素子１０−２から出力される帰還信
号Ｓが、ＡＮＤゲート４１−２を通って該ＡＮＤゲート
４１−２から要求イベントReqOutが出力され、同時に、
ＡＮＤゲート４１−３からデバイス許可信号Grant が出
力されなくなり、前記ループが解消され、この結果、ト
ークンは次のブロックに手渡される。

【００７５】（２）動作 図４は、図１の動作を示すタイミング波形図である。以
下、図４を参照しつつ、図１の動作を説明する。入力要
求イベントReqIn が生起すると、リンクＬ１によりイン
バータ付MullerＣ素子１０−１の出力応答イベントAckO
utが生起する。出力応答イベントAckOutは、ＯＲゲート
４１−１、インバータ付MullerＣ素子１０−２、及びＡ
ＮＤゲート４１−３を介して、リンクＬ２により出力要
求イベントReqOutを生起する。ＡＮＤゲート４１−２
は、図２の遅延時間（例えば、 DELAY２）を確保するた
めに設けられている。遅延時間DELAY２ を確保しなけれ
ば、リンクＬ３により直ちに入力応答イベントAckIn が
出力され、出力要求イベントReqOutとの競合が起きてし
まうおそれがあるので、これをＡＮＤゲート４１−２で
防止している。

【００７６】遅延時間 DELAY２の後、出力要求イベント
ReqOutはリンクＬ６により消滅する。又、この出力要求
イベントReqOutの消滅は、リンクＬ７により入力応答イ
ベントAckIn の消滅を導く。一方、出力応答イベントAc
kOutの生起は、リンクＬ４により一定の遅延時間（例え
ば、 DELAY１）の後、入力要求イベントReqIn の消滅を
導き、この消滅は、リンクＬ５により出力応答イベント
AckOutの消滅を導く。

【００７７】図１の遷移信号制御回路の動作において、
トークンを保有しているか否かが重要である。トークン
を保有していなければ、即ちイベントである帰還信号Ｓ
が生起していなければ、デバイスがデバイス要求信号Re
q を出していても、ＡＮＤゲート４１−３によってデバ
イス許可信号Grant がそのデバイスへ出力されることも
なく、該デバイスの待機状態が続く。

【００７８】（３）効果 第１の実施形態では、次の（i）、（ii）のような効果
がある。 （ｉ）本実施形態によれば、従来の非同期遷移信号制御
回路になかった制御イベントのラッチ回路を構成するこ
とができる。図１の遷移信号制御回路は、イベントが直
接的に論理回路を制御するのではなく、トークン（帰還
信号Ｓ）の受渡しで制御を遷移させようとする考え方に
立っている。この意味で、図１のデバイス要求信号Req
やデバイス許可信号Grant は、イベントを制御する信号
と考えることができる。

【００７９】（ii）図１の遷移信号制御回路は、バス調
停装置等の種々の装置や回路に応用できる。

【００８０】（第２の実施形態） （１）構成 図５は、本発明の第２の実施形態を示すバス調停装置の
構成図であり、第１の実施形態の遷移信号制御回路を示
す図１、及び従来のバス調停装置を示す図１０中の要素
と共通の要素には共通の符号が付されている。

【００８１】このバス調停装置は、所定の資源（例え
ば、共通バス）３１を有し、これを共同利用するために
複数個Ｎ（Ｎは、２以上の任意の正の整数）のデバイス
３０−１〜３０−Ｎが接続されている。各デバイス３０
−１〜３０−Ｎは、例えば、ＤＭＡコントローラ、タイ
マ等の非同期遷移制御に適したもの、あるいは本来非同
期遷移制御には向かないもの等で構成され、第２の制御
信号であるデバイス要求信号 Req１〜 ReqＮをそれぞれ
出力すると共に、デバイス許可信号 Grant１〜 GrantＮ
をそれぞれ入力する機能を有している。

【００８２】これらのデバイス３０−１〜３０−Ｎに
は、共通バス３１の占有を選択させる調停を実行するた
めの制御手段が接続されている。制御手段は、図１の遷
移信号制御回路で構成される複数個Ｎの遷移信号制御回
路５０−１〜５０−Ｎを有し、これらがリング状に接続
され、各遷移信号制御回路５０−１〜５０−Ｎによって
各デバイス３０−１〜３０−Ｎの調停の制御が行われ
る。

【００８３】各制御回路５０−１〜５０−Ｎは、それぞ
れ入力要求イベントReqIn１ 〜 ReqInＮの端子、出力応
答イベントAckOut１〜AckOutＮの端子、入力応答イベン
トAckIn １〜 AckInＮの端子、及び出力要求イベントRe
qOut１〜ReqOutＮの端子を有し、ある出力要求イベント
ReqOutの端子が次の遷移信号制御回路の入力要求イベン
トReqIn の端子に、その出力応答イベントAckOutの端子
が手前の遷移信号制御回路の入力応答イベントAckIn の
端子に巡回的に接続されている。この結果、１つのトー
クンが、ある遷移信号制御回路（５０−１〜５０−Ｎの
うちの１つ）に保持されていても、そのトークンは例え
ば図５の左回りに遷移信号制御回路５０−１〜５０−Ｎ
間を巡回し、いずれのデバイス３０−１〜３０−Ｎであ
っても、該遷移信号制御回路５０−１〜５０−Ｎにより
共通バス３１を占有する機会が与えられる。

【００８４】ここで、遷移信号制御回路５０−１〜５０
−Ｎのうちの１つの遷移信号制御回路のみにトークンを
与え、その他には与えない設定をするには、例えば、各
遷移信号制御回路５０−１〜５０−Ｎを、初期状態を定
める構成にすればよい。

【００８５】例えば、図７のインバータ付MullerＣ素子
において、ＯＲゲート１５の帰還線上にリセット信号Re
set の端子と、これを入力とする負論理ＡＮＤゲート、
あるいはセット信号Set の端子と、これを入力する正論
理ＯＲゲートを追加すると、容易にリセット付あるいは
セット付のインバータ付MullerＣ素子を構成することが
できる。その他の構成例を、図６（ａ）、（ｂ）に示
す。

【００８６】図６（ａ）、（ｂ）は本発明の第２の実施
形態を示すセット端子及びリセット端子の付いたインバ
ータ付MullerＣ素子の説明図であり、同図（ａ）は論理
記号図、及び同図（ｂ）は論理回路図であり、図７中の
要素と共通の要素には共通の符号が付されている。

【００８７】図６のセット端子及びリセット端子の付い
たインバータ付MullerＣ素子１０Ａは、図７と同様のイ
ンバータ１１と、図７の２入力ＡＮＤゲート１２〜１４
に代えて設けられた３入力ＡＮＤゲート１２Ａ〜１４Ａ
と、図７の３入力ＯＲゲート１５に代えて設けられた４
入力ＯＲゲート１５Ａと、リセット信号Reset を反転す
るインバータ１６とで構成されている。このような構成
によれば、リセット信号Reset 又はセット信号Set によ
り、インバータ付MullerＣ素子１０Ａを初期状態に定め
ることができる。

【００８８】このようなリセット付又はセット付のイン
バータ付MullerＣ素子、あるいはセット及びリセット付
のインバータ付MullerＣ素子１０Ａを使用して、図５の
各遷移信号制御回路５０−１〜５０−Ｎを構成すれば、
ある１つの遷移信号制御回路にのみトークンを与え、そ
の他には与えない設定をすることができる。

【００８９】（２）動作 図５のバス調停装置において、複数個のデバイス３０−
１，…が共通バス３１の使用を希望し、複数のデバイス
要求信号Req １，…が有効になった場合を考える。

【００９０】このとき、トークンの保持している遷移信
号制御回路（例えば、５０−２）があれば、デバイス３
０−２からのデバイス要求信号Req ２が受付けられて該
遷移信号制御回路５０−２からデバイス許可信号Grant
２が出力される。他の遷移信号制御回路５０−１，５０
−３，…はトークンを保持していないので、デバイス許
可信号Grant １，Grant ３，…は出力されない。このた
め、デバイス３０−２が共通バス３１を占有し、この占
有はデバイス３０−２がデバイス要求信号Req２を取下
げるまで続く。デバイス３０−２がデバイス要求信号Re
q ２を取下げると、トークンは図５の左回りに遷移信号
制御回路５０−３，…へ巡回し、最初に出会ったデバイ
ス要求信号Req を有効にするデバイスが、今度はデバイ
ス許可信号Grant を出力し、共有バス３１の次の占有者
となる。

【００９１】（３）効果 本実施形態では、遷移信号制御回路５０−１〜５０−Ｎ
を組合せて非同期バス調停装置を構成したので、本来、
非同期遷移制御には向かないデバイス３０−１，…でも
調停の対象にできる。

【００９２】（利用形態）本発明は、上記実施形態に限
定されず、種々の変形や利用形態が可能である。この変
形や利用形態としては、例えば、次の（ａ）、（ｂ）の
ようなものがある。

【００９３】（ａ）図１、図６、図７のゲートは、図示
以外のゲート回路に置換える等してもよい。

【００９４】（ｂ）図５では、バス調停装置について説
明したが、共通バス３１以外の他のコンピュータ等の所
定の資源を共同利用する場合にも、図１の遷移信号制御
回路等を適用することができる。

【００９５】

【発明の効果】以上詳細に説明したように、第１及び第
２の発明によれば、インバータ付MullerＣ素子を用いて
遷移信号制御回路を構成したので、従来の非同期遷移信
号制御回路にはなかった制御イベントのラッチ回路を構
成することができる。この遷移信号制御回路は、イベン
トが直接的に論理回路を制御するのではなく、トークン
の受渡しで制御を遷移させようとする考え方に立ってい
る。

【００９６】第３〜第５の発明によれば、複数個の遷移
信号制御回路を組合せることにより、非同期のバス等の
調停装置を構成できる。このため、本来、非同期遷移制
御に向かないデバイスでも、調停の対象にできる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示す遷移信号制御回
路の構成図である。

【図２】本発明の実施形態の原理説明図である。

【図３】図２のタイミング説明図である。

【図４】図１の動作を示すタイミング波形図である。

【図５】本発明の第２の実施形態を示すバス調停装置の
構成図である。

【図６】本発明の第２の実施形態を示すセット端子及び
リセット端子の付いたインバータ付MullerＣ素子の説明
図である。

【図７】従来のインバータ付MullerＣ素子の説明図であ
る。

【図８】従来のマイクロパイプラインの制御回路の概念
図である。

【図９】図８の動作を示すタイミング波形図である。

【図１０】従来のバス調停装置の構成図である。

【符号の説明】

１０，１０−１，１０−２，１０Ａ インバータ付Mu
llerＣ素子 １１，１６ インバータ １２〜１４，１２Ａ〜１４Ａ，４１−２，４１−３
ＡＮＤゲート １５，１５Ａ ＯＲゲート ２１−１〜２１−３ 遅延素子 ３０−１〜３０−Ｎ デバイス ３１ 共通バス ４０−１〜４０−３ ブロック ４１−１ ＯＲゲート ４２−１，４２−２ スイッチ ５０−１〜５０−Ｎ 遷移信号制御回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−90165（ＪＰ，Ａ) 特開 平７−253885（ＪＰ，Ａ) 特開2002−252558（ＪＰ，Ａ) 米国特許4845633（ＵＳ，Ａ) 米国特許5646554（ＵＳ，Ａ) 小西隆介 外５名，非同期式動的再構 成可能ＬＳＩによる自己複製回路，電子 情報通信学会技術研究報告，日本，社団 法人 電子情報通信学会，2000年11月23 日，ＶＯＬ．100 ｎｏ．475，59−64 (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 13/37 H03K 19/0175 ＷＰＩ（ＤＩＡＬＯＧ)

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 論理値が遷移する第１の遷移信号を入力
   する第１の正入力端子、論理値が遷移する帰還信号を入
   力する第１の負入力端子、及び論理値が遷移する第２の
   遷移信号を出力する第１の出力端子を有し、前記第１の
   遷移信号と前記帰還信号とが異なる論理値のときには該
   第１の遷移信号と同じ論理値の前記第２の遷移信号を前
   記第１の出力端子から出力し、前記第１の遷移信号と前
   記帰還信号とが同じ論理値のときには前の状態を保持す
   る第１のインバータ付MullerＣ素子と、 前記第１のインバータ付MullerＣ素子の第１の出力端子
   から出力された前記第２の遷移信号を入力する第１の入
   力端子、制御信号を入力する第２の入力端子、及び前記
   制御信号によりオン、オフ動作してオン状態のときには
   前記第２の遷移信号に対応した出力信号を出力する第２
   の出力端子を有するゲート回路と、 前記ゲート回路から出力された前記出力信号を入力する
   第２の正入力端子、論理値が遷移する第３の遷移信号を
   入力する第２の負入力端子、及び前記帰還信号を前記第
   １のインバータ付MullerＣ素子の第１の負入力端子へ出
   力する第３の出力端子を有し、前記ゲート回路の前記出
   力信号と前記第３の遷移信号とが異なる論理値のときに
   は該出力信号と同じ論理値の前記帰還信号を前記第３の
   出力端子から出力し、前記ゲート回路の前記出力信号と
   前記第３の遷移信号とが同じ論理値のときには前の状態
   を保持する第２のインバータ付MullerＣ素子と、 を備えたことを特徴とする遷移信号制御回路。
2. 【請求項２】 論理値が遷移する第１の遷移信号を入力
   する第１の正入力端子、論理値が遷移する帰還信号を入
   力する第１の負入力端子、及び論理値が遷移する第２の
   遷移信号を出力する第１の出力端子を有し、前記第１の
   遷移信号と前記帰還信号とが異なる論理値のときには該
   第１の遷移信号と同じ論理値の前記第２の遷移信号を前
   記第１の出力端子から出力し、前記第１の遷移信号と前
   記帰還信号とが同じ論理値のときには前の状態を保持す
   る第１のインバータ付MullerＣ素子と、 前記第１のインバータ付MullerＣ素子の第１の出力端子
   から出力された前記第２の遷移信号を入力する第１の入
   力端子、論理値が遷移する第１の制御信号を入力する第
   ２の入力端子、及び前記第１の制御信号によりオン、オ
   フ動作してオン状態のときには前記第２の遷移信号に対
   応した出力信号を出力する第２の出力端子を有する第１
   のゲート回路と、 前記第１のゲート回路から出力された前記出力信号を入
   力する第２の正入力端子、論理値が遷移する第３の遷移
   信号を入力する第２の負入力端子、及び前記帰還信号を
   出力する第３の出力端子を有し、前記第１のゲート回路
   の前記出力信号と前記第３の遷移信号とが異なる論理値
   のときには該出力信号と同じ論理値の前記帰還信号を前
   記第３の出力端子から出力し、前記第１のゲート回路の
   前記出力信号と前記第３の遷移信号とが同じ論理値のと
   きには前の状態を保持する第２のインバータ付MullerＣ
   素子と、 前記第２のインバータ付MullerＣ素子の第３の出力端子
   に接続された第３の入力端子、論理値が遷移する第２の
   制御信号を入力する第４の入力端子、及び前記第２の制
   御信号によりオン、オフ動作して該第２の制御信号が第
   ２の論理のときにオン状態となって前記帰還信号に対応
   した第４の遷移信号を出力する第４の出力端子を有する
   第２のゲート回路と、 前記第２のインバータ付MullerＣ素子の第３の出力端子
   に接続された第５の入力端子、前記第２の制御信号を入
   力する第６の入力端子、及び前記第２の制御信号により
   オン、オフ動作して該第２の制御信号が第１の論理のと
   きにオン状態となって前記帰還信号に対応した前記第１
   の制御信号を前記第１のゲート回路の第２の入力端子へ
   出力する第５の出力端子を有する第３のゲート回路と、 を備えたことを特徴とする遷移信号制御回路。
3. 【請求項３】 所定の資源を共同利用する際に第２の制
   御信号をそれぞれ出力して利用の要求をする複数個のデ
   バイスと、 前記複数個のデバイスに対応して請求項２の遷移信号制
   御回路が複数個設けられ、前記複数個の遷移信号制御回
   路のうちの、前段の遷移信号制御回路における第４の遷
   移信号を出力する出力端子が、後段の遷移信号制御回路
   における第１の遷移信号を入力する入力端子に接続さ
   れ、かつ前段の遷移信号制御回路における第３の遷移信
   号を入力する入力端子が、後段の遷移信号制御回路にお
   ける第２の遷移信号を出力する出力端子に接続されて、
   前記複数個の遷移信号制御回路が縦続接続され、前記複
   数個のデバイスから出力された前記第２の制御信号を入
   力すると、これらの競合の調停を行うために利用許可の
   第１の制御信号を出力して前記各デバイス間の調停を行
   う制御手段と、 を備えたことを特徴とする調停装置。
4. 【請求項４】 遷移信号制御回路を構成するインバータ
   付MullerＣ素子の初期値を設定することにより、複数個
   の遷移信号制御回路のうちの１つにのみト−クンが存在
   する構成にしたことを特徴とする請求項３記載の調停装
   置。
5. 【請求項５】 所定の資源は共通バスであり、この共通
   バスに接続された複数個のデバイスのうちの１つのデバ
   イスのみが該共通バスの利用を占有する調停を行う構成
   にしたことを特徴とする請求項４記載の調停装置。