JP3102398B2

JP3102398B2 - タイミング信号生成回路

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Publication number: JP3102398B2
Application number: JP09346933A
Authority: JP
Inventors: 正則泉川
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-12-17
Filing date: 1997-12-17
Publication date: 2000-10-23
Anticipated expiration: 2017-12-17
Also published as: JPH11185477A; US6023430A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はタイミング信号生成
回路に関し、特にアクセス要求信号及びこれに対する応
答信号によるハンドシェイクによってメモリへのアクセ
スを行うタイミング信号生成回路に関する。

【０００２】

【従来の技術】従来のスタティックＲＡＭ（以下、ＳＲ
ＡＭと呼ぶ）のアクセスタイミングが図１５に、タイミ
ング生成の回路の例が図１６に、夫々示されている。

【０００３】まず図１５には、ＳＲＡＭに対して入力す
るクロック信号１２００と、書込み信号１２０１と、読
出し信号１２０２と、ワード線への信号１２０３とが示
されている。同図に示されているように、クロック信号
１２００の立上りに同期して、１本のワード線をアクテ
ィブにしてアクセスを行う。

【０００４】次に、図１６を参照すると、書込み信号１
２０１及び読出し信号１２０２をＮＯＲ回路１３００に
入力し、このＮＯＲ回路１３００の出力とクロック信号
１２００とをＮＡＮＤ回路１３０１に入力している。そ
して、このＮＡＮＤ回路１３０１の出力をインバータ１
３０２で反転することによって、クロック信号１３０４
を生成している。

【０００５】また、このクロック信号１３０４を遅延回
路１３０３で遅延させることによって、センスアンプを
駆動するためのセンス開始信号（以下、センスイネーブ
ル信号）１３０５を生成している。

【０００６】このように従来のＳＲＡＭでは、読出しタ
イミングと書込みタイミングとが一致するので、例え
ば、演算結果を１サイクルの終わり（図１５のクロック
の立下り）で書込むことはできない。

【０００７】ところで、非同期インタコネクションの一
種として、アクセス要求信号（以下、ｒｅｑ信号）と応
答信号（以下、ａｃｋ信号）とを用いるハンドシェイク
が知られている。

【０００８】このハンドシェイクのタイミングが図１７
に示されている。同図において、あるブロックから他の
ブロックに対してｒｅｑ信号１４００をアクティブに
し、処理を要求する。後者のブロックは処理を行い、ａ
ｃｋ信号１４０２をアクティブにして結果を前者のブロ
ックに送る。前者はａｃｋ信号１４０２がアクティブに
なるとｒｅｑ信号１４００をインアクティブにする。ａ
ｃｋ信号１４０２がインアクティブになると、ｒｅｑ信
号１４００をアクティブにして次の処理要求を出すこと
ができる。

【０００９】ここで、ｒｅｑ信号とａｃｋ信号とを用い
たメモリが、特開昭６３―３１３２４９号公報に記載さ
れている。しかし、同公報に記載されているメモリは、
サイクル単位でｒｅｑ信号やａｃｋ信号をアクティブに
しており、クロックサイクルに関係なく、非同期にアク
セス制御を行うものではない。

【００１０】

【発明が解決しようとする課題】上述した従来のメモリ
アクセスにおいては、クロックに同期してワード線を駆
動しセンスアンプを動作させている。このため、読出し
の場合でも書込みの場合でも同じタイミングでしかアク
セスできないという欠点がある。

【００１１】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は読出しと書込
みとを異なるタイミングで動作させることのできるタイ
ミング信号生成回路を提供することである。

【００１２】

【課題を解決するための手段】本発明によるタイミング
信号生成回路は、アクセス要求信号及びこれに対する応
答信号によるハンドシェイクによってメモリへのアクセ
スを行うタイミング信号生成回路であって、前記応答信
号と第１のクロック信号とを入力とし両入力が一致した
ときその値を出力し両入力が不一致であるとき直前の出
力と同一の値を出力する第１のＣ素子と、この第１のＣ
素子の出力と前記メモリに対する読出し信号とに応じて
該メモリへの読出し用アクセス要求信号を出力する読出
し用アクセス要求信号生成手段と、前記応答信号と前記
第１のクロック信号とは位相の異なる第２のクロック信
号とを入力とし両入力が一致したときその値を出力し両
入力が不一致であるとき出力が変化しない第２のＣ素子
と、この第２のＣ素子の出力と前記メモリに対する書込
み信号とに応じて該メモリへの書込み用アクセス要求信
号を出力する書込み用アクセス要求信号生成手段とを含
むことを特徴とする。

【００１３】また、本発明による他のタイミング信号生
成回路は、アクセス要求信号及びこれに対する応答信号
によるハンドシェイクによってメモリへのアクセスを行
うタイミング信号生成回路であって、前記応答信号と第
１のクロック信号とを入力とし両入力が一致したときそ
の値を出力し両入力が不一致であるとき出力が変化しな
い第１のＣ素子と、前記応答信号と前記第１のクロック
信号とは位相の異なる第２のクロック信号とを入力とし
両入力が一致したときその値を出力し両入力が不一致で
あるとき出力が変化しない第２のＣ素子と、前記第１及
び前記第２のＣ素子の両出力と前記メモリに対する読出
し信号及び書込み信号とに応じて該メモリへの読出し用
アクセス要求信号及び書込み用アクセス要求信号を生成
するアクセス要求信号生成手段とを含むことを特徴とす
る。

【００１４】

【００１５】要するに本回路は、ａｃｋ信号と第１のク
ロック信号とを入力とし両入力が一致したときその値を
出力し両入力が不一致であるとき出力が変化しない第１
のＣ素子と、この第１のＣ素子の出力とメモリに対する
読出し信号とに応じてメモリへの読出し用アクセス要求
信号を出力する読出し用アクセス要求信号生成手段と、
上記ａｃｋ信号と第１のクロック信号とは位相の異なる
第２のクロック信号とを入力とし両入力が一致したとき
その値を出力し両入力が不一致であるとき出力が変化し
ない第２のＣ素子と、この第２のＣ素子の出力とメモリ
に対する書込み信号とに応じてメモリへの書込み用アク
セス要求信号を出力する書込み用アクセス要求信号生成
手段とを含んで構成されているのである。

【００１６】また、他の回路は、ａｃｋ信号と第１のク
ロック信号とを入力とし両入力が一致したときその値を
出力し両入力が不一致であるとき出力が変化しない第１
のＣ素子と、上記ａｃｋ信号と第１のクロック信号とは
位相の異なる第２のクロック信号とを入力とし両入力が
一致したときその値を出力し両入力が不一致であるとき
出力が変化しない第２のＣ素子と、これら第１及び第２
のＣ素子の両出力とメモリに対する読出し信号及び書込
み信号とに応じてメモリへの読出し用アクセス要求信号
及び書込み用アクセス要求信号を生成するアクセス要求
信号生成手段とを含んで構成されているのである。

【００１７】

【００１８】そして、ｒｅｑ信号がアクティブになる
と、ワード線を駆動し、センスアンプを動作させメモリ
アクセスを行う。また、センス開始信号からａｃｋ信号
を生成し、ｒｅｑ信号をインアクティブにする。さら
に、読出しのクロック及び書込みのクロックからｒｅｑ
信号を生成し、読出しと書込みとが異なるタイミングと
なるメモリアクセスを行う。

【００１９】

【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。

【００２０】図１は本発明によるタイミング信号生成回
路の実施の一形態を示す回路図である。同図を参照する
と、本実施形態による回路は、ｒｅｑ信号１０７を入力
としセンスアンプ１０４へのセンスイネーブル信号１０
９を生成する遅延回路１０３と、ｒｅｑ信号１０７と遅
延回路１０３の出力とを入力として応答信号１１０を生
成するＡＮＤ回路１０５とを含んで構成されている。

【００２１】また本回路は、遅延回路１０３の出力を反
転するインバータ１０６と、この反転出力信号とｒｅｑ
信号１０７とからパルスを生成するＡＮＤ回路１０２
と、アドレス１１１をデコードするデコーダ１００の出
力とパルス信号との論理積をとってワード線１０８を駆
動するＡＮＤ回路１０１とを含んで構成されている。

【００２２】図２は、図１の回路構成にＡＮＤ回路１０
５の出力を入力としａｃｋ信号を出力とする遅延回路３
０２を追加したブロック図である。

【００２３】次に、図１の回路の動作について、図３を
参照して説明する。図３は図１に示されているタイミン
グ信号生成回路の動作を示すタイミング図であり、図１
中の各信号と同等の信号には同一の符号が付されてい
る。ｒｅｑ信号１０７がロウレベルからハイレベルにな
ると、ＡＮＤ回路１０２の出力がハイレベルとなり、ワ
ード線１０８がロウレベルからハイレベルになる。次
に、遅延回路１０３による遅延時間経過後にセンスイネ
ーブル信号１０９がロウレベルからハイレベルとなり、
センス動作を開始する。

【００２４】また、ＡＮＤ回路１０２の出力はロウレベ
ルになりワード線１０８はロウレベルになる。ＡＮＤ回
路１０５の出力はハイレベルになり、ａｃｋ信号１１０
がハイレベルになる。ａｃｋ信号１１０がハイレベルに
なることによりｒｅｑ信号１０７がハイレベルからロウ
レベルになると、ＡＮＤ回路１０５の出力はロウレベル
となり、ａｃｋ信号１１０がハイレベルからロウレベル
になる。なお、遅延回路１０３による遅延時間経過後に
センスイネーブル信号１０９がハイレベルからロウレベ
ルになる。

【００２５】次に、図２の回路の動作について、図４を
参照して説明する。図４は図２に示されているタイミン
グ信号生成回路の動作を示すタイミング図であり、図２
中の各信号と同等の信号には同一の符号が付されてい
る。同図においては、図３に示されている各波形のタイ
ミングが破線で示されている。

【００２６】図２の回路では、センスイネーブル信号１
０９がロウレベルからハイレベルになると、遅延回路３
０２による遅延時間経過後にａｃｋ信号１１０がハイレ
ベルとなる。ｒｅｑ信号１０７が再びロウレベルになる
タイミングも遅延回路３０２による遅延時間だけ遅くな
る。ｒｅｑ信号１０７がロウレベルになった後、ａｃｋ
信号がロウレベルになるタイミングも遅延回路３０２に
よる遅延時間だけ遅くなる。これにより、ａｃｋ信号１
１０がハイレベルの期間とｒｅｑ信号１０７のロウレベ
ルの期間とを調節することができる。例えば、ｒｅｑ信
号１０７がロウレベルの期間にメモリのプリチャージ期
間を行う場合に、プリチャージ期間の長さに応じて、ｒ
ｅｑ信号１０７のロウレベルの期間の長さを調節するこ
とができる。

【００２７】なお、ｒｅｑ信号１０７及びａｃｋ信号１
１０がハイレベル又はロウレベルである期間の長さの調
節は、遅延回路３０１の出力とＡＮＤ回路１０５の入力
との間に遅延回路を挿入すること、又はｒｅｑ信号１０
７の信号線とＡＮＤ回路１０５の入力との間に遅延回路
を挿入することによっても可能である。

【００２８】次に、本発明の実施の他の形態について図
面を参照して詳細に説明する。図５は、他の実施形態に
よるタイミング信号生成回路の構成を示す回路図であ
る。

【００２９】同図において、「Ｃ」で示されている素子
は、ＭｕｌｌｅｒのＣ素子（以下、Ｃ素子）と呼ばれる
論理素子である。このＣ素子について図６を参照して説
明する。

【００３０】同図（ａ）に示されているように、Ｃ素子
は、入力をＡ及びＢ、出力をＣとする論理素子である。
ただし、クロックは全く用いず、２つの信号のみを入力
とする。

【００３１】入力をＡ及びＢ、出力をＣとしたときのＣ
の次の値Ｃ´を定める真理値表が同図（ｂ）に示されて
いる。同図（ｂ）に示されているように、入力Ａ及び入
力Ｂが共に“０”のとき出力Ｃ´は“０”となり、入力
Ａが“１”で入力Ｂが“０”のとき出力Ｃ´は前回の出
力である“Ｃ”となる。また、入力Ａが“０”で入力Ｂ
が“１”のとき出力Ｃ´は前回の出力である“Ｃ”とな
り、入力Ａ及び入力Ｂが共に“１”のとき出力Ｃは
“１”となる。

【００３２】なお、このＣ素子は、文献「非同期プロセ
ッサ―超高速ＶＬＳＩを目指して―」南谷崇、情報処理
ｖｏｌ．３４，Ｎｏ．１，Ｊａｎ．１９９３の７６頁、
文献「非同期プロセッサＴＩＴＡＣ―２の論理設計にお
ける高速化手法」高村昭裕、桑子雅史、南谷崇、電子情
報通信学会論文誌Ｄ―Ｉ，ｖｏｌ．Ｊ８０―Ｄ―１Ｎ
ｏ．３，１９９７年３月発行の１９２頁、１９９１Ｉ
ＥＥＥＩｎｔｅｒｎａｔｉｏｎａｌＳｏｌｉｄＳ
ｔａｔｅＣｉｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅの
９２〜９３頁、１９９１ＩＥＥＥＩｎｔｅｒｎａｔ
ｉｏｎａｌＳｏｌｉｄＳｔａｔｅＣｉｒｃｕｉｔｓ
Ｃｏｎｆｅｒｅｎｃｅの９８〜９９頁、ＩＥＥＥＴ
ｒｎｓａｃｔｉｏｎｓｏｎＣｏｍｐｕｔｅｒ―Ａｉ
ｄｅｄＤｅｓｉｇｎ，ｖｏｌ．８，Ｎｏ．１１，Ｎｏ
ｖ．１９８９の１１８５〜１２０５頁等に記載されてい
る。

【００３３】ここでは、文献「２相式非同期回路の高速
化」籠谷裕人、南谷崇、電子情報通信学会論文誌Ｄ―
Ｉ，ｖｏｌ．Ｊ７８―Ｄ―ＩＮｏ．４，１９９５年４
月発行の４１７頁に記載されているＣ素子を例に挙げて
説明する。

【００３４】図６（ｃ）に示されているように、Ｃ素子
は４つのＮＡＮＤ回路６１〜６４を用いて擬似的に実現
することができる。すなわちＣ素子は、入力Ａを入力の
１つとするＮＡＮＤ回路６１と、入力Ａ及びＢを入力と
するＮＡＮＤ回路６２と、入力Ｂを入力の１つとするＮ
ＡＮＤ回路６３と、これら３つのＮＡＮＤ回路６１〜６
３の出力を入力とするＮＡＮＤ回路６４とを含み、ＮＡ
ＮＤ回路６４の出力をＮＡＮＤ回路６１及び６３に入力
するように構成されている。

【００３５】同図（ｃ）に示されているＣ素子によっ
て、同図（ｂ）に示されている真理値表の動作を実現す
ることができる。なお、この同図に示されている以外に
も、上記の各文献に記載されているＣ素子や、これら以
外のＣ素子を用いても良いことは明らかである。

【００３６】再び図５を参照すると、本回路は、クロッ
ク信号５０８とａｃｋ信号５０７とを入力とするＣ素子
５００と、Ｃ素子５００の出力を入力とするインバータ
５０２と、クロック信号５０８と読出し信号５０９とイ
ンバータ５０２の出力とを入力とし読出し用のｒｅｑ信
号５１２を生成するＡＮＤ回路５０４とを含んで構成さ
れている。さらに、クロック信号５１０とａｃｋ信号５
０７とを入力とするＣ素子５０１と、Ｃ素子５０１の出
力を入力とするインバータ５０３と、クロック信号５１
０と書込み信号５１１とインバータ５０３の出力とを入
力とし書込み用のｒｅｑ信号５１３を生成するＡＮＤ回
路５０５と、ＡＮＤ回路５０４の出力とＡＮＤ回路５０
５の出力との論理和を出力するＯＲ回路５０６とを含ん
で構成されている。

【００３７】かかる構成において、読出し用のｒｅｑ信
号５１２と書込み用のｒｅｑ信号５１３との論理和がＯ
Ｒ回路５０６から出力され、この出力がｒｅｑ信号５１
４として導出される。

【００３８】なお、図５中のＡＮＤ回路５０４及び５０
５並びにＯＲ回路５０６の代わりに、図７に示されてい
るように、ＮＡＮＤ回路６０１，６０２及び６０３を用
いて回路を構成しても良い。この場合でも上述と同様に
ｒｅｑ信号５１４を導出することができる。

【００３９】次に、図５の回路の動作について、図８を
参照して説明する。図８は図５に示されている回路の動
作を示すタイミング図である。

【００４０】同図において、最初、ａｃｋ信号５０７，
クロック信号５０８，読出し信号５０９，クロック信号
５１０及び書込み信号５１１は、全てロウレベルである
ものとする。

【００４１】読出し信号５０９がハイレベルになり、ク
ロック信号５０８がハイレベルになると、Ｃ素子５００
の出力はロウレベルのままでありインバータ５０２の出
力はハイレベルのままであるので、読出しのｒｅｑ信号
５１２はハイレベルになり、ＯＲ回路５０６の出力であ
るｒｅｑ信号５１４もハイレベルとなる。読出しが終了
しａｃｋ信号５０７がハイレベルになると、Ｃ素子５０
０の出力がハイレベルに、インバータ５０２の出力がロ
ウレベルになるので読出しのｒｅｑ信号５１２はロウレ
ベルになり、ｒｅｑ信号５１４もロウレベルになる。ク
ロック信号５０８とａｃｋ信号５０７が共にロウレベル
になるとＣ素子５００の出力はロウレベルになるので、
最初の状態に戻る。

【００４２】書込み信号５１１がハイレベルになり、ク
ロック信号５１０がハイレベルになると、Ｃ素子５０１
の出力はロウレベルのままでありインバータ５０３の出
力はハイレベルのままであるので、書込みのｒｅｑ信号
５１３はハイレベルになり、ｒｅｑ信号５１４もハイレ
ベルとなる。書込みが終了し、ａｃｋ信号５０７がハイ
レベルになると、Ｃ素子５０１の出力がハイレベルにイ
ンバータ５０３の出力がロウレベルになるので書込みの
ｒｅｑ信号５１３はロウレベルになり、ｒｅｑ信号５１
４もロウレベルとなる。クロック信号５１０とａｃｋ信
号５０７が共にロウレベルになるとＣ素子５０１の出力
はロウレベルになるので、最初の状態に戻る。

【００４３】以上のように図５又は図７の回路では、読
出しのクロック及び書込みのクロックからｒｅｑ信号を
生成しているので、読出しと書込みとを異なるエッジで
行うことができるのである。

【００４４】図９は更に他の実施の形態によるタイミン
グ信号生成回路の構成を示す回路図である。同図におい
ては、クロック信号８０８を読出しタイミングとして用
いる。また、クロック信号８０８をインバータ８０３で
反転した反転信号８０９を書込みタイミングとして用い
る。つまり、クロック信号８０８と反転信号８０９は互
いに位相が異なるものとなる。

【００４５】同図を参照すると、本回路は、クロック信
号８０８とａｃｋ信号５０７とを入力とするＣ素子５０
０と、読出し信号５０９を入力とするインバータ８０２
と、Ｃ素子５００の出力とインバータ８０２の出力とを
入力とするＮＯＲ回路８００と、クロック信号８０８と
ＮＯＲ回路８００の出力から読出し用のｒｅｑバー信号
６０４を生成するＮＡＮＤ回路８０５とを含んで構成さ
れている。

【００４６】さらに、クロック信号８０８を入力とする
インバータ８０３と、インバータ８０３の出力とａｃｋ
信号５０７とを入力とするＣ素子５０１と、書込み信号
５１１を入力とするインバータ８０４と、Ｃ素子５０１
の出力とインバータ８０４の出力とを入力とするＮＯＲ
回路８０１と、インバータ８０３の出力８０９とＮＯＲ
回路８０１の出力から書込み用のｒｅｑバー信号６０５
を生成するＮＡＮＤ回路８０６とを含んで構成されてい
る。読出し用のｒｅｑバー信号６０４と書込み用のｒｅ
ｑバー信号６０５とを入力とするＮＡＮＤ回路８０７に
よりｒｅｑ信号５１４を生成する。

【００４７】次に、図９の回路の動作について、図１０
を参照して説明する。図１０は図９に示されている回路
の動作を示すタイミング図である。

【００４８】同図において、Ｃ素子５００，５０１の出
力はロウレベルになっているものとする。読出し信号５
０９がハイレベルになるとＮＯＲ回路８００の出力は、
ハイレベルである。このとき、クロック信号８０８がロ
ウレベルからハイレベルに変化すると、ＮＡＮＤ回路８
０５の出力である読出しのｒｅｑバー信号６０４は、ハ
イレベルからロウレベルに変化し、ＮＡＮＤ回路８０７
の出力であるｒｅｑ信号５１４はロウレベルからハイレ
ベルに変化する。ａｃｋ信号５０７がロウレベルからハ
イレベルになると、Ｃ素子５００の出力がハイレベルに
なり、ＮＯＲ回路８００の出力がロウレベルになるので
読出しのｒｅｑバー信号６０４はロウレベルからハイレ
ベルになり、ｒｅｑ信号５１４はハイレベルからロウレ
ベルになる。クロック信号８０８とａｃｋ信号５０７と
が共にロウレベルになるとＣ素子５００の出力はロウレ
ベルになるので、最初の状態に戻る。

【００４９】書込み信号５１１がハイレベルになるとＮ
ＯＲ回路８０１の出力は、ハイレベルである。このとき
クロック信号８０８がハイレベルからロウレベルに変化
すると、ＮＡＮＤ回路８０６の出力である書込みのｒｅ
ｑバー信号６０５は、ハイレベルからロウレベルに変化
し、ｒｅｑ信号５１４はロウレベルからハイレベルに変
化する。ａｃｋ信号５０７がロウレベルからハイレベル
になると、Ｃ素子５０１の出力がハイレベルになり、Ｎ
ＯＲ回路８０１の出力がロウレベルになるので書込みの
ｒｅｑバー信号６０５はロウレベルからハイレベルにな
り、ｒｅｑ信号５１４はハイレベルからロウレベルにな
る。クロック信号８０８とａｃｋ信号５０７が共にハイ
レベルになるとＣ素子の出力はロウレベルになるので、
最初の状態に戻る。

【００５０】図１１は、更に他の実施の形態によるタイ
ミング信号生成回路の構成を示す回路図である。同図に
おいては、図９のｒｅｑ信号５１４を入力としセンスイ
ネーブル信号１０９を出力とする遅延回路１０３と、セ
ンスイネーブル信号１０９とｒｅｑ信号５１４とを入力
としａｃｋ信号１１０を出力とするＡＮＤ回路１０５と
を含んで構成されている。

【００５１】次に、図１１の回路の動作について、図１
２を参照して説明する。図１２は図１１に示されている
回路の動作を示すタイミング図である。

【００５２】同図において、ｒｅｑ信号５１４がロウレ
ベルからハイレベルになると、遅延回路１０３による遅
延時間経過後にセンスイネーブル信号１０９がロウレベ
ルからハイレベルになる。すると、ｒｅｑ信号５１４と
センスイネーブル信号１０９とを入力とするＡＮＤ回路
１０５の出力ａｃｋ信号１１０はロウレベルからハイレ
ベルになる。

【００５３】ａｃｋ信号１１０がハイレベルになると、
図９及び図１０で説明したように、ｒｅｑ信号５１４が
ロウレベルになる。すると、ＡＮＤ回路１０５の一方の
入力がロウレベルになるので、ａｃｋ信号１１０はロウ
レベルになる。センスイネーブル信号１０９は、ｒｅｑ
信号５１４がロウレベルになった後、遅延回路１０３に
よる遅延時間経過後に、ハイレベルからロウレベルにな
る。

【００５４】以上のように、ｒｅｑ信号をクロックとし
てアクセスを行い、ａｃｋ信号を生成する回路を設ける
ことにより、メモリの非同期アクセスが可能になるので
ある。また、読出しのクロック及び書込みのクロックか
らｒｅｑ信号を生成し、読出しと書込みとが異なるタイ
ミングとなるメモリアクセスを行うことができるのであ
る。

【００５５】図１３は、更に他の実施の形態によるタイ
ミング信号生成回路の構成を示す回路図である。同図に
おいては、読出し及び書込みの各タイミングとしてクロ
ック信号８０８と、その反転信号８０９とを用いる。

【００５６】本実施形態の回路は、クロック信号８０８
と、ａｃｋ信号５０７を入力とするＣ素子５００と、読
出し信号５０９及び書込み信号５１１を入力とするＮＡ
ＮＤ回路１２００と、Ｃ素子５００の出力及びＮＡＮＤ
回路１２００の出力を入力とするＮＯＲ回路８００と、
このＮＯＲ回路８００の出力及びクロック信号８０８か
らｒｅｑ信号１２０１を生成するＮＡＮＤ回路８０５と
を含んで構成されている。

【００５７】また本回路は、クロック信号８０８を入力
とするインバータ８０３と、このインバータ８０３から
出力される信号８０９及びａｃｋ信号５０７を入力とす
るＣ素子５０１と、このＣ素子５０１の出力及びＮＡＮ
Ｄ回路１２００の出力を入力とするＮＯＲ回路８０１
と、このＮＯＲ回路８０１の出力及びインバータ８０３
から出力される信号８０９からｒｅｑ信号１２０２を生
成するＮＡＮＤ回路８０６とを含んで構成されている。
そして、ｒｅｑ信号１２０１とｒｅｑ信号１２０２とを
入力とするＮＡＮＤ回路８０７によりｒｅｑ信号５１４
を生成する。

【００５８】次に、図１３の回路の動作について、図１
４を参照して説明する。図１４は図１３に示されている
回路の動作を示すタイミング図である。

【００５９】同図において、Ｃ素子５００及び５０１の
出力はロウになっているものとする。読出し信号５０９
又は書込み信号５１１がハイになるとＮＯＲ回路８００
の出力はハイである。このとき、クロック信号８０８が
ロウからハイに変化すると、ＮＡＮＤ回路８０５の出力
であるｒｅｑ信号１２０１は、ハイからロウに変化し、
ＮＡＮＤ回路８０７の出力であるｒｅｑ信号５１４はロ
ウからハイに変化する。

【００６０】ａｃｋ信号５０７がロウからハイに変化す
ると、Ｃ素子５００の出力がハイになり、ＮＯＲ回路８
００の出力がロウに変化する。このため、ｒｅｑ信号１
２０１はロウからハイになり、ｒｅｑ信号５１４はハイ
からロウになる。クロック信号８０８とａｃｋ信号５０
７が共にロウになるとＣ素子５００の出力はロウになる
ので、最初の状態に戻る。

【００６１】読出し信号５０９又は書込み信号５１１が
ハイになると、ＮＯＲ回路８０１の出力はハイである。
このとき、クロック信号８０８がハイからロウに変化す
ると、ＮＡＮＤ回路８０６の出力であるｒｅｑ信号１２
０２はハイからロウに変化し、ｒｅｑ信号５１４はロウ
からハイに変化する。ａｃｋ信号５０７がロウからハイ
になると、Ｃ素子５０１の出力がハイになり、ＮＯＲ回
路８０１の出力がロウになる。このため、ｒｅｑ信号１
２０２はロウからハイになり、ｒｅｑ信号５１４はハイ
からロウになる。クロック信号８０８とａｃｋ信号５０
７が共にハイになるとＣ素子５０１の出力はロウになる
ので、最初の状態に戻る。

【００６２】つまり、本実施形態では、ａｃｋ信号とク
ロック信号とを入力とし両入力が一致したときその値を
出力し両入力が不一致であるとき出力が変化しない第１
のＣ素子と、上記ａｃｋ信号とクロック信号とは位相の
異なる第２のクロック信号とを入力とし両入力が一致し
たときその値を出力し両入力が不一致であるとき出力が
変化しない第２のＣ素子と、これら第１及び第２のＣ素
子の両出力とメモリに対する読出し信号及び書込み信号
とに応じてメモリへの読出し用アクセス要求信号及び書
込み用アクセス要求信号を生成するアクセス要求信号生
成回路とを含んで構成されているのである。

【００６３】以上のように本回路では、２つのＣ素子の
両出力とメモリに対する読出し信号及び書込み信号とに
応じてメモリへの読出し用及び書込み用アクセス要求信
号を生成して両エッジアクセスを行うことにより、メモ
リについての読出しと書込みとを異なるタイミングで動
作させることができる。

【００６４】上述した各実施形態の回路では、以下のよ
うなメリットがある。このように非同期アクセスを行う
ことにより、クロックを用いないので、クロックスキュ
ーが生じなくなるのである。また、読出しと書込みとを
異なるエッジで行うことにより、書込みデータのディレ
イ（遅延量）が大きいときにサイクルタイムを遅くしな
くても済むのである。さらに、両エッジにおいてアクセ
スすることにより、２逓倍のクロックが不要になるので
ある。

【００６５】請求項の記載に関連して本発明は更に次の
態様をとりうる。

【００６６】（１）前記アクセス要求信号の入力に応答
して前記メモリをアクセスするためのワード線を駆動す
るようにしたことを特徴とする請求項１又は２記載のタ
イミング信号生成回路。

【００６７】（２）前記読出し用アクセス要求信号と前
記書込み用アクセス要求信号とをの論理和結果を出力す
るようにしたことを特徴とする請求項３〜６記載のタイ
ミング信号生成回路。

【００６８】

【発明の効果】以上説明したように本発明は、ｒｅｑ信
号をクロックとしてアクセスを行ってａｃｋ信号を生成
して非同期アクセスを行ったり、読出しのクロック及び
書込みのクロックからｒｅｑ信号を生成して読出しと書
込みとを異なるエッジで行ったり、２つのＣ素子の両出
力とメモリに対する読出し信号及び書込み信号とに応じ
てメモリへの読出し用及び書込み用アクセス要求信号を
生成して両エッジアクセスを行うことにより、メモリに
ついての読出しと書込みとを異なるタイミングで動作さ
せることができるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施の一形態によるタイミング信号生
成回路の構成を示す回路図である。

【図２】図１の構成に遅延回路を追加したタイミング信
号生成回路の構成を示す回路図である。

【図３】図１のタイミング信号生成回路の動作を示すタ
イミング図である。

【図４】図２のタイミング信号生成回路の動作を示すタ
イミング図である。

【図５】本発明の実施の他の形態によるタイミング信号
生成回路の構成を示す回路図である。

【図６】ＭｕｌｌｅｒのＣ素子を示す図であり、（ａ）
は入出力端子を示す図、（ｂ）は入出力関係を示す図、
（ｃ）はＣ素子の内部構成例を示す図である。

【図７】本発明の実施の他の形態によるタイミング信号
生成回路の構成を示す回路図である。

【図８】図５のタイミング信号生成回路の動作を示すタ
イミング図である。

【図９】本発明の実施の更に他の形態によるタイミング
信号生成回路の構成を示す回路図である。

【図１０】図９のタイミング信号生成回路の動作を示す
タイミング図である。

【図１１】本発明の実施の更に他の形態によるタイミン
グ信号生成回路の構成を示す回路図である。

【図１２】図１１のタイミング信号生成回路の動作を示
すタイミング図である。

【図１３】本発明の実施の更に他の形態によるタイミン
グ信号生成回路の構成を示す回路図である。

【図１４】図１３のタイミング信号生成回路の動作を示
すタイミング図である。

【図１５】従来のタイミング信号生成回路の動作を示す
タイミング図である。

【図１６】従来のタイミング信号生成回路の構成例を示
す図である。

【図１７】ハンドシェイクのタイミングを示す図であ
る。

【符号の説明】

１００デコーダ１０１，１０２，１０５，５０４，５０５ＡＮＤ回路１０３，３０１，３０２遅延回路１０８ワード線５００，５０１Ｃ素子５０２，５０３，８０２，８０３，８０４インバータ６０１，６０２，６０３，８０５，８０６，８０７Ｎ
ＡＮＤ回路８００ＮＯＲ回路

Claims

(57)【特許請求の範囲】

【請求項１】アクセス要求信号及びこれに対する応答
信号によるハンドシェイクによってメモリへのアクセス
を行うタイミング信号生成回路であって、前記応答信号
と第１のクロック信号とを入力とし両入力が一致したと
きその値を出力し両入力が不一致であるとき出力が変化
しない第１のＣ素子と、この第１のＣ素子の出力と前記
メモリに対する読出し信号とに応じて該メモリへの読出
し用アクセス要求信号を出力する読出し用アクセス要求
信号生成手段と、前記応答信号と前記第１のクロック信
号とは位相の異なる第２のクロック信号とを入力とし両
入力が一致したときその値を出力し両入力が不一致であ
るとき出力が変化しない第２のＣ素子と、この第２のＣ
素子の出力と前記メモリに対する書込み信号とに応じて
該メモリへの書込み用アクセス要求信号を出力する書込
み用アクセス要求信号生成手段とを含むことを特徴とす
るタイミング信号生成回路。
【請求項２】前記第２のクロックは、前記第１のクロ
ックを反転させて生成することを特徴とする請求項１記
載のタイミング信号生成回路。
【請求項３】前記読出し用アクセス要求信号及び前記
書込み用アクセス要求信号を所定時間遅延させる遅延手
段を更に含み、この遅延手段の出力を前記メモリのアク
セス用のセンスアンプを動作させるセンス開始信号とし
て送出するようにしたことを特徴とする請求項１又は２
記載のタイミング信号生成回路。
【請求項４】前記読出し用アクセス要求信号又は前記
書込み用アクセス要求信号と前記センス開始信号とが共
にアクティブ状態になっているとき、前記応答信号を出
力する応答信号生成手段を更に含むことを特徴とする請
求項１〜３のいずれかに記載のタイミング信号生成回
路。
【請求項５】アクセス要求信号及びこれに対する応答
信号によるハンドシェイクによってメモリへのアクセス
を行うタイミング信号生成回路であって、前記応答信号
と第１のクロック信号とを入力とし両入力が一致したと
きその値を出力し両入力が不一致であるとき出力が変化
しない第１のＣ素子と、前記応答信号と前記第１のクロ
ック信号とは位相の異なる第２のクロック信号とを入力
とし両入力が一致したときその値を出力し両入力が不一
致であるとき出力が変化しない第２のＣ素子と、前記第
１及び前記第２のＣ素子の両出力と前記メモリに対する
読出し信号及び書込み信号とに応じて該メモリへの読出
し用アクセス要求信号及び書込み用アクセス要求信号を
生成するアクセス要求信号生成手段とを含むことを特徴
とするタイミング信号生成回路。
【請求項６】前記第２のクロックは、前記第１のクロ
ックを反転させて生成することを特徴とする請求項５記
載のタイミング信号生成回路。