JPS63313249A - メモリアクセス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は複数の入出力機器が同一メモリにアクセスを行
なうシステムにおいてメモリアクセスの制御を行なうメ
モリアクセス回路に関するものである。

［従来の技術］ 近年のファクシミリや画像ファイリンブシステム等の、
画像データを取扱う例えばファクシミリ装置等では、画
像データを符号化した圧縮コードが画像メモリに饗積さ
れる場合が多く、この画像メモリへの書込み動作はスキ
ャナ等で読取られた画像データを圧縮コード符号化−置
により符号化して画像メモリに書込む場合と、外部機器
より受信した圧縮コードをそのまま書込む場合が考えら
れる。このような画像メモリの読出し動作は、圧縮コー
ドを読出して復号回路により圧縮コードを複合してプリ
ンタに画像データをプリントアクトする場合と、圧縮コ
ードをそのまま読出して送信する場合とが考えられる。

一般に、圧縮コードは画像の複雑さ等によりコード長が
異なるため、符号化時又は復号化時には画像によりメモ
リアクセスする頻度が高くなったり低くなったりする。

しかも、高速リアルタイムの圧縮コード符号化や復号化
回路が開発され、メモリアクセスはバーストで発生する
頻度が高くなっている。一方、画像データの圧縮コード
を回線を介して送信あるいは受信する場合、回線速度が
一定のため画像メモリへのメモリアクセスの頻度は一様
である。

［発明が解決しようとする問題点］ しかしながら、従来゛のメモリアクセス制御回路では、
入出力機器等のメモリアクセスの原産、即ちメモリへの
アクセス要求がバーストに発生するか周期的に発生する
か等に対応してメモリ回路へのアクセス制御を行う回路
構成はとられておらず、これを実現するには回路規模の
上でも問題があった。

［発明が解決しようとする問題点］ 本発明は上記従来例に鑑みてなされたもので、メモリ回
路のアドレスデータ及び入出力データのタイミング信号
を、入出力機器のメモリアクセス頻度に応じて作・成す
ることにより、効率良くメモリアクセス制御を行なうメ
モリアクセス回路を提供することを目的とする。

［問題点を解決するための手段］ 上記目的を達成するために本発明のメモリアクセス回路
は以下のような構成からなる。即ち、複数の入出力手段
よりの要求信号に応動してメモリ回路のアドレス信号お
よび前記メモリ回路への書込み及び誘出し信号を出力す
るメモリアクセス回路であって、前記複数の入出力手段
のうち周期的に前記メモリ回路へのアクセスを行う入出
力手段に対するアクセス制御を行う第１の制御手段と、
前記複数の入出力手段のうちバーストで前記メモリ回路
へのアクセスを行う入出力手段に対するアクセス制御を
行う第２の制御手段とを備える。

［作用］ 以上の構成において、第１の制御手段は複数の入出力手
段のうち周期的にメモリ回路へのアクセスを行う入出力
手段に対するアクセス制御をハンドシェイクで行い、第
２の制御手段は？！数の入出力手段のうちバースト°で
メモリ回路へのアクセスを行う入出力手段に対するアク
セス制御を、メモリ回路の実行サイクル毎に行うように
動作する。

［実施例］ 以下、添付図面を参照して本発明の好適な実施例を詳細
に説明する。

［メモリ制御回路の説明　（第１図）］第１図は実施例
のメモリ制御回路の概略構成を示すブロック図である。

図中、１は例えばマイクロコンピュータ等のＣＰＵ、Ｃ
ＰＵの制御プログラムやデータ等を格納しているＲＯＭ
％ＣＰＵのワークエリアとして使用されるＲＡＭ及びデ
ータの入出力を行なう入出力ポート等を備える制御部で
、メモリ回路５と人出力部２．３との間でのデータ転送
制御を行なっている。２．３はメモリ回路５へのアクセ
スを要求する入出力部であり、入出力部２はメモリ回路
５へのアクセス要求頻度が一定であり、入出力部３はバ
ッファ３−１を備え、メモリ回路５へのアクセス要求頻
度が一定でなく、バーストでメモリ回路５にアクセスを
要求するものとする。

メモリコントローラ４は制御部１よりの制御データバス
６と入出力部２．３よりの要求信号７及び入出力部２．
３とを接続するデータバス８を入力し、メモリ回路５に
アドレス信号９、タイミング信号１０、データ信号１１
を出力して、入出力部２．３とメモリ回路５との間でデ
ータの入出力を行っている。

メモリコントローラ４の構成を説明すると、アクセス要
求回路４０は入出力部２．３よりの転送要求信号を入力
し、アドレス発生回路４１．４２とメモリタイミング発
゛生回路４３にタイミング信号４６を出力している。

アドレス発生回路４１．４２はそれぞれ入出力部２．３
よりの要求信号７に対応してメモリ回路５へのアドレス
９を出力する。４３はアクセス要求回路４０より信号４
６−３を入力してメモリ回路５のタイミング信号１０を
出力するメモリタイミング発生回路、４４はメモリ回路
５より読出されるデータを格納する出力レジスタ、４５
はメモリ回路５への書込みデータを格納する入力レジス
タである。入出力部２．３はデータバス２８、出力レジ
スタ４４、入力レジスタ４５、データバス１１を介して
メモリ回路５へのデータ書込み、読出しを行なう、５は
複数の半導体メモリと入出力回路等で構成されたメモリ
回路である。

［アドレス発生回路の説明　（第２図）］］第２はアド
レス発生回路４１及び４２の構成の例を示すブロック図
である。

アドレス発生回路４１は入出力部２月のアドレス発生回
路で、制御部１よりの制御データバス６と入出力部２よ
りの要求信号４６−１を入力している。図示したように
、制御データバス６は制御部１のＣＰＵよりのアドレス
バス、データバス、読込信号（ＲＤ）、書込信号（ＷＲ
）等を含んでいる。４１０はマイクロコンピュータ及び
第３図のフローチャートで示されたプログラムを格納し
ているＲＯＭＨＬびＲＡＭ等を食む、例えば１チツプＣ
ＰＵ等で構成された制御回路である。制御回路４１０は
制御部１より制御データバス６を介してスタートアドレ
スを入力すると、そのアドレスをバッファ４１１に出力
するとともに、入出力部２に入出力部よりの要求受付可
信号２０を出力している。また制御回路４１０は入出力
部２の実行信号４６−１をアクセス要求回路４０より入
力しており、実行信号４０の立ち下がりで制御回路４１
０に割込みが発生し、実行信号４０がハイレベルの間バ
ッファ４１１の出力（メモリアドレス）がエネーブルと
なる様に構成されている。

一方、アドレス発生回路４２において、制御部１よりの
スタートアドレスがデコーダ２１によりデコードした書
込み信号によりレジスタ４２０にセットされる。カウン
タ４２１はレジスタ４２０よりアドレスをサイクルクロ
ック２２によりロードして、カウント出力をバッファ４
２２に出力している。入出力部３よりの実行信号４６−
２がハイレベルで入力されていて、サイクルクロック２
２が入力されるとカウンタ４２１は＋１される。

またバッファ４２２の出力は実行信号４６−２がへイレ
ベルのときにエネーブルになる。

［アクセス要求回路の説明　（第３図）コ第３図は実施
例のアクセス要求回路の概略構成を示す図である。

図中、４００は水晶発振器を僅え基準クロック４０５を
出力するクロックジェネレータ、４０１は基準クロック
４０５を入力してサイクルパルス４０６やサイクルクロ
ック２２を出力するとともに、レジスタ４０２に入出力
要求サンプリングクロック４０７を出力するサイクルタ
イミング発生回路である。レジスタ４０２は入出力部２
，３よりの要求信号７を入力し、サンプリングクロック
４０７により入出力部２．３よりの入出力要求をサンプ
リングする。

優先順位決定回路４０３はレジスタ４０２よりの入出力
要求信号を入力し、それらの優先順位を判別してメモリ
タイミング発生回路４３とメモリ実行信号発生回路４０
４に受付信号４６−３を出力する０本実施例では入出力
部２の方が優先順位が高いように設定されている。

これは入出力部２よりのアクセス要求が周期的に発生す
るため、入出力部２よりのメモリアクセスを優先的に処
理してもメモリ回路５へのアクセスを専有することは少
ないが、入出力部３はバーストでメモリ回路５へのアク
セス要求を出力するため、優先順位を低くしてメモリサ
イクルの専有を防止している。このようにしても、入出
力部３はバッファメモリ３−１を介しているため、入出
力動作を低下することは少ないと考えられる。

メモリ実行信号発生回路４０４は受付信号４６−３とク
ロック４０５及びサイクルパルス４０６を入力して、入
出力部２．３に対応した実行信号４６−１．４６−２を
それぞれアドレス発生回路４１．４２に出力している。

また入出力部２，３がメモリ回路５への書込みを行なお
うとしている時は、ストローブ信号４０８を入力レジス
タ４５に出力して、入出力部２．３よりのメモリ回路５
への書込みデータをラッチしている。

［ｙ！Ｊ作説明　（第４図、第５図）］第４図はアドレ
ス発生回路４１の制御回路４１０のＲＯＭに格納されて
いる処理プログラムのフローチャート、第５図は実施例
のアクセス回路のタイミングチャートであり、以下これ
らの図面をもとに実施例回路の説明を行なう。

まずステップＳ１で制御部１から制御データバスを介し
てメモリ回路５への書込みあるいは読み出しスタートア
ドレスが入力されたかをみる。スタートアドレスが入力
されるとステップＳ２に進み、バッファ４１１に人力し
たアドレスを出力する。ステップＳ３では人出力部２へ
の要求受付可信号２０をオンにする。このタイミングは
第５図のタイミングＴ１で示されている。要求受付可信
号２０がオンになると、入出力部２はメモリ回路５への
転送要求があれば要求信号７をアクセス要求回路４０に
出力する（タイミングＴ２）。

実施例回路では入出力部２よりの要求信号の優先順位が
高いため、入出力部３よりの要求信号が存在していても
入出力部２よりの要求信号が受は付けられる。こうして
アクセス要求回路４ｏの優先順位決定回路４０３より受
付信号４６−３がメモリ実行発生回路４０４に出力され
、入出力部２の実行信号４６−１が出力される（タイミ
ングＴ３）。このとき入出力部３への実行信号４６−２
が出力されていれば、同じタイミングでオフされること
になる。

こうして入出力部２とメモリ回路５との間で出力レジス
タ４４、あるいは入力レジスタ４５を介してデータ転送
が行なわれ、その転送が終了すると実行信号４６−１は
オフになる（タイミングＴ４）。これによりアドレス発
生回路４１の制御回路４１０に割込みが発生し、第４図
（Ｂ）の割り込み処理のステップＳＩＯに進む。ここで
各種レジスタのセーブを行ない、ステップ３１１でイン
タラブドの受付はフラグをオンにする。ステップ３１２
ではレジスタを復帰して再びメインルーチンに戻る。

再び第４図（Ａ）のメインルーチンのフローチャートに
戻り、ステップＳ４でインタラブドの受は付はフラグを
チェックし、インタラブドが受は付けられたと判別する
とステップＳ５で要求受付可信号２０をオフにし゛（タ
イミングＴ４）、次にステップＳ６でメモリ回路５への
メモリアドレスを＋１して、ステップＳ７でボート２（
Ｐ２）よりそのアドレスをバッファ４１１に出力する（
タイミングＴ５）。尚、タイミングＴ４とタイミングＴ
５との間は制御回路４１０の各種処理により若干の遅延
が発生している。

第５図において、サイクルタイミング発生回路４０１は
基準クロック４０５を入力し、複数のサイクルパルス４
０６とサイクルクロック２２とを出力している。サイク
ルパルス４０６は第５図では８個のパルス信号として示
されているが、これに限定されるものでなく、例えばサ
イクルパルス１〜４であっても良く、この時はサイクル
クロック２２のハイレベルは２クロツク、ロウレベルは
２クロツクの４クロツク周期となる。

次に、アドレス発生回路４２の動作を説明すると、サン
プリング信号４０７のタイミングＴ６で入出力部３より
の要求信号を受は付け、このとき人出・角部２よりの要
求信号がなければ実行信号４６−２がメモリ実行信号発
生回路４０４より出力される。タイミングＴ７でサイク
ルクロック２２が立上ると、実行信号４６−２がハイレ
ベルであるため、カウンタ４２１は＋１され、バッファ
４２２より出力されるアドレスは“ｎ”から“ｎ＋１”
に変わる。こうしてメモリ回路５のメモリアドレスが順
次更新され、入出力部３よりのバースト転送要求が受け
つけられて、メモリ回路５と入出力部３との間でバース
ト転送が実行される。

タイミングＴ８の要求信号のサンプリング時間では、入
出力部２と３の両方より要求信号が出力されているため
、優先順位の高い入出力部２の要求信号が受付けられる
゛（タイミングＴ３）。これにより、人出力部３の実行
信号４６−２はオフとなり、カウンタ４２１の出力は＋
１されて“ｎ＋２”となる。

以上述べたように本実施例によれば、周期的にメモリに
アクセスする入出力部と、バースト状にメモリにアクセ
スする入出力部とに分類し、前者に関してはアクセスす
るアドレスを発生する回路とのハンドシェイクによりメ
モリアクセス要求を受は付けている。

また後者に関しては、メモリ回路の実行速度と入出力部
とのデータ処理速度の違いにより入出力部のデータ処理
速度を妨げることのないように、ＦＩＦＯ等のバッファ
メモリを入出力部に設けて入出力部の処理速度とメモリ
による処理速度との差によるデータの吸収を図っている
。

［発明の効果］ 以上述べた如く本発明によれば、単一のメモリにアクセ
ス可能な複数の人出力部によるメモリへのアクセスの制
御が容易に行える効果がある。

【図面の簡単な説明】

第１図は実施例のメモリアクセス回路の概略構成と接続
を示すブロック図、 第２図はメモリコントローラのアドレス発生回路の構成
を示す図、 第３図はメモリコントローラのアクセス要求回路の概略
構成を示すブロック図、 第４図はアドレス発生回路の制御回路の動作を示すフロ
ーチャート、 第５図は実施例の回路の動作タイミング例を示す図であ
る。 図中、１・・・制御部、２．３・・・入出力部、３−１
・・・バッファ、４・・・メモリコントローラ、５・・
・メモリ回路、６・・・制御データバス、７・・・要求
信号、８・・・データバス、９・・・メモリアドレス、
ｉ　ｏ−・・タイミング信号、１１・・・データ信号、
２０−・・要求受付可信号、２１・・・デコーダ、２２
・・・サイクルクロック、４０・・・アクセス要求回路
、４１．４２−・・アドレス発生回路、４３・・・メモ
リタイミング発生回路、４４・・・出力レジスタ、４５
・・・入力レジスタ、４０１・・・サイクルタイミング
発生回路、４ｏ２．４２０・・・レジスタ、４０３−・
・優先順位決定回路、４０４・・・メモリ実行信号発生
回路、４１０・・・制御回路、４１１．４２２−・・バ
ッファ、４２１・・・カウンタである。 特許出願人　　　キャノン株式会社 第４図（Ａ）

Claims (3)

【特許請求の範囲】
1. （１）複数の入出力手段よりの要求信号に応動してメモ
   リ回路のアドレス信号および前記メモリ回路への書込み
   及び読出し信号を出力するメモリアクセス回路であつて
   、 前記複数の入出力手段のうち周期的に前記メモリ回路へ
   のアクセスを行う入出力手段に対するアクセス制御を行
   う第１の制御手段と、 前記複数の入出力手段のうちバーストで前記メモリ回路
   へのアクセスを行う入出力手段に対するアクセス制御を
   行う第２の制御手段とを備えることを特徴とするメモリ
   アクセス回路。
2. （２）前記第１の制御手段は周期的に前記メモリ回路へ
   のアクセスを行う入出力手段に前記要求信号の受付可信
   号を送出する手段と、前記受付可信号に対応して入力し
   た要求信号を基に、前記入出力手段のアクセスするメモ
   リアドレス信号を出力する手段とを備えることを特徴と
   する特許請求の範囲第１項に記載のメモリアクセス回路
   。
3. （３）前記第２の制御手段はバーストで前記メモリ回路
   へのアクセスを行う入出力手段よりの要求信号を所定周
   期毎に検査する検査手段と、前記入出力手段のアクセス
   時、前記要求信号が検出されると前記要求信号を計数し
   て前記メモリ回路のアドレス信号を出力する手段とを備
   えることを特徴とする特許請求の範囲第１項に記載のメ
   モリアクセス回路。