JP2864824B2 - データ伝送速度変換装置 - Google Patents
データ伝送速度変換装置Info
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Description
【０００１】
【産業上の利用分野】この発明は、データ伝送速度が互
いに異なる装置間のデータ伝送を可能にするデータ伝送
速度変換装置に関する。
いに異なる装置間のデータ伝送を可能にするデータ伝送
速度変換装置に関する。
【０００２】
【従来の技術】異なる種類の装置間においてデータ伝送
を行う場合、双方の内部クロックサイクルやインタフェ
ースの相違によりデータ伝送速度が異なることにより、
直接データの送受を行うことができないことがよくあ
る。このような場合、一般に伝送速度を変換することに
よってデータ伝送が行われている。
を行う場合、双方の内部クロックサイクルやインタフェ
ースの相違によりデータ伝送速度が異なることにより、
直接データの送受を行うことができないことがよくあ
る。このような場合、一般に伝送速度を変換することに
よってデータ伝送が行われている。
【０００３】従来、シリアル通信においてデータの伝送
速度を変換する場合、所定の伝送速度で送られてきたデ
ータは一旦１ワード分蓄積された後、異なる伝送速度で
送り出すことによって行われていた。すなわち、１ワー
ドを伝送の単位としていた。
速度を変換する場合、所定の伝送速度で送られてきたデ
ータは一旦１ワード分蓄積された後、異なる伝送速度で
送り出すことによって行われていた。すなわち、１ワー
ドを伝送の単位としていた。
【０００４】
【発明が解決しようとする課題】ところで、従来のよう
に１ワード単位で伝送を行う場合、伝送すべきデータが
１ワード分蓄積されるまで待たねばならないため、その
分データの伝送に遅れが生じてしまうという問題があっ
た。
に１ワード単位で伝送を行う場合、伝送すべきデータが
１ワード分蓄積されるまで待たねばならないため、その
分データの伝送に遅れが生じてしまうという問題があっ
た。
【０００５】この発明は、このような背景の下になされ
たもので、シリアル通信において伝送すべきデータが１
ワード分蓄積されるまで待つ必要のないデータ伝送速度
変換装置を提供することを目的としている。
たもので、シリアル通信において伝送すべきデータが１
ワード分蓄積されるまで待つ必要のないデータ伝送速度
変換装置を提供することを目的としている。
【０００６】
【課題を解決するための手段】この発明は、上に述べた
課題を解決するために、シリアル通信によるデータ伝送
速度が互いに異なる送信側装置と受信側装置の間に接続
されるデータ伝送速度変換装置であって、前記送信側装
置のデータ伝送速度の値と前記受信側装置のデータ伝送
速度の値とを設定する設定手段と、データの読み書きを
ビット単位で制御可能な記憶手段と、前記送信側装置の
データ伝送速度の値に応じたタイミングで、前記送信側
装置から送信されてきたデータをビット単位で取り込
み、前記記憶手段に順次書き込む入力手段と、前記受信
側装置のデータ伝送速度の値に応じたタイミングで、前
記記憶手段に記憶されたデータが１ワード分蓄積するま
で待つことなくビット単位で順次読み出し、前記受信側
装置に対してビット単位で出力する出力手段と、前記送
信側装置のデータ伝送速度の値が前記受信側装置のデー
タ伝送速度の値より小さい場合に、前記送信側装置のデ
ータ伝送速度の値、前記受信側装置のデータ伝送速度の
値および伝送すべきデータのワード長に基づき、前記入
力手段により１ワード分のデータを取り込むのに要する
時間と前記出力手段により前記１ワード分のデータを出
力するのに要する時間との差の時間を算出し、前記出力
手段によるワードの先頭ビットの出力の開始を前記差の
時間だけ遅延させる遅延手段とを具備することを特徴と
している。
課題を解決するために、シリアル通信によるデータ伝送
速度が互いに異なる送信側装置と受信側装置の間に接続
されるデータ伝送速度変換装置であって、前記送信側装
置のデータ伝送速度の値と前記受信側装置のデータ伝送
速度の値とを設定する設定手段と、データの読み書きを
ビット単位で制御可能な記憶手段と、前記送信側装置の
データ伝送速度の値に応じたタイミングで、前記送信側
装置から送信されてきたデータをビット単位で取り込
み、前記記憶手段に順次書き込む入力手段と、前記受信
側装置のデータ伝送速度の値に応じたタイミングで、前
記記憶手段に記憶されたデータが１ワード分蓄積するま
で待つことなくビット単位で順次読み出し、前記受信側
装置に対してビット単位で出力する出力手段と、前記送
信側装置のデータ伝送速度の値が前記受信側装置のデー
タ伝送速度の値より小さい場合に、前記送信側装置のデ
ータ伝送速度の値、前記受信側装置のデータ伝送速度の
値および伝送すべきデータのワード長に基づき、前記入
力手段により１ワード分のデータを取り込むのに要する
時間と前記出力手段により前記１ワード分のデータを出
力するのに要する時間との差の時間を算出し、前記出力
手段によるワードの先頭ビットの出力の開始を前記差の
時間だけ遅延させる遅延手段とを具備することを特徴と
している。
【０００７】
【作用】上述の構成によれば、送信側装置のデータ伝送
速度の値と受信側装置のデータ伝送速度の値とが設定さ
れ、設定された送信側装置のデータ伝送速度の値に応じ
たタイミングで、送信側装置から送信されてきたデータ
をビット単位で取り込まれ、データの読み書きをビット
単位で制御可能な記憶手段に順次書き込まれる一方、設
定された受信側装置のデータ伝送速度の値に応じたタイ
ミングで、記憶手段に記憶されたデータが１ワード分蓄
積するまで待つことなくビット単位で順次読み出され、
読み出されたデータが受信側装置に対してビット単位で
出力される。また、設定された送信側装置のデータ伝送
速度の値が設定された受信側装置のデータ伝送速度の値
より小さい場合、これらの値および伝送すべきデータの
ワード長に基づき、１ワード分のデータを取り込むのに
要する時間と１ワード分のデータを出力するのに要する
時間との差の時間が算出され、ワードの先頭ビットの出
力の開始がこの差の時間だけ遅延される。これにより、
１ワード分のデータが蓄積するまで待つことなく、伝送
速度の変換が行われて受信側装置に対してデータが伝送
される。
速度の値と受信側装置のデータ伝送速度の値とが設定さ
れ、設定された送信側装置のデータ伝送速度の値に応じ
たタイミングで、送信側装置から送信されてきたデータ
をビット単位で取り込まれ、データの読み書きをビット
単位で制御可能な記憶手段に順次書き込まれる一方、設
定された受信側装置のデータ伝送速度の値に応じたタイ
ミングで、記憶手段に記憶されたデータが１ワード分蓄
積するまで待つことなくビット単位で順次読み出され、
読み出されたデータが受信側装置に対してビット単位で
出力される。また、設定された送信側装置のデータ伝送
速度の値が設定された受信側装置のデータ伝送速度の値
より小さい場合、これらの値および伝送すべきデータの
ワード長に基づき、１ワード分のデータを取り込むのに
要する時間と１ワード分のデータを出力するのに要する
時間との差の時間が算出され、ワードの先頭ビットの出
力の開始がこの差の時間だけ遅延される。これにより、
１ワード分のデータが蓄積するまで待つことなく、伝送
速度の変換が行われて受信側装置に対してデータが伝送
される。
【０００８】
【実施例】以下、図面を参照して、この発明の一実施例
について説明する。図１はこの発明の一実施例によるデ
ータ伝送速度変換装置の構成を示すブロック図である。
また、図２はこの装置と他装置との接続関係を示すブロ
ック図である。まず、図２において、この装置１０は、
例えばシリアル通信によるデータ伝送速度が互いに異な
るコンピュータ１１とＭＩＤＩ（musical instrumentdi
gital interface）機器１２との間に接続される。この
場合、コンピュータ１１からＭＩＤＩ機器１２およびＭ
ＩＤＩ機器１２からコンピュータ１１の両方の方向に対
して装置１０を接続すれば、双方向の伝送速度変換に対
応することができる。ただし、本実施例では簡単のため
前者に限定して説明を行う。また、装置１０はコンピュ
ータ１１およびＭＩＤＩ機器１２間に限らず、シリアル
通信を行う装置間であれば適用可能である。
について説明する。図１はこの発明の一実施例によるデ
ータ伝送速度変換装置の構成を示すブロック図である。
また、図２はこの装置と他装置との接続関係を示すブロ
ック図である。まず、図２において、この装置１０は、
例えばシリアル通信によるデータ伝送速度が互いに異な
るコンピュータ１１とＭＩＤＩ（musical instrumentdi
gital interface）機器１２との間に接続される。この
場合、コンピュータ１１からＭＩＤＩ機器１２およびＭ
ＩＤＩ機器１２からコンピュータ１１の両方の方向に対
して装置１０を接続すれば、双方向の伝送速度変換に対
応することができる。ただし、本実施例では簡単のため
前者に限定して説明を行う。また、装置１０はコンピュ
ータ１１およびＭＩＤＩ機器１２間に限らず、シリアル
通信を行う装置間であれば適用可能である。
【０００９】さて、図１において、１はＣＰＵ（centra
l processing unit）であり、プログラムを実行して以
下に述べる装置１０の各部を制御する。２はＲＯＭ（re
adonly memory）であり、ＣＰＵ１によって実行される
プログラムを記憶している。３はＲＡＭ（random acces
s memory）であり、ＣＰＵ１によるプログラム実行時に
用いられる各種データを一時的に記憶する。４はディッ
プスイッチであり、送信側であるコンピュータ１１およ
び受信側であるＭＩＤＩ機器１２のボーレート（データ
伝送速度）を操作者に入力させるための操作子である。
以降、コンピュータ１１のボーレートの入力値を入力ボ
ーレートＩＮＢＲ、ＭＩＤＩ機器１２のボーレートの入
力値を出力ボーレートＯＵＴＢＲと称することとする。
５はタイマ割込制御回路であり、３種類のインターバル
についてタイムカウントを行い、各々のインターバルの
経過により第１タイマ割込、第２タイマ割込および第３
タイマ割込をＣＰＵ１に対して行う。また、これらのイ
ンターバルは入力ボーレートＩＮＢＲおよび出力ボーレ
ートＯＵＴＢＲに基づき、ＣＰＵ１によりタイマ割込制
御回路５に対して設定される。そして、以上述べた各部
はバス６を介して互いに接続され、データあるいは制御
信号の送受を行う。
l processing unit）であり、プログラムを実行して以
下に述べる装置１０の各部を制御する。２はＲＯＭ（re
adonly memory）であり、ＣＰＵ１によって実行される
プログラムを記憶している。３はＲＡＭ（random acces
s memory）であり、ＣＰＵ１によるプログラム実行時に
用いられる各種データを一時的に記憶する。４はディッ
プスイッチであり、送信側であるコンピュータ１１およ
び受信側であるＭＩＤＩ機器１２のボーレート（データ
伝送速度）を操作者に入力させるための操作子である。
以降、コンピュータ１１のボーレートの入力値を入力ボ
ーレートＩＮＢＲ、ＭＩＤＩ機器１２のボーレートの入
力値を出力ボーレートＯＵＴＢＲと称することとする。
５はタイマ割込制御回路であり、３種類のインターバル
についてタイムカウントを行い、各々のインターバルの
経過により第１タイマ割込、第２タイマ割込および第３
タイマ割込をＣＰＵ１に対して行う。また、これらのイ
ンターバルは入力ボーレートＩＮＢＲおよび出力ボーレ
ートＯＵＴＢＲに基づき、ＣＰＵ１によりタイマ割込制
御回路５に対して設定される。そして、以上述べた各部
はバス６を介して互いに接続され、データあるいは制御
信号の送受を行う。
【００１０】次に、装置１０の動作を図３〜７に示した
ＣＰＵ１により実行されるプログラムを表すフローチャ
ートに沿って説明する。装置１０に電源が投入される
と、ＣＰＵ１は図４に示すメインルーチンを実行する。
まず、ステップＳ１に進み、後述する割込端子ＩＲＱか
らの割り込みのイネーブル、第１タイマ割込、第２タイ
マ割込および第３タイマ割込のディスエーブル等、装置
１０の各種イニシャライズを行う。次にステップＳ２に
進み、操作者によりディップスイッチ４が操作されて入
力ボーレートＩＮＢＲが設定されると、ＣＰＵ１はこの
設定値をＲＡＭ３に記憶させる。次にステップＳ３に進
み、操作者により同様にして出力ボーレートＯＵＴＢＲ
が設定されると、ＣＰＵ１はこの設定値をＲＡＭ３に記
憶させる。そして、以下に述べる各種の割り込み処理が
なされない間、このステップＳ２およびステップＳ３が
繰り返され、操作者によるディップスイッチ４の設定状
態をＲＡＭ３に取り込むことができる。
ＣＰＵ１により実行されるプログラムを表すフローチャ
ートに沿って説明する。装置１０に電源が投入される
と、ＣＰＵ１は図４に示すメインルーチンを実行する。
まず、ステップＳ１に進み、後述する割込端子ＩＲＱか
らの割り込みのイネーブル、第１タイマ割込、第２タイ
マ割込および第３タイマ割込のディスエーブル等、装置
１０の各種イニシャライズを行う。次にステップＳ２に
進み、操作者によりディップスイッチ４が操作されて入
力ボーレートＩＮＢＲが設定されると、ＣＰＵ１はこの
設定値をＲＡＭ３に記憶させる。次にステップＳ３に進
み、操作者により同様にして出力ボーレートＯＵＴＢＲ
が設定されると、ＣＰＵ１はこの設定値をＲＡＭ３に記
憶させる。そして、以下に述べる各種の割り込み処理が
なされない間、このステップＳ２およびステップＳ３が
繰り返され、操作者によるディップスイッチ４の設定状
態をＲＡＭ３に取り込むことができる。
【００１１】次に、このＣＰＵ１の入力ポートＩＮに対
しコンピュータ１１からシリアル・データの送信が開始
されると、スタートビットの入力により入力信号がＨｉ
ｇｈレベルからＬｏｗレベルに変わる。これにより、Ｃ
ＰＵ１に対して割込端子ＩＲＱからの割り込み要求がか
かり、ＣＰＵ１は図４に示すＩＲＱ割込ルーチンを実行
する。まず、ステップＳ４１に進み、ＣＰＵ１は二重に
割り込みがかかるのを防止するため、割込端子ＩＲＱを
介した割り込み要求の受け入れをディスエーブルする。
次にステップＳ４２に進み、ＣＰＵ１は入力データの量
が処理可能な所定のデータ量を越えるのを回避するた
め、ＢＵＳＹ信号をＬｏｗレベルにしてコンピュータ１
１からの送信を停止させる。この処理によって最初のビ
ット入力直後にＢＵＳＹ信号がＬｏｗレベルになるが、
送信側コンピュータ１１はデータワードの送信開始時に
このＢＵＳＹ信号を確認するのみなので、１ワード終了
までデータを送信する。このように、最初のビット入力
直後にＢＵＳＹ信号をＬｏｗレベルにすることによっ
て、入力に複数のコンピュータを接続した場合にも、重
なって複数のデータワードが入力されることを防止でき
る。次にステップＳ４３に進み、ＣＰＵ１は入力ボーレ
ートＩＮＢＲに基づき、入力ポートＩＮから送信データ
を取り込むタイミングを決定する第１タイマ割込のイン
ターバルをタイマ割込制御回路５に対して設定する。こ
の時、タイマ割込制御回路５において第１タイマ割込の
インターバルのタイムカウントが開始される。次にステ
ップＳ４４に進み、ＣＰＵ１はさらに出力ボーレートＯ
ＵＴＢＲに基づき、出力ポートＯＵＴからＭＩＤＩ機器
１２に対してデータを出力するタイミングを決定する第
２タイマ割込のインターバルをタイマ割込制御回路５に
対して設定する。この時、タイマ割込制御回路５におい
て第２タイマ割込のインターバルのタイムカウントが開
始される。次にステップＳ４５に進み、ＣＰＵ１はステ
ップＳ１のイニシャライズの処理でディスエーブルして
あった第１タイマ割込をイネーブルする。次にステップ
Ｓ４６に進み、ＣＰＵ１は入力データのビット数のカウ
ンタＢＩと出力データのビット数のカウンタＢＯを各々
“０”に初期化する。次にステップＳ４７に進み、ＣＰ
Ｕ１は以降説明するようにして、第３タイマ割込のイン
ターバルをタイマ割込制御回路５に対して設定する。ま
ず、図８（ａ）に示すように入力ボーレートＩＮＢＲと
出力ボーレートＯＵＴＢＲが等しい場合、あるいは図８
（ｂ）に示すように入力ボーレートＩＮＢＲが出力ボー
レートＯＵＴＢＲより大きい場合は、入力開始に対する
出力開始までの待ち時間は不要なので、第３タイマ割込
のインターバルＩＮＴには“０”もしくは最小値が設定
される。一方、図８（ｃ）に示すように入力ボーレート
ＩＮＢＲが出力ボーレートＯＵＴＢＲより小さい場合
は、入力ボーレートＩＮＢＲ、出力ボーレートＯＵＴＢ
Ｒおよび伝送されるデータのワード長（本実施例におい
てワード長はスタートビットおよびストップビットを含
めて１０ビットである。）に基づき、１ワード分のデー
タを入力するのに要する時間Ｔ１と１ワード分のデータ
を出力するのに要する時間Ｔ２との差の時間を算出し、
これを第３タイマ割込のインターバルＩＮＴとして設定
する。そして、タイマ割込制御回路５において第３タイ
マ割込のインターバルのタイムカウントが開始される。
次にステップＳ４８に進み、ＣＰＵ１はステップＳ１の
イニシャライズの処理でディスエーブルしてあった第３
タイマ割込をイネーブルする。そして、処理はこのＩＲ
Ｑ割込ルーチンからメインルーチンに復帰する。
しコンピュータ１１からシリアル・データの送信が開始
されると、スタートビットの入力により入力信号がＨｉ
ｇｈレベルからＬｏｗレベルに変わる。これにより、Ｃ
ＰＵ１に対して割込端子ＩＲＱからの割り込み要求がか
かり、ＣＰＵ１は図４に示すＩＲＱ割込ルーチンを実行
する。まず、ステップＳ４１に進み、ＣＰＵ１は二重に
割り込みがかかるのを防止するため、割込端子ＩＲＱを
介した割り込み要求の受け入れをディスエーブルする。
次にステップＳ４２に進み、ＣＰＵ１は入力データの量
が処理可能な所定のデータ量を越えるのを回避するた
め、ＢＵＳＹ信号をＬｏｗレベルにしてコンピュータ１
１からの送信を停止させる。この処理によって最初のビ
ット入力直後にＢＵＳＹ信号がＬｏｗレベルになるが、
送信側コンピュータ１１はデータワードの送信開始時に
このＢＵＳＹ信号を確認するのみなので、１ワード終了
までデータを送信する。このように、最初のビット入力
直後にＢＵＳＹ信号をＬｏｗレベルにすることによっ
て、入力に複数のコンピュータを接続した場合にも、重
なって複数のデータワードが入力されることを防止でき
る。次にステップＳ４３に進み、ＣＰＵ１は入力ボーレ
ートＩＮＢＲに基づき、入力ポートＩＮから送信データ
を取り込むタイミングを決定する第１タイマ割込のイン
ターバルをタイマ割込制御回路５に対して設定する。こ
の時、タイマ割込制御回路５において第１タイマ割込の
インターバルのタイムカウントが開始される。次にステ
ップＳ４４に進み、ＣＰＵ１はさらに出力ボーレートＯ
ＵＴＢＲに基づき、出力ポートＯＵＴからＭＩＤＩ機器
１２に対してデータを出力するタイミングを決定する第
２タイマ割込のインターバルをタイマ割込制御回路５に
対して設定する。この時、タイマ割込制御回路５におい
て第２タイマ割込のインターバルのタイムカウントが開
始される。次にステップＳ４５に進み、ＣＰＵ１はステ
ップＳ１のイニシャライズの処理でディスエーブルして
あった第１タイマ割込をイネーブルする。次にステップ
Ｓ４６に進み、ＣＰＵ１は入力データのビット数のカウ
ンタＢＩと出力データのビット数のカウンタＢＯを各々
“０”に初期化する。次にステップＳ４７に進み、ＣＰ
Ｕ１は以降説明するようにして、第３タイマ割込のイン
ターバルをタイマ割込制御回路５に対して設定する。ま
ず、図８（ａ）に示すように入力ボーレートＩＮＢＲと
出力ボーレートＯＵＴＢＲが等しい場合、あるいは図８
（ｂ）に示すように入力ボーレートＩＮＢＲが出力ボー
レートＯＵＴＢＲより大きい場合は、入力開始に対する
出力開始までの待ち時間は不要なので、第３タイマ割込
のインターバルＩＮＴには“０”もしくは最小値が設定
される。一方、図８（ｃ）に示すように入力ボーレート
ＩＮＢＲが出力ボーレートＯＵＴＢＲより小さい場合
は、入力ボーレートＩＮＢＲ、出力ボーレートＯＵＴＢ
Ｒおよび伝送されるデータのワード長（本実施例におい
てワード長はスタートビットおよびストップビットを含
めて１０ビットである。）に基づき、１ワード分のデー
タを入力するのに要する時間Ｔ１と１ワード分のデータ
を出力するのに要する時間Ｔ２との差の時間を算出し、
これを第３タイマ割込のインターバルＩＮＴとして設定
する。そして、タイマ割込制御回路５において第３タイ
マ割込のインターバルのタイムカウントが開始される。
次にステップＳ４８に進み、ＣＰＵ１はステップＳ１の
イニシャライズの処理でディスエーブルしてあった第３
タイマ割込をイネーブルする。そして、処理はこのＩＲ
Ｑ割込ルーチンからメインルーチンに復帰する。
【００１２】メインルーチンに復帰し、第１タイマ割込
のインターバル（すなわち、入力ボーレートＩＮＢＲに
対応したインターバル）が経過すると、タイマ割込制御
回路５からＣＰＵ１に対し第１タイマ割込の要求がかか
る。これにより、ＣＰＵ１は図５に示す第１タイマ割込
のルーチンを実行する。まず、ステップＳ１１に進み、
ＣＰＵ１は入力データの１ビットを入力ポートＩＮより
取り込み、ＲＡＭ３に割り当てられたビット単位の伝送
データ用バッファに記憶させる。次にステップＳ１２に
進み、ＣＰＵ１はカウンタＢＩを１つインクリメントす
る。次にステップＳ１３に進み、ＣＰＵ１は１ワード分
のデータを取り込んだか否かを判断する。本実施例にお
いてワード長は１０ビットなので、実際にはカウンタＢ
Ｉが１０に達したか否かを判断する。ここで、取り込ん
だビット数が１ワードに達していない場合、ステップＳ
１３の判断結果は「Ｎｏ」になり、以下何も処理をせず
にメインルーチンに復帰する。そして、再び第１タイマ
割込のインターバルが経過すると、割り込み要求がかか
って第１タイマ割込のルーチンが実行される。取り込ん
だビット数が１ワードに達するまで、このような処理が
繰り返される。そして、取り込んだビット数が１ワード
に達し、ステップＳ１３の判断結果が「Ｙｅｓ」になる
と、ステップＳ１４に進み、ＣＰＵ１は第１タイマ割込
をディスエーブルする。そして、処理はこの第１タイマ
割込のルーチンからメインルーチンに復帰する。これに
より、ＣＰＵ１は第１タイマ割込がかかる毎にコンピュ
ータ１１からの送信データを１ビットずつ取り込むこと
になる。この場合、第１タイマ割込のインターバルは、
コンピュータ１１のデータ伝送速度に一致しているの
で、コンピュータ１１から送信データを確実に取り込む
ことができる。
のインターバル（すなわち、入力ボーレートＩＮＢＲに
対応したインターバル）が経過すると、タイマ割込制御
回路５からＣＰＵ１に対し第１タイマ割込の要求がかか
る。これにより、ＣＰＵ１は図５に示す第１タイマ割込
のルーチンを実行する。まず、ステップＳ１１に進み、
ＣＰＵ１は入力データの１ビットを入力ポートＩＮより
取り込み、ＲＡＭ３に割り当てられたビット単位の伝送
データ用バッファに記憶させる。次にステップＳ１２に
進み、ＣＰＵ１はカウンタＢＩを１つインクリメントす
る。次にステップＳ１３に進み、ＣＰＵ１は１ワード分
のデータを取り込んだか否かを判断する。本実施例にお
いてワード長は１０ビットなので、実際にはカウンタＢ
Ｉが１０に達したか否かを判断する。ここで、取り込ん
だビット数が１ワードに達していない場合、ステップＳ
１３の判断結果は「Ｎｏ」になり、以下何も処理をせず
にメインルーチンに復帰する。そして、再び第１タイマ
割込のインターバルが経過すると、割り込み要求がかか
って第１タイマ割込のルーチンが実行される。取り込ん
だビット数が１ワードに達するまで、このような処理が
繰り返される。そして、取り込んだビット数が１ワード
に達し、ステップＳ１３の判断結果が「Ｙｅｓ」になる
と、ステップＳ１４に進み、ＣＰＵ１は第１タイマ割込
をディスエーブルする。そして、処理はこの第１タイマ
割込のルーチンからメインルーチンに復帰する。これに
より、ＣＰＵ１は第１タイマ割込がかかる毎にコンピュ
ータ１１からの送信データを１ビットずつ取り込むこと
になる。この場合、第１タイマ割込のインターバルは、
コンピュータ１１のデータ伝送速度に一致しているの
で、コンピュータ１１から送信データを確実に取り込む
ことができる。
【００１３】メインルーチンに復帰し、第３タイマ割込
のインターバル（図８（ｃ）のＩＮＴ）が経過すると、
タイマ割込制御回路５からＣＰＵ１に対し第３タイマ割
込の要求がかかる。これにより、ＣＰＵ１は図７に示す
第３タイマ割込のルーチンを実行する。まず、ステップ
Ｓ３１に進み、ＣＰＵ１は第３タイマ割込をディスエー
ブルする。次にステップＳ３２に進み、ＣＰＵ１はステ
ップＳ１のイニシャライズの処理でディスエーブルして
あった第２タイマ割込をイネーブルし、ＭＩＤＩ機器１
２へのデータ送出を可能とする。そして、処理はこの第
３タイマ割込のルーチンからメインルーチンに復帰す
る。
のインターバル（図８（ｃ）のＩＮＴ）が経過すると、
タイマ割込制御回路５からＣＰＵ１に対し第３タイマ割
込の要求がかかる。これにより、ＣＰＵ１は図７に示す
第３タイマ割込のルーチンを実行する。まず、ステップ
Ｓ３１に進み、ＣＰＵ１は第３タイマ割込をディスエー
ブルする。次にステップＳ３２に進み、ＣＰＵ１はステ
ップＳ１のイニシャライズの処理でディスエーブルして
あった第２タイマ割込をイネーブルし、ＭＩＤＩ機器１
２へのデータ送出を可能とする。そして、処理はこの第
３タイマ割込のルーチンからメインルーチンに復帰す
る。
【００１４】メインルーチンに復帰し、第２タイマ割込
のインターバル（すなわち、出力ボーレートＯＵＴＢＲ
に対応したインターバル）が経過すると、タイマ割込制
御回路５からＣＰＵ１に対し第２タイマ割込の要求がか
かる。これにより、ＣＰＵ１は図６に示す第２タイマ割
込のルーチンを実行する。まず、ステップＳ２１に進
み、ＣＰＵ１は１ワード分のデータを出力ポートＯＵＴ
より出力したか否かを示すフラグＳＴＯＰの値が“１”
であるか否かを判断する。このとき、データをまだ出力
していないので、フラグＳＴＯＰには初期値“０”がセ
ットされている。したがって、ステップＳ２１の判断結
果は「Ｎｏ」になり、ステップ２２に進む。ステップ２
２に進むと、ＣＰＵ１はＲＡＭ３に割り当てられた伝送
データ用バッファから１ビット読み出し、これを出力ポ
ートＯＵＴよりＭＩＤＩ機器１２に対して出力する。次
にステップＳ２３に進み、ＣＰＵ１はカウンタＢＯを１
つインクリメントする。次にステップＳ２４に進み、Ｃ
ＰＵ１は１ワード分のデータを出力したか否か、すなわ
ちカウンタＢＯが１０に達したか否かを判断する。この
とき、カウンタＢＯは“１”なので、ステップＳ２４の
判断結果は「Ｎｏ」になり、以下何も処理をせずにメイ
ンルーチンに復帰する。そして、再び第２タイマ割込の
インターバルが経過すると、割り込み要求がかかって第
２タイマ割込のルーチンが実行される。このような処理
が繰り返され、出力したビット数が１ワードに達し、ス
テップＳ２４の判断結果が「Ｙｅｓ」になると、ステッ
プＳ２５に進む。ステップＳ２５に進むと、ＣＰＵ１は
フラグＳＴＯＰの値を“１”にセットし、処理はメイン
ルーチンに復帰する。こうしてＣＰＵ１は、第２タイマ
割込がかかる毎に、取り込んだデータを１ビットずつＭ
ＩＤＩ機器１２へ送出することになる。この場合、第２
タイマ割込のインターバルはＭＩＤＩ機器１２のデータ
伝送速度に一致しているので、ＭＩＤＩ機器１２との間
でデータ伝送を確実に行うことができる。そして、再び
第２タイマ割込の要求により第２タイマ割込のルーチン
が実行され、ステップＳ２１に進む。このとき、フラグ
ＳＴＯＰの値は“１”なので、ステップＳ２１の判断結
果は「Ｙｅｓ」になり、ステップ２６に進む。ステップ
２６に進むと、ＣＰＵ１は出力ポートＯＵＴからの出力
信号をＨｉｇｈレベルにして１ワードの終了を示す。次
にステップＳ２７に進み、ＣＰＵ１は第２タイマ割込を
ディスエーブルする。次にステップＳ２８に進み、ＣＰ
Ｕ１はステップＳ４２で停止させてあったコンピュータ
１１からの送信を再開させるため、ＢＵＳＹ信号をＨｉ
ｇｈレベルにする。次にステップＳ２９に進み、ＣＰＵ
１は割込端子ＩＲＱを介した割り込み要求の受け入れを
イネーブルする。次にステップＳ３０に進み、ＣＰＵ１
はフラグＳＴＯＰの値を“０”にセットして次回の第２
タイマ割込の処理に備える。そして、処理は第２タイマ
割込のルーチンからメインルーチンに復帰する。以降、
コンピュータ１１からシリアル・データの送信が行わ
れ、同様の動作が繰り返される。
のインターバル（すなわち、出力ボーレートＯＵＴＢＲ
に対応したインターバル）が経過すると、タイマ割込制
御回路５からＣＰＵ１に対し第２タイマ割込の要求がか
かる。これにより、ＣＰＵ１は図６に示す第２タイマ割
込のルーチンを実行する。まず、ステップＳ２１に進
み、ＣＰＵ１は１ワード分のデータを出力ポートＯＵＴ
より出力したか否かを示すフラグＳＴＯＰの値が“１”
であるか否かを判断する。このとき、データをまだ出力
していないので、フラグＳＴＯＰには初期値“０”がセ
ットされている。したがって、ステップＳ２１の判断結
果は「Ｎｏ」になり、ステップ２２に進む。ステップ２
２に進むと、ＣＰＵ１はＲＡＭ３に割り当てられた伝送
データ用バッファから１ビット読み出し、これを出力ポ
ートＯＵＴよりＭＩＤＩ機器１２に対して出力する。次
にステップＳ２３に進み、ＣＰＵ１はカウンタＢＯを１
つインクリメントする。次にステップＳ２４に進み、Ｃ
ＰＵ１は１ワード分のデータを出力したか否か、すなわ
ちカウンタＢＯが１０に達したか否かを判断する。この
とき、カウンタＢＯは“１”なので、ステップＳ２４の
判断結果は「Ｎｏ」になり、以下何も処理をせずにメイ
ンルーチンに復帰する。そして、再び第２タイマ割込の
インターバルが経過すると、割り込み要求がかかって第
２タイマ割込のルーチンが実行される。このような処理
が繰り返され、出力したビット数が１ワードに達し、ス
テップＳ２４の判断結果が「Ｙｅｓ」になると、ステッ
プＳ２５に進む。ステップＳ２５に進むと、ＣＰＵ１は
フラグＳＴＯＰの値を“１”にセットし、処理はメイン
ルーチンに復帰する。こうしてＣＰＵ１は、第２タイマ
割込がかかる毎に、取り込んだデータを１ビットずつＭ
ＩＤＩ機器１２へ送出することになる。この場合、第２
タイマ割込のインターバルはＭＩＤＩ機器１２のデータ
伝送速度に一致しているので、ＭＩＤＩ機器１２との間
でデータ伝送を確実に行うことができる。そして、再び
第２タイマ割込の要求により第２タイマ割込のルーチン
が実行され、ステップＳ２１に進む。このとき、フラグ
ＳＴＯＰの値は“１”なので、ステップＳ２１の判断結
果は「Ｙｅｓ」になり、ステップ２６に進む。ステップ
２６に進むと、ＣＰＵ１は出力ポートＯＵＴからの出力
信号をＨｉｇｈレベルにして１ワードの終了を示す。次
にステップＳ２７に進み、ＣＰＵ１は第２タイマ割込を
ディスエーブルする。次にステップＳ２８に進み、ＣＰ
Ｕ１はステップＳ４２で停止させてあったコンピュータ
１１からの送信を再開させるため、ＢＵＳＹ信号をＨｉ
ｇｈレベルにする。次にステップＳ２９に進み、ＣＰＵ
１は割込端子ＩＲＱを介した割り込み要求の受け入れを
イネーブルする。次にステップＳ３０に進み、ＣＰＵ１
はフラグＳＴＯＰの値を“０”にセットして次回の第２
タイマ割込の処理に備える。そして、処理は第２タイマ
割込のルーチンからメインルーチンに復帰する。以降、
コンピュータ１１からシリアル・データの送信が行わ
れ、同様の動作が繰り返される。
【００１５】
【発明の効果】以上説明したように、この発明によれ
ば、シリアル通信によるデータ伝送速度が互いに異なる
送信側装置と受信側装置の間に接続されるデータ伝送速
度変換装置であって、前記送信側装置のデータ伝送速度
の値と前記受信側装置のデータ伝送速度の値とを設定す
る設定手段と、データの読み書きをビット単位で制御可
能な記憶手段と、前記送信側装置のデータ伝送速度の値
に応じたタイミングで、前記送信側装置から送信されて
きたデータをビット単位で取り込み、前記記憶手段に順
次書き込む入力手段と、前記受信側装置のデータ伝送速
度の値に応じたタイミングで、前記記憶手段に記憶され
たデータが１ワード分蓄積するまで待つことなくビット
単位で順次読み出し、前記受信側装置に対してビット単
位で出力する出力手段と、前記送信側装置のデータ伝送
速度の値が前記受信側装置のデータ伝送速度の値より小
さい場合に、前記送信側装置のデータ伝送速度の値、前
記受信側装置のデータ伝送速度の値および伝送すべきデ
ータのワード長に基づき、前記入力手段により１ワード
分のデータを取り込むのに要する時間と前記出力手段に
より前記１ワード分のデータを出力するのに要する時間
との差の時間を算出し、前記出力手段によるワードの先
頭ビットの出力の開始を前記差の時間だけ遅延させる遅
延手段とを設けたので、１ワード分のデータが蓄積する
まで待つことなく、伝送速度の変換が行われて受信側装
置に対してデータが伝送されるため、ワード長が長い場
合においてもデータの伝送に遅れが生じないという効果
が得られる。
ば、シリアル通信によるデータ伝送速度が互いに異なる
送信側装置と受信側装置の間に接続されるデータ伝送速
度変換装置であって、前記送信側装置のデータ伝送速度
の値と前記受信側装置のデータ伝送速度の値とを設定す
る設定手段と、データの読み書きをビット単位で制御可
能な記憶手段と、前記送信側装置のデータ伝送速度の値
に応じたタイミングで、前記送信側装置から送信されて
きたデータをビット単位で取り込み、前記記憶手段に順
次書き込む入力手段と、前記受信側装置のデータ伝送速
度の値に応じたタイミングで、前記記憶手段に記憶され
たデータが１ワード分蓄積するまで待つことなくビット
単位で順次読み出し、前記受信側装置に対してビット単
位で出力する出力手段と、前記送信側装置のデータ伝送
速度の値が前記受信側装置のデータ伝送速度の値より小
さい場合に、前記送信側装置のデータ伝送速度の値、前
記受信側装置のデータ伝送速度の値および伝送すべきデ
ータのワード長に基づき、前記入力手段により１ワード
分のデータを取り込むのに要する時間と前記出力手段に
より前記１ワード分のデータを出力するのに要する時間
との差の時間を算出し、前記出力手段によるワードの先
頭ビットの出力の開始を前記差の時間だけ遅延させる遅
延手段とを設けたので、１ワード分のデータが蓄積する
まで待つことなく、伝送速度の変換が行われて受信側装
置に対してデータが伝送されるため、ワード長が長い場
合においてもデータの伝送に遅れが生じないという効果
が得られる。
【図１】 この発明の一実施例によるデータ伝送速度変
換装置の構成を示すブロック図である。
換装置の構成を示すブロック図である。
【図２】 同実施例によるデータ伝送速度変換装置と他
装置との接続関係を示すブロック図である。
装置との接続関係を示すブロック図である。
【図３】 ＣＰＵ１により実行されるプログラムのメイ
ンルーチンを表すフローチャートである。
ンルーチンを表すフローチャートである。
【図４】 割込端子ＩＲＱを介する割り込みでＣＰＵ１
により実行されるＩＲＱ割込ルーチンを表すフローチャ
ートである。
により実行されるＩＲＱ割込ルーチンを表すフローチャ
ートである。
【図５】 第１タイマ割込でＣＰＵ１により実行される
ルーチンを表すフローチャートである。
ルーチンを表すフローチャートである。
【図６】 第２タイマ割込でＣＰＵ１により実行される
ルーチンを表すフローチャートである。
ルーチンを表すフローチャートである。
【図７】 第３タイマ割込でＣＰＵ１により実行される
ルーチンを表すフローチャートである。
ルーチンを表すフローチャートである。
【図８】 入力ボーレートＩＮＢＲと出力ボーレートＯ
ＵＴＢＲの大小関係の３つのパターンを１ワード分の入
力信号ＩＮＤＡＴＡと出力信号ＯＵＴＤＡＴによって示
す図であり、（ａ）は入力ボーレートＩＮＢＲと出力ボ
ーレートＯＵＴＢＲが等しい場合、（ｂ）は入力ボーレ
ートＩＮＢＲが出力ボーレートＯＵＴＢＲより大きい場
合、（ｃ）は入力ボーレートＩＮＢＲが出力ボーレート
ＯＵＴＢＲより小さい場合を示している。
ＵＴＢＲの大小関係の３つのパターンを１ワード分の入
力信号ＩＮＤＡＴＡと出力信号ＯＵＴＤＡＴによって示
す図であり、（ａ）は入力ボーレートＩＮＢＲと出力ボ
ーレートＯＵＴＢＲが等しい場合、（ｂ）は入力ボーレ
ートＩＮＢＲが出力ボーレートＯＵＴＢＲより大きい場
合、（ｃ）は入力ボーレートＩＮＢＲが出力ボーレート
ＯＵＴＢＲより小さい場合を示している。
１……ＣＰＵ、２……ＲＯＭ、３……ＲＡＭ、４……デ
ィップスイッチ、５……タイマ割込制御回路
ィップスイッチ、５……タイマ割込制御回路
Claims (1)
- 【請求項１】 シリアル通信によるデータ伝送速度が互
いに異なる送信側装置と受信側装置の間に接続されるデ
ータ伝送速度変換装置であって、 前記送信側装置のデータ伝送速度の値と前記受信側装置
のデータ伝送速度の値とを設定する設定手段と、データの読み書きをビット単位で制御可能な記憶手段
と、 前記送信側装置のデータ伝送速度の値に応じたタイミン
グで、前記送信側装置から送信されてきたデータをビッ
ト単位で取り込み、前記記憶手段に順次書き込む入力手
段と、前記受信側装置のデータ伝送速度の値に応じたタイミン
グで、前記記憶手段に記憶されたデータが１ワード分蓄
積するまで待つことなくビット単位で順次読み出し、 前
記受信側装置に対してビット単位で出力する出力手段
と、 前記送信側装置のデータ伝送速度の値が前記受信側装置
のデータ伝送速度の値より小さい場合に、前記送信側装
置のデータ伝送速度の値、前記受信側装置のデータ伝送
速度の値および伝送すべきデータのワード長に基づき、
前記入力手段により１ワード分のデータを取り込むのに
要する時間と前記出力手段により前記１ワード分のデー
タを出力するのに要する時間との差の時間を算出し、前
記出力手段によるワードの先頭ビットの出力の開始を前
記差の時間だけ遅延させる遅延手段と、 を具備することを特徴とするデータ伝送速度変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3337283A JP2864824B2 (ja) | 1991-12-19 | 1991-12-19 | データ伝送速度変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3337283A JP2864824B2 (ja) | 1991-12-19 | 1991-12-19 | データ伝送速度変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05227222A JPH05227222A (ja) | 1993-09-03 |
| JP2864824B2 true JP2864824B2 (ja) | 1999-03-08 |
Family
ID=18307157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3337283A Expired - Fee Related JP2864824B2 (ja) | 1991-12-19 | 1991-12-19 | データ伝送速度変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2864824B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR980007253A (ko) * | 1996-06-12 | 1998-03-30 | 이종수 | 직렬 통신장치 |
| SE520126C2 (sv) * | 1997-12-11 | 2003-05-27 | Axis Ab | I/U-Processor och metod för styrning av periferienheter |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5519470B2 (ja) * | 1972-11-30 | 1980-05-26 | ||
| JPS61269437A (ja) * | 1985-05-22 | 1986-11-28 | Japan Radio Co Ltd | デ−タレ−ト交換方式 |
| JPS62234437A (ja) * | 1986-04-04 | 1987-10-14 | Nec Corp | デ−タ通信同期化装置 |
-
1991
- 1991-12-19 JP JP3337283A patent/JP2864824B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05227222A (ja) | 1993-09-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981117 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081218 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |