RU96106909A - Шина данных - Google Patents
Шина данныхInfo
- Publication number
- RU96106909A RU96106909A RU96106909/09A RU96106909A RU96106909A RU 96106909 A RU96106909 A RU 96106909A RU 96106909/09 A RU96106909/09 A RU 96106909/09A RU 96106909 A RU96106909 A RU 96106909A RU 96106909 A RU96106909 A RU 96106909A
- Authority
- RU
- Russia
- Prior art keywords
- bus
- data
- address
- circuit
- executor
- Prior art date
Links
- 230000005540 biological transmission Effects 0.000 claims 9
- 230000000977 initiatory Effects 0.000 claims 2
- 230000000875 corresponding Effects 0.000 claims 1
Claims (9)
1. Устройство для обработки данных, содержащее шину (4) данных для переноса слов данных и слов адреса, схему (6) задатчика шины для инициирования передачи в пакетном режиме по шине данных, в этой передаче задатчик шины генерирует слово адреса, определяющее начальный адрес последовательности адресов, относящихся к словам из множества данных слов, подлежащих передачи по шине данных в следующие друг за другом периоды обработки, схему (8,10,12) исполнителя шины для приема множества слов данных передачи в пакетном режиме от схемы задатчика шины по шине данных, отличающееся тем, что шина данных включает в себя линию (16) сигнала запроса адреса, схема исполнителя включает в себя средство для генерирования сигнала запроса адреса, когда схемой исполнителя шины запрашивается слово адреса в следующем периоде обработки, схема задатчика шины включает в себя средство, реагирующее на сигнал запроса адреса, принятый от схемы исполнителя шины по линии сигнала запроса адреса, для прерывания передачи в пакетном режиме и генерирования дополнительного слова адреса в следующем периоде обработки.
2. Устройство по п.1, отличающееся тем, что шина данных включает в себя линию (18) сигнала запроса периода ожидания, схема исполнителя шины включает в себя средство для генерирования сигнала запроса периода ожидания, когда схемой исполнителя шина запрашивается период ожидания в следующем периоде обработки, схема задатчика шины включает в себя средство, реагирующее на сигнал запроса периода ожидания, принятый от схемы исполнителя шины по линии сигнала периода ожидания, для введения периода ожидания в следующем периоде обработки.
3. Устройство по п. 2, отличающееся тем, что упомянутый задатчик шины включает в себя средство, реагирующее на одновременный прием сигнала запроса адреса и сигнала запроса периода ожидания, для прерывания и повторения в более позднее время упомянутой передачи в пакетном режиме.
4. Устройство по любому из пп. 1, 2 или 3, отличающееся тем, что шина данных включает в себя линию (14) сигнала указания адреса или данных, схема задатчика шины включает в себя средство для генерирования сигнала указания адреса или данных, указывающего, должна ли схема задатчика шины генерировать слово адреса или слово данных во время следующего периода обработки в качестве части передачи в пакетном режиме, схема исполнителя шины включает в себя средство, реагирующее на сигнал указания адреса или данных, принятый от схемы задатчика шины по линии сигнала указания адреса или данных, для управления обработкой схемой исполнителя шины во время следующего периода обработки.
5. Устройство по любому из пп. 1 - 4, отличающееся тем, что схема задатчика шины и схема исполнителя шины выполнены на единой интегральной схеме (22).
6. Устройство по любому из пп. 1 - 5, отличающееся тем, что задатчик шины содержит центральный процессор (6).
7. Устройство по любому из пп. 1 - 6, отличающееся тем, что одна или более схем исполнителя шины содержит оперативное запоминающее устройство (12) с режимом разбивки на страницы.
8. Устройство по любому из пп. 1 - 7, отличающееся тем, что одна или более схем исполнителя шины содержит кэш-память (8).
9. Способ обработки данных, содержащий инициирование в схеме задатчика шины, передачи в пакетном режиме по шине данных для переноса слов данных и слов адреса, в этой передаче задатчик шины генерирует слово адреса, указывающее начальный адрес последовательности адресов, относящихся к соответствующим словам данных из множества этих слов, подлежащих передаче по шине данных в следующие друг за другом периоды обработки, прием в схеме исполнителя шины множества слов данных передачи в пакетном режиме от схемы задатчика шины по шине данных, отличающийся тем, что когда схемой исполнителя шины запрашивается слово адреса в следующем периоде обработки, схема исполнителя шины генерирует сигнал запроса адреса на линии сигнала запроса адреса шины данных, в ответ на упомянутый сигнал запроса адреса, принятый от схемы исполнителя шины по линии сигнала запроса адреса, схема задатчика шины прерывает передачу в пакетном режиме и генерирует дополнительное слово адреса в следующем периоде обработки.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9317361A GB2281137B (en) | 1993-08-20 | 1993-08-20 | Data bus |
| GB9317361.5 | 1993-08-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU96106909A true RU96106909A (ru) | 1998-06-20 |
| RU2155375C2 RU2155375C2 (ru) | 2000-08-27 |
Family
ID=10740798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU96106909/09A RU2155375C2 (ru) | 1993-08-20 | 1994-08-04 | Устройство и способ обработки данных |
Country Status (13)
| Country | Link |
|---|---|
| US (1) | US5680643A (ru) |
| EP (1) | EP0714536B1 (ru) |
| JP (1) | JP3150154B2 (ru) |
| KR (1) | KR100317033B1 (ru) |
| CN (1) | CN1040703C (ru) |
| DE (1) | DE69410617T2 (ru) |
| GB (1) | GB2281137B (ru) |
| IL (1) | IL110610A (ru) |
| IN (1) | IN190336B (ru) |
| MY (1) | MY111292A (ru) |
| RU (1) | RU2155375C2 (ru) |
| TW (1) | TW289099B (ru) |
| WO (1) | WO1995006287A1 (ru) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8131900B2 (en) | 2008-05-19 | 2012-03-06 | Kabushiki Kaisha Toshiba | Bus signal control circuit for detecting bus signal abnormalities using separate bus diagnosis line |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6243768B1 (en) * | 1996-02-09 | 2001-06-05 | Intel Corporation | Method and apparatus for controlling data transfer between a synchronous DRAM-type memory and a system bus |
| US5983024A (en) * | 1997-11-26 | 1999-11-09 | Honeywell, Inc. | Method and apparatus for robust data broadcast on a peripheral component interconnect bus |
| JP2004310547A (ja) * | 2003-04-08 | 2004-11-04 | Matsushita Electric Ind Co Ltd | 情報処理装置、メモリ、情報処理方法及びプログラム |
| US7328288B2 (en) * | 2003-12-11 | 2008-02-05 | Canon Kabushiki Kaisha | Relay apparatus for relaying communication from CPU to peripheral device |
| US7269704B2 (en) * | 2005-03-30 | 2007-09-11 | Atmel Corporation | Method and apparatus for reducing system inactivity during time data float delay and external memory write |
| US7617354B2 (en) * | 2007-03-08 | 2009-11-10 | Qimonda North America Corp. | Abbreviated burst data transfers for semiconductor memory |
| CN101309306B (zh) * | 2008-07-16 | 2010-06-30 | 哈尔滨工业大学 | 在Modbus通信网络中为从节点设备分配地址的方法 |
| CN106502806B (zh) * | 2016-10-31 | 2020-02-14 | 华为技术有限公司 | 一种总线协议命令处理装置及相关方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4851990A (en) * | 1987-02-09 | 1989-07-25 | Advanced Micro Devices, Inc. | High performance processor interface between a single chip processor and off chip memory means having a dedicated and shared bus structure |
| US5134699A (en) * | 1988-06-24 | 1992-07-28 | Advanced Micro Devices, Inc. | Programmable burst data transfer apparatus and technique |
| US5159679A (en) * | 1988-09-09 | 1992-10-27 | Compaq Computer Corporation | Computer system with high speed data transfer capabilities |
| JP2519860B2 (ja) * | 1991-09-16 | 1996-07-31 | インターナショナル・ビジネス・マシーンズ・コーポレイション | バ―ストデ―タ転送装置および方法 |
| US5553310A (en) * | 1992-10-02 | 1996-09-03 | Compaq Computer Corporation | Split transactions and pipelined arbitration of microprocessors in multiprocessing computer systems |
-
1993
- 1993-08-20 GB GB9317361A patent/GB2281137B/en not_active Expired - Fee Related
- 1993-10-16 TW TW082108595A patent/TW289099B/zh not_active IP Right Cessation
-
1994
- 1994-08-04 DE DE69410617T patent/DE69410617T2/de not_active Expired - Lifetime
- 1994-08-04 CN CN94193153A patent/CN1040703C/zh not_active Expired - Fee Related
- 1994-08-04 RU RU96106909/09A patent/RU2155375C2/ru not_active IP Right Cessation
- 1994-08-04 JP JP50739695A patent/JP3150154B2/ja not_active Expired - Fee Related
- 1994-08-04 US US08/591,588 patent/US5680643A/en not_active Expired - Lifetime
- 1994-08-04 WO PCT/GB1994/001712 patent/WO1995006287A1/en active IP Right Grant
- 1994-08-04 EP EP94923003A patent/EP0714536B1/en not_active Expired - Lifetime
- 1994-08-04 KR KR1019960700733A patent/KR100317033B1/ko not_active IP Right Cessation
- 1994-08-09 IL IL110610A patent/IL110610A/xx not_active IP Right Cessation
- 1994-08-10 IN IN1023DE1994 patent/IN190336B/en unknown
- 1994-08-13 MY MYPI94002116A patent/MY111292A/en unknown
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8131900B2 (en) | 2008-05-19 | 2012-03-06 | Kabushiki Kaisha Toshiba | Bus signal control circuit for detecting bus signal abnormalities using separate bus diagnosis line |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0392657B1 (en) | System providing cache coherent direct memory access between dissimilar bus systems | |
| JPS57105879A (en) | Control system for storage device | |
| KR880000858A (ko) | 멀티 프로세서의 레벨 변경 동기 장치 | |
| KR100267130B1 (ko) | Pci 버스 시스템 | |
| KR920006858A (ko) | 직접 메모리 억세스 테이타 전송중의 버스 중재 최적화 방법 및 장치 | |
| KR970002590A (ko) | 집적회로 장치와, 디지탈 데이타 처리 및 비디오 디스플레이 신호 발생 시스템 | |
| KR100644596B1 (ko) | 버스 시스템 및 그 버스 중재방법 | |
| RU96106909A (ru) | Шина данных | |
| US6175887B1 (en) | Deterministic arbitration of a serial bus using arbitration addresses | |
| KR20010062770A (ko) | 데이터 전송 장치 | |
| RU2155375C2 (ru) | Устройство и способ обработки данных | |
| JP2734246B2 (ja) | パイプラインバス | |
| JP3153078B2 (ja) | データ処理装置 | |
| KR940018763A (ko) | 데이타 처리 장치에서 메모리로부터 다중 프로세서의 데이타전송 효율을 향상시키기 위한 방법 및 장치. | |
| JPH0343804A (ja) | シーケンス制御装置 | |
| KR980010798A (ko) | 다중 버스 시스템의 인터럽트 처리장치 | |
| JP2864824B2 (ja) | データ伝送速度変換装置 | |
| KR100199033B1 (ko) | 절충식 pci버스용 다중 인터럽트 제어장치 및 방법 | |
| JPS56168254A (en) | Advance control system for input/output control unit | |
| EP0268231A2 (en) | Line condition data collecting system for a telephone exchange | |
| SU554534A1 (ru) | Устройство дл сопр жени периферийной системы с электронной вычислительной машиной | |
| KR920001815B1 (ko) | 인터럽트 버스의 동기방법 | |
| KR940022269A (ko) | 캐쉬제어방식 및 장치 | |
| JPS60151894A (ja) | ダイナミツクｒａｍのリフレツシユ回路 | |
| JPH06161951A (ja) | バス制御方式 |