KR970002590A - 집적회로 장치와, 디지탈 데이타 처리 및 비디오 디스플레이 신호 발생 시스템 - Google Patents

집적회로 장치와, 디지탈 데이타 처리 및 비디오 디스플레이 신호 발생 시스템 Download PDF

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제프리 엘. 포만
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Abstract

본 발명은 디스플레이 신호 스트림(display signal streams)을 처리하는 디지탈 데이타 처리 시스템에서 벡터 처리 및 특정 어드레싱 모드(vector processing and special addressing modes)로 인해 고속 수행하는 비디오 프로세서를 제공하기 위해 VLSI(Very Large Scale Integrated) 회로의 설계 및 제품을 포함한다. 단일 VLSI 장치상에서 비디오 프로세서는 비디오 신호 스트림을 발생하고, VLSI 장치의 메모리 소자에 대한 확실한 어드레싱 모드를 사용하는 다수의 프로세서를 갖는다. 다수의 프로세서 각각은 이와 연관된 인스트럭션 캐쉬 및 데이타 캐쉬를 가지며, 동일 기판상에 형성된 광 데이타 버스(wide data bus)에 의해 프로세서로서 결합되고, 메모리에 저장된 데이타에 대한 액세스 및 액세스 모드를 제어하는 레지스터를 더욱 포함한다.

Description

집적회로 장치와, 디지탈 데이타 처리 및 비디오 디스플레이 신호 발생 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 비디오 프로세서를 사용하는 제1시스템을 도시한 도면, 제2도는 본 발명의 비디오 프로세서를 사용하는 제2시스템을 도시한 도면, 제3도는 본 발명의 비디오 프로세서의 배선도, 제4도는 제3도의 비디오 프로세서에 의해 수행된 소정의 오퍼레이션의 신호 타이밍도.

Claims (46)

  1. 집적회로 장치에 있어서, 기판(a substrate)과; 상기 기판상에 형성되고, 인스트럭션 캐쉬(an instruction cache), 데이타 캐쉬(a data cache), 버스 인터페이스 장치(a bus interfacu unit) 및 산술논리 연산 장치(an arithmetic logic unit)를 제각기 구비하는 다수의 동일한 프로세서(a plurality of identical processors)와; 상기 기판상에 형성되고, 상기 다수의 프로세서중 대응하는 프로세서와 동작적으로 연관되는 다수의 인덱스 레지스터(a plurality of index registers)와; 상기 기판상에 형성되고, 상기 인덱스 레지스터들 중 대응하는 인덱스 레지스터와 동작적으로 연관되고, 상기 인덱스 레지스터의 성능(performance)을 나타내는 데아타를 수신 및 저장하는 다수의 인덱스 제어 레지스터(a plurality of index control registers)와; 상기 기판상에 형성되고, 상기 다수의 프로세서 모두를 상호 접속하여 데이타 비트 스트림(data bit streams)을 이들 사이에 전송하는 라인 버스(a line bus)와; 상기 기판상에 형성되고, 상기 파인 버스와 접속되고, 입력 신호 스트림(an input signal strema)을 수신하는 비디오 입력 인터페이스 장치(a video input interface unit)와; 상기 기판상에 형성되고, 상기 라인 버스와 접속되고, 상기 집적회로 장치로부터 상기 다수의 프로세서에 의해 처리 결정된 출력 비디오 신호 스트리(an output video signal stream)을 전송(deliver)하는 비디오 출력 인터페이스 장치(a video output interface unit)와; 상기 기판상에 형성되고, 상기 라인 버스와 접속되고, 호스트 프로세서 제어 신호(a host processor control signals)와 교환하여 상기 다수의 프로세서의 기능을 효율적으로 제어하는 호스트 인터페이스 장치(a host interface unit)와; 상기 기판상에 형성되고, 상기 호스트 인터페이스 장치 및 상기 다수의 프로세서를 상호접속하고, 상기 라인 버스상으로 전송되는 데이타 비트 스트림과는 별개로, 제어신호를 교환하는 제어 버스(a control bus)와; 상기 기판상에 형성되고, 상기 라인 버스와 접속되고, 상기 다수의 프로세서에 의해 처리된/처리될 메모리 소자(memory elements)의 데이타 비트 스트림을 교환하는 메모리 인터페이스 장치(a memory interface unit)를 포함하는 집적회로 장치.
  2. 제1항에 있어서, 상기 각각의 프로세서는 로드/저장 장치(a load/store unit)를 더 포함하고, 상기 각각의 인덱스 제어 레지스터는 상기 연관된 인덱스 레지스터가 상기 연관된 로드/저장 장치에 의해 메모리로 액세스 될 때마다 변경되는지의 여부를 나타내는 데이타 비트를 수신 및 저장하는 집적회로 장치.
  3. 제1항에 있어서, 상기 각각의 프로세서는 로드/저장 장치를 더 포함하고, 상기 각각의 인덱스 제어 레지스터는 상기 연관된 인덱스 레지스터가 상기 연관된 로드/저장 장치에 의해 메모리로 액세스 될 때 증가 또는 감소되는지의 여부를 나타내는 데이타 비트를 수신 및 저장하는 집적회로 장치.
  4. 제1항에 있어서, 상기 각각의 프로세서는 로드/저장 장치를 더 포함하고, 상기 각각의 인덱스 제어 레지스터는 상기 연관된 로드/저장 장치에 의해 메모리 액세스되기 전에 변경되는지 혹은 메모리로 액스세된 후 변경되는지의 여부를 나타내는 데이타 비트를 수신 및 저장하는 집적회로 장치.
  5. 제1항에 있어서, 상기 각각의 프로세서는 로드/저장 장치를 더 포함하고, 상기 각각의 인덱스 제어 레지스터는 상기 연관된 인덱스 레지스터가 스택 포인터(a stack pointer)로 에뮬레이트(emulate)하는지의 여부를 나타내는 데이타 비트를 수신 및 저장하는 집적회로 장치.
  6. 제1항에 있어, 상기 기판상에 제각기 형성되고, 상기 인덱스 레지스터들중 대응하는 인덱스 레지스터와 동작적으로 연관되는 다수의 인덱스 카운트 레지스터(a plurality of index count registers)를 더 포함하고, 상기 각각의 프로세서는 로드/저장 장치를 더 포함하고, 상기 각각의 인덱스 제어 레지스터는 상기 연관된 인덱스 카운트 레지스터가 상기 연관된 인덱스 레지스터의 액세스에 응답하여 자동적으로 감소되는지의 여부를 나타내는 데이타 비트를 수신 및 저장하는 집적회로 장치.
  7. 제1항에 있어서, 상기 각각의 인덱스 제어 레지스터는 상기 연관된 인덱스 레지스터가 원형 버퍼(a circular buffer)로서 기능을 수행하는지의 여부를 나타내는 데이타 비트를 수신 및 저장하는 집적회로 장치.
  8. 제1항에 있어서, 상기 각각의 프로세서는 로드/저장 장치를 더 포함하고, 상기 각각의 인덱스 제어 레지스터는 상기 로드/저장 장치의 데이타 트랜잭션 활성(a data translation activity)을 나타내는 다수의 데이타 비트를 수신 및 저장하는 집적회로 장치.
  9. 제1항에 있어서, 상기 각각의 인덱스 제어 레지스터는 상기 연관된 인덱스 레지스터의 이드레스 모드를 나타내는 다수의 데이타 비트를 수신 및 저장하는 집적회로 장치.
  10. 제2항에 있어서, 상기 각각의 인덱스 제어 레지스터는 상기 연관된 인덱스 레지스터가 상기 연관된 로드/저장 장치에 의해 메모리로 액세스될 때 증가 또는 감소되는지의 여부를 나타내는 데이타 비트를 수신 및 저장하는 집적회로 장치.
  11. 제2항에 있어서, 상기 각각의 인덱스 제어 레지스터는 상기 연관된 인덱스 레지스터가 상기 연관된 로드/저장 장치에 의해 메모리로 액세스되기 전에 변경되는지 혹은 메모리로 액스세된 후 변경되는지의 여부를 나타내는 데이타 비트를 수신 및 저장하는 집적회로 장치.
  12. 제2항에 있어서, 상기 각각의 인덱스 제어 레지스터는 상기 연관된 인덱스 레지스터가 스팩 포인터를 에뮬레이트하는지의 여부를 나타내는 데이타 비트를 수신 및 저장하는 집적회로 장치.
  13. 제2항에 있어서, 상기 기판상에 제각기 형성되고, 상기 인덱스 레지스터들중 대응하는 인덱스 레지스터와 동작적으로 연관되는 다수의 인덱스 카운트 레지스터를 더 포함하고, 상기 각가의 인덱스 제어 레지스터는 상기 연관된 인덱스 카운트 레지스터가 상기 인덱스 레지스터의 액세스에 응답하여 자동적으로 감소되는지의 여부를 나타내는 데이타 비트를 수신 및 저장하는 집적회로 장치.
  14. 제2항에 있어서, 상기 각각의 인덱스 제어 레지스터는 상기 연관된 인덱스 레지스터가 원형 버퍼로서 기능을 수행하는지의 여부를 나타내는 데이타 비트를 수신 및 저장하는 집적회로 장치.
  15. 제2항에 있어서, 상기 각각의 인덱스 제어 레지스터는 상기 로드/저장 장치의 데이타 트랜잭션 활성을 나타내는 다수의 데이타 비트를 수신 및 저장하는 집적회로 장치.
  16. 제2항에 있어서, 상기 각각의 인덱스 제어 레지스터는 상기 연관된 인덱스 레지스터의 어드레스 모드를 나타내는 다수의 데이타 비트를 수신 및 저장하는 집적회로 장치.
  17. 제2항에 있어서, 상기 각각의 인덱스 제어 레지스터는 상기 연관된 인덱스 레지스터의 어드레스 모드를 나타내는 다수의 데이타 비트를 수신 및 저장하는 집적회로 장치.
  18. 제10항에 있어서, 상기 각각의 인덱스 제어 레지스터는 상기 연관된 인덱스 레지스터가 상기 연관된 로드/저장 장치에 의해 메모리로 액세스되기 전에 변경되었는지 혹은 메모리로 액세스된 후 변경되는지의 여부를 나타내는 데이타 비트를 수신 및 저장하는 집적회로 장치.
  19. 제10항에 있어서, 상기 각각의 인덱스 제어 레지스터는 상기 연관된 인덱스 레지스터가 스택 포인터를 에뮬레이트하는지의 여부를 나타내는 데이타 비트를 수신 및 저장하는 집적회로 장치.
  20. 제10항에 있어서, 상기 기판상에 제각기 형성되고, 상기 인덱스 제어 레지스터들중 대응하는 인덱스 레지스터와 동작적으로 연관되는 다수의 인덱스 카운트 레지스터를 더 포함하고, 상기 각각의 인덱스 제어 레지스터는 상기 연관된 인덱스 레지스터의 액세스에 응답하여 자동적으로 감소되는지의 여부를 나타내는 데이타 비트를 수신 및 처장하는 집적회로 장치.
  21. 제10항에 있어서, 상기 각각의 인덱스 제어 레지스터는 상기 연관된 인덱스 레지스터가 원형 버퍼로서 기능을 수행하는지의 여부를 나타내는 데이타 비트를 수신 및 저장하는 집적회로 장치.
  22. 제10항에 있어서, 상기 각각의 인덱스 제어 레지스터는 상기 로드/저장 장치의 데이타 트랜잭션을 제공하는 다수의 데이타 비트를 수신 및 저장하는 집적회로 장치.
  23. 제10항에 있어서, 상기 각각의 인덱스 제어 레지스터는 상기 연관된 인덱스 레지스터의 어드레스 모드를 나타내는 다수의 데이타 비트를 수신 및 저장하는 집적회로 장치.
  24. 제10항에 있어서, 상기 각각의 인덱스 제어 레지스터는 상기 연관된 인덱스 레지스터의 어드레스 모드를 나타내는 다수의 데이타 비트를 수신 및 저장하는 집적회로 장치.
  25. 제18항에 있어서, 상기 각각의 인덱스 제어 레지스터는 상기 연관된 레지스터가 스택 포인터를 에뮬레이트하는지의 여부를 나타내는 데이타 비트를 수신 및 저장하는 집적회로 장치.
  26. 제18항에 있어서, 상기 기판상에 제각기 형성되고, 상기 인덱스 레지스터들중 대응하는 인덱스 레지스터와 동작적으로 연관되는 다수의 인덱스 카운트 레지스터를 더 포함하고, 상기 각각의 인덱스 제어 레지스터는 상기 연관된 인덱스 카운트 레지스터가 상기 연관된 인덱스 레지스터의 액세스에 응답하여 자동적으로 감소되는지의 여부를 나타내는 데이타 비트를 수신 및 저장하는 집적회로 장치.
  27. 제18항에 있어서, 상기 각각의 인덱스 제어 레지스터는 상기 연관된 레지스터가 원형 버퍼로서 기능을 수행하는지의 여부를 나타내는 데이타 비트를 수신 및 저장하는 집적회로 장치.
  28. 제18항에 있어서, 상기 각각의 인덱스 제어 레지스터는 상기 로드/저장 장치의 데이타 트랜잭션 활성을 나타내는 다수의 데이타 비트를 수신 및 저장하는 집적회로 장치.
  29. 제18항에 있어서, 상기 각각의 인덱스 제어 레지스터는 상기 연관된 레지스터의 어드레스 모드를 나타내는 다수의 데이타 비트를 수신 및 저장하는 집적회로 장치.
  30. 제18항에 있어서, 상기 각각의 인덱스 제어 레지스터는 상기 연관된 인덱스 레지스터의 어드레스 모드를 나타내는 다수의 데이타 비트를 수신 및 저장하는 집적회로 장치.
  31. 제25항에 있어서, 상기 기판상에 제각기 형성되고, 상기 인덱스 레지스터들중 대응하는 인덱스 레지스터와 동작적으로 연관되는 다수의 인덱스 카운트 레지스터를 더 포함하고, 상기 각각의 인덱스 제어 레지스터는 상기 연관된 인덱스 레지스터의 액세스에 응답하여 자동적으로 감소되는지의 여부를 나타내는 데이타 비트를 수신 및 저장하는 집적회로 장치.
  32. 제25항에 있어서, 상기 각각의 인덱스 제어 레지스터는 상기 연관된 레지스터가 원형 버퍼로서 기능을 수행하는지의 여부를 나타내는 데이타 비트를 수신 및 저장하는 집적회로 장치.
  33. 제25항에 있어서, 상기 각각의 인덱스 제어 레지스터는 상기 로드/저장 장치의 데이타 트랜잭션 활성을 나타내는 다수의 데이타 비트를 수신 및 저장하는 집적회로 장치.
  34. 제25항에 있어서, 상기 각각의 인덱스 제어 레지스터는 상기 연관된 인덱스 레지스터의 어드레스 모드를 나타내는 다수의 데이타 비트를 수신 및 저장하는 집적회로 장치.
  35. 제25항에 있어서, 상기 각각의 인덱스 제어 레지스터는 상기 연관된 인덱스 레지스터의 어드레스 모드를 나타내는 다수의 데이타 비트를 수신 및 저장하는 집적회로 장치.
  36. 제31항에 있어서, 상기 각각의 인덱스 제어 레지스터는 상기 연관된 인덱스 레지스터가 원형 버퍼로서 기능을 수행하는지의 여부를 나타내는 다수의 데이타 비트를 수신 및 저장하는 집적회로 장치.
  37. 제31항에 있어서, 상기 각각의 인덱스 제어 레지스터는 상기 로드/저장 장치의 데이타 트랜잭션 활성을 나타내는 다수의 데이타 비트를 수신 및 저장하는 집적회로 장치.
  38. 제31항에 있어서, 상기 각각의 인덱스 제어 레지스터는 상기 연관된 인덱스 레지스터의 어드레스 모드를 나타내는 다수의 데이타 비트를 수신 및 저장하는 집적회로 장치.
  39. 제31항에 있어서, 상기 각각의 인덱스 제어 레지스터는 상기 연관된 인덱스 레지스터의 어드레스 모드를 나타내는 다수의 데이타 비트를 수신 및 저장하는 집적회로 장치.
  40. 제36항에 있어서, 상기 각각의 인덱스 제어 레지스터는 상기 로드/저장 장치의 데이타 트랜잭션 활성을 나타내는 다수의 데이타 비트를 수신 및 저장하는 집적회로 장치.
  41. 제36항에 있어서, 상기 각각의 인덱스 제어 레지스터는 상기 연관된 인덱스 레지스터의 어드레스 모드를 나타내는 다수의 데이타 비트를 수신 및 저장하는 집적회로 장치.
  42. 제36항에 있어서, 상기 각각의 인덱스 제어 레지스터는 상기 연관된 인덱스 레지스터의 어드레스 모드를 나타내는 다수의 데이타 비트를 수신 및 저장하는 집적회로 장치.
  43. 제40항에 있어서, 상기 각각의 인덱스 제어 레지스터는 상기 연관된 인덱스 레지스터의 어드레스 모드를 나타내는 다수의 데이타 비트를 수신 및 저장하는 집적회로 장치.
  44. 제40항에 있어서, 상기 각각의 인덱스 제어 레지스터는 상기 연관된 인덱스 레지스터의 어드레스 모드를 나타내는 다수의 데이타 비트를 수신 및 저장하는 집적회로 장치.
  45. 제44항에 있어서, 상기 각각의 인덱스 제어 레지스터는 상기 연관된 인덱스 레지스터의 어드레스 모드를 나타내는 다수의 데이타 비트를 수신 및 저장하는 집적회로 장치.
  46. 디지탈 데이타를 처리하고, 비디오 디스플레이 신호를 발생하는 시스템에 있어서, 중앙 처리 장치(CPU)와; 디지탈 데이타를 수신, 저장 및 전송하는 시스템 랜덤 액세스 메모리(system rendom access memory)와; 상기 중앙 처리 및 상기 시스템 랜덤 액세스 메모리를 상호접속하여, 디지탈 신호를 전송하는 버스와; 상기 버스, 상기 중앙 처리 장치 및 상기 시스템 랜덤 액세스 메모리와 동작적으로 접속되고, 상기 중앙 처리 장치의 제어에 따라 비디오 디스플레이 신호를 처리하는 비디오 프로세서 집적회로 장치를 포함하되; 상기 비디오 프로세서 집적회로 장치는, 기판과; 상기 기판상에 형성되고, 인스트력션 캐쉬, 데이타 캐쉬, 버스 인터페이스 장치 및 산술논리 연상 장치를 제각기 구비하는 다수의 동일한 프로세서와; 상기 기판상에 제각기 형성되고, 상기 다수의 프로세서중 대응하는 프로세서와 동작적으로 연관되는 다수의 인덱스 레지스터와; 상기 기판상에 제각기 형성되고, 상기 인덱스 레지스터들중 대응하는 인덱스 레지스터와 동작적으로 연관되고, 상기 인덱스 레지스터의 성능을 나타내는 데이타를 수신 및 저장하는 다수의 인덱스 제어 레지스터와; 상기 기판상에 형성되고, 상기 다수의 프로세서 모두를 상호 접속하여 데이타 비트 스트림을 이들 사이에 전송하는 라인 버스와; 상기 기판상에 형성되고, 상기 라인 버스와 접속되고, 입력 신호 스트림을 수신하는 비디오 입력 인터페이스 장치와; 상기 기판상에 형성되고, 상기 라인 버스와 접속되고, 상기 집적회로 장치로부터 상기 다수의 프로세서에 의해 처리 결정된 출력 비디오 신호 스트림을 전송하는 비디오 출력 인터페이스 장치와; 상기 기판상에 형성되고, 상기 라인 버스와 접속되고, 상기 중앙 처리 장치 제어 신호와 교환하여 상기 다수의 프로세서의 기능을 효율적으로 제어하는 호스트 인터페이스 장치와; 상기 기판상에 형성되고, 상기 호스트 인터페이스 장치 및 상기 다수의 프로세서를 상호접속하고, 상기 라인 버스상으로 전송되는 데이타 비트 스트림과는 별개로, 제어신호를 교환하는 제어 버스와; 상기 기판상에 형성되고, 상기 라인 버스와 접속되고, 상기 다수의 프로세서에 의해 처리된/처리될 상기 시스템 랜더 액세스 메모리의 데이타 비트 스트림을 교환하는 메모리 인터페이스 장치를 구비하는 디지탈 데이타 처리 및 비디오 디스플레이 신호 발생 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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