KR970002694A - 집적회로 장치와, 디지탈 데이타 처리 및 비디오 디스플레이 신호 발생 시스템 - Google Patents

집적회로 장치와, 디지탈 데이타 처리 및 비디오 디스플레이 신호 발생 시스템 Download PDF

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Abstract

본 발명은 디스플레이 신호 스트림(display signal streams)을 처리하는 디니탈 데이타 처리 시스템에서 벡터 처리 및 특정 어드레싱 모드(vector processing and special addressing modes)로 인해 고속 수행하는 비디오 프로세서를 제공하기 위해 VLSI(Very Large Scale Integrated) 회로의 설계 및 제품을 포함한다. VLSI 장치는 비디오 신호 스트림을 발생하는 다수의 프로세서와 인스트럭션 데이타 스트림 실행 및 인터럽트의 오퍼레이션을 제어하는 적어도 하나의 바람직하게 적어도 2개의 인터럽트 레지스터를 포함한다.

Description

집적회로 장치와, 디지탈 데이타 처리 및 비디오 디스플레이 신호 발생 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 비디오 프로세서를 사용하는 제1시스템을 도시한 도면, 제2도는 본 발명의 비디오 프로세서를 사용하는 제2시스템을 도시한 도면, 제3도는 본 발명의 비디오 프로세서의 배선도, 제4도는 제3도의 비디오 프로세서에 의해 수행된 소정의 오퍼레이션의 신호 타이밍도.

Claims (8)

  1. 집적회로 장치에 있어서, 기판(a substrate)과; 상기 기판상에 형성되고, 인스트럭션 캐쉬(aninstruction cache), 데이타 캐쉬(a data cache), 버스 인터페이스 장치(a bus interface unit) 및 산술논리 연산 장치(an arithmetic logic unit)를 제각기 구비하는 다수의 동일 프로세서(a plurality of identical processors)와; 상기 기판상에 형성되고, 상기 프로세서들중 적어도 하나의 프로세서와 동작적으로 연관되고, 입/출력 인터럽트(an input/output interrupt) 발생시 시스템 응답을 나타내는 데이타를 수신 및 저장하고, 상기 집적회로 장치의 처리 효율을 높이기 위해 상기 적어도 하나의 프로세서와 협력하는 인터럽트 레지스터(an interrupt register)와; 상기 기판상에 형성되고, 상기 다수의 프로세서 모두를 상호 접속하여 데이타 비트 스트림(data bit streams)을 이들 사이에 전송하는 라인 버스(a line bus)와; 상기 기판상에 형성되고, 상기 라인 버스와 접속되고, 입력 신호 스트림(an input signal stream)을 수신하는 비디오 입력 인터페이스 장치(a video input interface unit)와; 상기 기판상에 형성되고, 상기 라인 버스와 접속되고, 상기 집적회로 장치로부터 상기 다수의 프로세서에 의해 처리 결정된 출력 비디오 신호 스트림(an output video signal stream)을 전송(deliver)하는 비디오 출력 인터페이스 장치(a video output interface unit)와; 상기 기판상에 형성되고,상기 라인 버스와 접속되고, 호스트 프로세서 제어 신호(a host processor control signals)와 교환하여 상기 다수의 프로세서의 기능을 효율적으로 제어하는 호스트 인터페이스 장치(a host interface unit)와; 상기 기판상에 형성되고, 상기 호스트 인터페이스 장치 및 상기 다수의 프로세서를 상호접속하고, 상기 라인 버스상으로 전송되는 데이타 비트 스트림과는 별개로, 제어신호를 교환하는 제어 버스(a control bus)와; 상기 기판상에 형성되고, 상기 라인 버스와 접속되고, 상기 다수의 프로세서에 의해 처리된/처리될 메모리 소자(memory elements)의 데이타 비트 스트림을 교환하는 메모리 인터페이스 장치(a memory interface unit)를 포함하는 집적회로 장치.
  2. 제1항에 있어서, 상기 각각의 프로세서는 메인라인 프로그램 코드(mainline program code)의 실행 과정을 등록(register)하는 메인라인 프로그램 카운터(a mainline program counter)를 포함하고, 상기 인터럽트 레지스터는 인터럽트 발생시 상기 메인라인 프로그램 카운터를 푸쉬(push)하는 분기 및 링크 레지스터(a branch and link register)인 집적회로 장치.
  3. 제1항에 있어서, 상기 각각의 프로세서는 메인라인 프로그램 코드의 실행 과정을 등록하는 메인라인 프로그램 카운터를 포함하고, 상기 인터럽트 레지스터는 인터럽트 발생시 인터럽트 루틴(an interrupt routine)에 대한 벡터 어드레스(a vector address)를 수신 및 저장하는 인터럽트 벡터 요구 레지스터(an interrupt vector request register)인 집적회로 장치.
  4. 제2항에 있어서, 상기 분기 및 링크 레지스터를 구비하고, 인터럽트 발생시 인터럽트 루틴에 대한 벡터 어드레스를 수신 및 저장하는 인터럽트 벡터 요구 레지스터인 제2인터럽트 레지스터를 포함하는 집적회로 장치.
  5. 디지탈 데이타를 처리하고, 비디오 디스플레이 신호를 발생하는 시스템에 있어서, 중앙 처리 장치(CPU)와; 디지탈 데이타를 수신, 저장 및 전송하는 시스템 랜덤 액세스 메모리(system rendom access memory)와; 상기 중앙 처리 및 상기 시스템 랜덤 액세스 메모리를 상호접속하여, 디지탈 신호를 전송하는 버스와; 상기 버스, 상기 중앙 처리 장치 및 상기 시스템 랜덤 액세스 메모리와 동작적으로 접속되고, 상기 중앙 처리 장치의 제어에 따라 비디오 디스플레이 신호를 처리하는 비디오 프로세서 집적회로 장치를 포함하되; 상기 비디오 프로세서 집적회로 장치는, 기판과; 상기 기판상에 형성되고, 인스트럭션 캐쉬, 데이타 캐쉬, 버스 인터페이스 장치 및 산술논리 연산 장치를 제각기 구비하는 다수의 동일 프로세서와; 상기 기판상에 형성되고, 상기 프로세서들중 적어도 하나의 프로세서와 동작적으로 연관되고, 입/출력 인터럽트 발생시 시스템 응답을 나타내는 데이타를 수신 및 저장하고, 상기 집적회로 장치의 처리 효율을 높이기 위해 상기 적어도 하나의 프로세서와 협력하는 인터럽트 레지스터와; 상기 기판상에 형성되고, 상기 다수의 프로세서 모두를 상호 접속하여 데이타 비트 스트림을 이들 사이에 전송하는 라인 버스와; 상기 기판상에 형성되고, 상기 라인 버스와 접속되고, 입력 신호 스트림을 수신하는 비디오 입력 인터페이스 장치와; 상기 기판상에 형성되고, 상기 라인 버스와 접속되고, 상기 집적회로 장치로부터 상기 다수의 프로세서에 의해 처리 결정된 출력 비디오 신호 스트림을 전송하는 비디오 출력 인터페이스 장치와; 상기 기판상에 형성되고, 상기 라인 버스와 접속되고, 상기 중앙 처리 장치 제어 신호와 교환하여 상기 다수의 프로세서의 기능을 효율적으로 제어하는 호스트 인터페이스 장치와; 상기 기판상에 형성되고, 상기 호스트 인터페이스 장치 및 상기 다수의 프로세서를 상호접속하고, 상기 라인 버스상으로 전송되는 데이타 비트 스트림과는 별개로, 제어신호를 교환하는 제어 버스와; 상기 기판상에 형성되고, 상기 라인 버스와 접속되고, 상기 다수의 프로세서에 의해 처리된/처리될 상기 시스템 랜덤 액세스 메모리의 데이타 비트 스트림을 교환하는 메모리 인터페이스 장치를 구비하는 디지탈 데이타 처리 및 비디오 디스플레이 신호 발생 시스템.
  6. 제5항에 있어서, 상기 각각의 프로세서는 메인라인 프로그램 코드의 실행 과정을 등록하는 메인라인 프로그램 카운터를 포함하고, 상기 인터럽트 레지스터는 인터럽트 발생시 상기 메인라인 프로그램 카운터를 푸쉬하는 분기 및 링크 레지스터인 디지탈 데이타 처리 및 비디오 디스플레이 신호 발생 시스템.
  7. 제5항에 있어서, 상기 각각의 프로세서는 메인라인 프로그램 코드의 실행 과정을 등록하는 메인라인 프로그램 카운터를 포함하고, 상기 인터럽트 레지스터는 인터럽트 발생시 인터럽트 루틴에 대한 벡터 어드레서를 수신 및 저장하는 인터럽트 벡터 요구 레지스터인 디지탈 데이타 처리 및 비디오 디스플레이 신호 발생 시스템.
  8. 제5항에 있어서, 상기 분기 및 링크 레지스터를 구비하고, 인터럽트 발생시 인터럽트 루틴에 대한 벡터 어드레스를 수신 및 저장하는 인터럽트 벡터 요구 레지스터인 제2인터럽트 레지스터를 포함하는 디지탈 데이타처리 및 비디오 디스플레이 신호 발생 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100722701B1 (ko) * 1998-07-31 2007-06-04 소니 유나이티드 킹덤 리미티드 비디오 처리 장치 및 비디오 처리 방법

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5948094A (en) * 1995-09-29 1999-09-07 Intel Corporation Method and apparatus for executing multiple transactions within a single arbitration cycle
US5801719A (en) * 1995-11-27 1998-09-01 Sun Microsystems, Inc. Microprocessor with graphics capability for masking, aligning and expanding pixel bands
US6378023B1 (en) 1996-02-14 2002-04-23 Advanced Micro Devices, Inc. Interrupt descriptor cache for a microprocessor
US6128711A (en) * 1996-11-12 2000-10-03 Compaq Computer Corporation Performance optimization and system bus duty cycle reduction by I/O bridge partial cache line writes
US6854003B2 (en) * 1996-12-19 2005-02-08 Hyundai Electronics America Video frame rendering engine
US6088018A (en) * 1998-06-11 2000-07-11 Intel Corporation Method of using video reflection in providing input data to a computer system
US6744472B1 (en) 1998-11-09 2004-06-01 Broadcom Corporation Graphics display system with video synchronization feature
US6662297B1 (en) * 1999-12-30 2003-12-09 Intel Corporation Allocation of processor bandwidth by inserting interrupt servicing instructions to intervene main program in instruction queue mechanism
US7174401B2 (en) * 2002-02-28 2007-02-06 Lsi Logic Corporation Look ahead split release for a data bus
US7765388B2 (en) * 2003-09-17 2010-07-27 Broadcom Corporation Interrupt verification support mechanism
US7664173B2 (en) * 2004-06-07 2010-02-16 Nahava Inc. Method and apparatus for cached adaptive transforms for compressing data streams, computing similarity, and recognizing patterns
JP4498848B2 (ja) * 2004-07-28 2010-07-07 三菱電機株式会社 画像処理装置
US20060026329A1 (en) * 2004-07-30 2006-02-02 Yu James K System and method for an arbiter rewind
CN101539771B (zh) * 2008-03-21 2012-09-19 鸿富锦精密工业（深圳）有限公司 主设备对从设备的自动定址系统
US9971516B2 (en) 2016-10-17 2018-05-15 International Business Machines Corporation Load stall interrupt
US10614007B2 (en) 2018-04-20 2020-04-07 Qualcomm Incorporated Providing interrupt service routine (ISR) prefetching in multicore processor-based systems

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4450525A (en) * 1981-12-07 1984-05-22 Ibm Corporation Control unit for a functional processor
DE68928980T2 (de) * 1989-11-17 1999-08-19 Texas Instruments Inc Multiprozessor mit Koordinatenschalter zwischen Prozessoren und Speichern
US5239654A (en) * 1989-11-17 1993-08-24 Texas Instruments Incorporated Dual mode SIMD/MIMD processor providing reuse of MIMD instruction memories as data memories when operating in SIMD mode

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100722701B1 (ko) * 1998-07-31 2007-06-04 소니 유나이티드 킹덤 리미티드 비디오 처리 장치 및 비디오 처리 방법

Also Published As

Publication number Publication date
KR100218619B1 (ko) 1999-09-01
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JPH0954833A (ja) 1997-02-25
DE69601750T2 (de) 1999-10-07
DE69601750D1 (de) 1999-04-22
EP0747873B1 (en) 1999-03-17
JP3084229B2 (ja) 2000-09-04

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