KR0155659B1 - 프로세서-노드간 정합장치 - Google Patents

프로세서-노드간 정합장치

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KR0155659B1 KR1019950058789A KR19950058789A KR0155659B1 KR 0155659 B1 KR0155659 B1 KR 0155659B1 KR 1019950058789 A KR1019950058789 A KR 1019950058789A KR 19950058789 A KR19950058789 A KR 19950058789A KR 0155659 B1 KR0155659 B1 KR 0155659B1
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Abstract

본 발명은 프로세서-노드간 정합 장치에 관한 것으로, 보다 상세하게는 코드분한 다중 접속 방식(CDMA)의 이동 교환기 내에서 프로세서와 노드간의 정합 기능을 향상시켜 데이터의 전송 속도를 기존의 4[Mbps]에서 10[Mbps] 이상의 전송 속도로 향상시켜 주는 프로세서-노드간 정합 장치에 관한 것으로, 노드를 통한 데이터 전송 속도가 10[Mbps] 이상까지 가능하므로 요구에 따른 데이터 전송 속도의 가변이 용이하고 노드 정합을 위한 제어 로직을 간단하게 구현하고, 데이터의 저장 용량을 증대시켜 주는 효과를 제공한다.

Description

프로세서-노드간 정합 장치
제1도는 종래 프로세서-노드간 정합 장치의 블록도.
제2도는 본 발명에 따른 프로세서-노드간 정합 장치의 블록도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : CPU 및 주변 회로부 2 : 어드레스 디코더
3 : 인터럽트 핸들러 4 : 공용 메모리 회로부
5 : VME 버스 인터럽트 6 : 노드 정합부
7 : DRAM 11 : 클럭 및 리셋 회로
12 : CPU 13 : ROM
14 : SRAM 41 : 버스 중재 회로
42 : 버퍼 43 : SRAM
44 : 버퍼 61 : 버퍼
62 : DMAC 63 : 송신 FIFO
64 : 수신 FIFO 65 : 송수신 FIFO 제어부
66 : DUSCC 67 : RS-422 정합부
68 : 프레임 FIFO 69 : HDLC 처리부
본 발명은 프로세서-노드간 정합 장치에 관한 것으로, 보다 상세하게는 코드분한 다중 접속 방식(CDMA)의 이동 교환기 내에서 프로세서와 노드간의 정합 기능을 향상시켜 데이터의 전송 속도를 기존의 4[Mbps]에서 10[Mbps] 이상의 전송 속도로 향상시켜 주는 프로세서-노드간 정합 장치에 관한 것이다.
일반적으로, 종래의 프로세서와 노드간의 정합 장치는 이동 통신 교환기(예를 들어 STAREX-CMX)의 CPU 내에 수용되어 CCPU 내에서 마스터 기능을 수행하는 CCPBA(Call Control Processor Board Assembly, DPA32)와 VME 버스를 통하여 정합하고 이동 통신 교환기 시스템 내에서 패킷 라우팅 기능을 제공하는 CINU(CDMA InterNetworking Unit)와 노드를 정합하여 프로세서간 통신 메시지를 송수신하는 기능을 담당한다.
상기한 바와 같은 기능 구현을 위한 종래의 프로세서-노드간 정합 장치(CCPU ＆ CINU Interface Board Assembly, DPA21)는 제1도에 도시한 바와 같이, 다음과 같은 구조로 구성되어 있다.
즉, 마이크로 프로세서(CPU : MC68020) 및 주변 회로부(1)와, 어드레스 디코더부(2)와, 인터럽트 핸들러부(3)와, 공용 메모리 회로부(4)와, VME 버스 인터럽트부(5)와, 노드 정합부(6)로 구성된다. 보다 자세하게 설명하면, 종래의 프로세서-노드간 정합 장치는 다음과 같이 구성된다.
먼저, 데이타 처리 기능을 수행하기 위해 마이크로 프로세서(CPU : MC68020) 및 주변 회로부(1)는 CPU(12) 및 해당 블록에 클럭 공급과 시스템의 초기화를 위한 클럭 및 리셋 회로(11)와, 프로그램과 데이터 저장을 위한 ROM(Read Only Memory, 13) 및 SRMA(Static Random Access Memory, 14)로 구성되어 실제 운용 프로그램 및 제어 기능을 수행한다.
그리고, 어드레스 디코더부(2)는 프로세서-노드간 정합 장치 내의 각 디바이스들을 억제하기 위해 CPU(12)나 VME 버스의 어드레스 및 제어 신호들을 분석하여 해당 디바이스에 대한 선택회로를 생성하여 제공한다.
그리고, 인터럽트 핸들러부(3)는 프로세서-노드간 정합 장치 내에서 CPU(12)로 요구하는 인터럽트 소스들에 대하여 레벨을 결정하여 CPU(12)로 공급하고 요구된 인터럽트에 대한 CPU(12)의 인식 신호를 분석하여 해당 인터럽트 소스에 인터럽트 인식 신호를 제공한다.
프로세서-노드간 정합 장치는 CCPU 내에서 DPA32와 VME 버스를 통하여 정합하여 상호간 데이터 송수신을 위하여 본 방치의 로컬 CPU(12)와 DPA32가 악세스 가능한 SRAM(14)으로 된 공용 메모리 회로부(4)가 존재한다.
공용 메모리 회로부(4)는 양 쪽에서 악세스 요구를 해오더라도 버퍼(42, 44)를 통하여 한 순간에 한 쪽에만 악세스 가능하도록 버스 중재 기능을 갖는다.
VME 버스 인터럽투브(5)는 프로세서-노드간 정합 장치 내의 VME 버스를 통하여 정합되는 DPA32로의 인터럽트 요구 기능을 갖는다.
노드 정합부(6)는 CINU와 노드 정합을 통하여 프로세서간 통신 메시지를 송수신하는 기능은 DMAC(Direct Memory Access Controller, 62)와, DUSCC(Dual Universal Serial Communication Controller, 66)가 연동하여 수행한다.
DMAC(62)와 DUSCC(66)사이는 노드로의 메시지를 송신하는 송신 FIFO(63)와 노드로부터의 메시지를 수신하는 수신 FIFO(64)가 존재하며 데이터의 송수신간의 완충 기능을 수행한다.
노드로의 데이터 송신 기능은 DMAC(62)가 전송하고자 하는 데이터를 SRAM(14)으로부터 버퍼(61)를 통하여 읽어내어 송신 FIFO(63)가 가득 찰 때까지 쓰고, DUSCC(64)는 송수신 FIFO 제어부(65)의 제어 신호를 받아 DMAC(62)가 송신 FIFO(63)에 써 놓은 데이터룰 송신 FIFO(63)가 비워질 때까지 읽어내어 직렬 변환한 후 RS-422 정합부(67)를 통하여 노드로 전송한다.
노드로부터의 데이터 수신 기능은 CINU 노드로부터 RS-422 정합부(67)를 통해 입력되는 직렬 데이터를 DUSCC(66)가 수신하여 병렬로 변환한 후 수신 FIFO(64)가 가득 찰 때까지 쓰고 DMAC(62)는 송수신 FIFO 제어부(65)로부터 제어를 받아 수신 FIFO(64)가 비워질 때까지 데이터를 읽어 내어 버퍼(61)를 통해 SRAM(14)에 써놓은 과정을 수행하게 된다.
그리고, VME 버스를 통하여 정합되는 DPA32는 노드로 전송할 데이터를 공용 메모리 회로부(4)에 써놓으면 본 장치의 CPU(12)는 공용 메로리 회로부(4)에 쓰여진 데이터를 읽어내어 SRAM(14)에 저장한다.
DMAC(62)는 CPU(12)가 SRAM(14)에 써놓은 데이터를 읽어내어 노드 수신 FIFO(63)에 써놓은 과정을 반복 수행하게 된다. 노드로부터 수신한 데어터의 처리 과정은 그 반대이다.
상기한 바와 같이 구성되어 동작하는 종래의 프로세서-노드간 정합 장치는 노드 정합을 통한 프로세서간 통신 메시지 송수신 기능을 통하여 DMAC, FIFO, DUSCC를 사용하여 구현함으로서 DMAC와 FIFO간, FIFO와 DUSCC간의 제어로직이 복잡해지고, 노드와 정합하는 기능을 담당하는 DUSCC 칩의 데이터 전송 속도가 최대 4[Mbps]로 한정됨으로써 그 이상의 데어터 전송 속도가 요구되는 경우에도 사용할 수 없는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로 노드 정합을 위한 제어 로직을 간단하게 구현하고, 전송 속도를 크게 향상시켜 주면서 데이터의 저장 용량을 증대시켜 주는 프로세서-노드간 정합 장치를 제공하는데 그 목적이 있다.
본 발명은 상기한 목적을 달성하기 위하여 이동 통신 교환기 내에서 마스터 프로세서와 노드간의 정합 기능을 향상시켜 주는 장치에 있어서, 시스템의 동작에 필요하며 시스템의 초기화를 위한 클럭 및 리셋 회로와 프로그램과 데이터 저장을 위한 ROM 및 SRAM로 구성되어 실제 운용 프로그램 및 제어 기능을 수행하는 데이터 처리 기능을 수행하기 위해 마이크로 프로세서 및 주변 회로부와, 각 디바이스들을 악세스하기 위해 CPU나 VME 버스의 어드레스 및 제어 신호들을 분석하여 해당 디바이스에 대한 선택회로를 생성하여 제공하는 어드레스 디코더부와, CPU로 요구하는 인터럽트 소스들에 대하여 레벨을 결정하여 CPU로 공급하고 요구된 인터럽트에 대한 CPU의 인식 신호를 분석하여 해당 인터럽트 소스에 인터럽트 인식 신호를 제공하는 인터럽트 핸들러부와, 양 쪽에서 악세스 요구를 해오더라도 버퍼를 통하여 한 순간에 한 쪽에서만 악세스 가능하도록 버스 중재 기능을 갖는 공용 메모리 회로부와, VME 버스를 통하여 정합되는 이동 통신 교환기의 마스터로의 인터럽트 요구 기능을 갖는 VME 버스 인터럽트부와, 프로세서와 노드간의 데이터를 송수신해 주는 노드 정합부와, 상기한 노드 정합부로부터 수신한 데이터를 일시적으로 보관해 놓은 DRAM으로 구성되는 것을 특징으로 하는 프로세서-노드간 정합 장치를 제공한다.
이하에, 본 발명에 따른 프로세서-노드간 정합 장치에 대하여 상세하게 설명한다.
먼저, 본 발명에 따른 프로세서-노드간 정합 장치의 구성은 제2도에 도시한 바와 같이, CPU(12) 및 해당 블록에 클럭 공급과 시스템의 초기화를 위한 클럭 및 리셋 회로(11)와 프로그램과 데이터 저장을 위한 ROM(Read Only Memory, 13) 및 SRAM(Static Random Access Memory, 14)로 구성되어 실제 운용 프로그램 및 제어 기능을 수행하는 데이터 처리 기능을 수행하기 위해 마이크로 프로세서(CPU : MC68030) 및 주변 회로부(1)와, 프로세서-노드간 정합 장치 내의 각 디바이스들을 악세스하기 위해 CPU(120와 VME 버스의 어드레스 및 제어 신호들을 분석하여 해당 디바이스에 대한 선택회로를 생성하여 제공하는 어드레스 데코어부(2)와, 프로세서-노드간 정합 장치 내에서 CPU(12)로 요구하는 인터럽트 소스들에 대하여 레벨을 결정하여 CPU(12)로 공급하고 요구된 인터럽트에 대한 CPU(12)의 인식 신호를 분석하여 해당 인터럽트 소스에 인터럽트 인식 신호를 제공하는 인터럽트 핸들러부(3)와, 양 쪽에서 악세스 요구를 해오더라도 버퍼(42, 44)를 통하여 한 순간에 한 쪽에서만 악세스 가능하도록 버스 중재 기능을 갖는 공용 메모리 회로부(4)와, 프로세서-노드간 정합 장치 내의 VME 버스를 통하여 정합되는 DPA32로의 인터럽트 요구 기능을 갖는 VME 버스 인터럽트부(5)와, 노드로의 메시지를 송신하는 송신 FIFO(63)와 노드로부터의 메시지를 수신하는 수신 FIFO(64)와 프레임 데이터를 송수신하는 프레임 FIFO(68)와 송수신 데이터의 완충 기능을 수행하는 버퍼(61)와 노드와의 접촉을 담당하는 RS-422 정합부(67)와 FPGA로 이루어져 노드를 통해 들어오는 직렬 데이터를 수신하여 리얼 데어터만을 추출하여 8비트의 병렬 데이터로 변환하거나 송신할 병렬 데이터를 직렬 데이터로 변환하는 HDLC(High Level Link Control, 69)로 구성된 노드 정합부(6)와, 상기한 노드 정합부(6)로부터 수신한 데이터를 일시적으로 보관해 놓은 DRMA(7)로 이루어진다.
상기한 바와 같이 구성된 본 발명에 따른 프로세서-노드간 정합 장치에 대해 보다 상세히 설명하면 다음과 같다.
먼저, 본 방치의 주 기능은 이동 통신 교환기에서 마스터 프로세서와 노드간이 정합 기능으로, 본 장치는 CINU와 노드 정합하여 마스터 프록세서간 통신 메시지를 송수신하는 기능으로써 노드로부터 수신한 데이터는 DRAM(7)에 일시 저장하였다가 VME 버스를 통하여 정합되는 DPA32가 읽어갈 수 있도록 공용 메모리 회로부(4)에 써놓는다.
DPA32는 공용 메모리 회로부(4)에 쓰여 있는 데이터룰 읽어가서 데이터 처리를 하게 된다. 또한 DPA32가 노드로 전송할 데이터를 VME 버스를 통하여 본 장치내의 공용 메모리 회로부(4)에 써 놓으면 본 장치 내의 CPU(12)는 그 데이터를 읽어내어 DRAM(7)에 일시 저장하였다가 노드로 전송되는 기능을 수행하게 된다. 다시 말하면, 마이크로 프로세서(CPU : MC68030) 및 주변 회로부(1), 어드레스 디코더부(2), 인터럽트 핸들러부(3), 공용 메모리 회로부(4), VME 버스 인터럽트부(5)의 기능은 종래의 그 것과 동일하다. 단 상기한 마이크로 프로세서(CPU : MC68030) 및 주변 회로부(1)의 CPU(12)는 전송 속도 및 프로세서의 실행 속도를 향상시키기 위하여 MC68030으로 변경하여 사용하였다.
그리고, CINU 노드 정합을 프로세서간 통신 메시지를 송수신하는 방법은 종래의 장치에서는 DMAC(62)와 DUSCC(66)와 같은 인텔리전트 칩이 연동하여 수행하는 반면에 본 발명에서는 제2도에 도시한 노드 정합부(6)와 같이 마이크로 프로세서(CPU : MC68030) 및 주변 회로부(1) 내의 CPU(12)가 직접 관여하여 노드 정합을 통한 데이터 송수신하는 방안을 사용하였다.
프로세서 및 노드 정합부(6) 내의 HDLC 처리부(69)는 노드를 통해서 입력되어 오는 HDLC 프레임 형태의 직렬 데이터를 수신하고 여기서 리얼 데이터(REAL DATA)만을 추출하여 8비트 병렬 데이터 단위로 변환한 후 본 장치의 CPU(12)가 읽어갈 수 있도록 수신 FIFO(64)에 써 놓는다. 한편, 노드로 송신할 데이터가 송신 FIFO(63)에 쌓여 있으면 8비트 병렬 데이터 단위로 읽어내어 직렬 데이터로 변환시킨 후 HDLC 프레임 형태로 변환하여 RS-422 정합부(67)를 통해 노드로 전송하는 기능을 수행한다. HDLC 처리부(69)는 대 용량 집적 회로인 FPGA(Field Programmable Gate Array) 칩에 로직으로 구성되어 있으며 1칩당 1채널의 정합 기능을 갖는다.
본 장치의 CPU(12)는 노드로의 데이터 송수신을 주관하게 되는데 마스터 프로세서 및 노드 정합부(6)를 통해 수신된 데이터가 수신 FIFO(64)에 쌓여 있으면 이를 읽어내어 DRAM(7)에 임시 저장한 뒤 VME 버스를 통해 정합되는 DPA32가 읽어가서 데이터를 처리할 수 있도록 공용 메모리 회로부(4)에 써 놓는다. 반대로 노드로 전송할 데이터를 DPA32가 VME 버스를 통해 공용 메모리 회로부(4)에 써 놓으면 CPU(12)는 이를 읽어내어 DRAM(7)에 임시 저장한 후 마스터 프로세서 및 노드 정합부(6)가 읽어가서 데이터 처리하여 노드로 전송할 수 있도록 송신 FIFO(63)에 써 놓는 과정을 수행하게 된다.
마스터 프로세서 및 노드 정합부(6) 내의 프레임 FIFO(68)는 송수신되는 데이터 프레임에 관련된 정보가 저장된다.
따라서, 종래에는 노드를 정합 데이터 전송 속도가 최대 4[Mbps]로 한정된 반면 본 발명은 10[Mbps] 이상으로 데이터를 전송할 수 있게 되는 것이다.
상기한 바와 같이 구성되어 동작하는 본 발명은 노드를 통한 데이터 전송 속도가 10[Mbps] 이상까지 가능하므로 요구에 따른 데이터 전송 속도의 가변이 이용하고 노드 정합을 위한 제어 로직을 간단하게 구현하고, 데이터의 저장 요량을 증대시켜 주는 효과를 제공한다.

Claims (3)

  1. 이동 통신 교환기 내에서 마스터 프로세서와 노드간의 정합 기능을 향상시켜 주는 장치에 있어서, 시스템의 동작에 필요하며 시스템의 초기화를 위한 클럭 및 리셋 회로(11)와 프로그램과 데이터 저장을 위한 ROM)13) 및 SRAM(14)로 구성되어 실제 운용 프로그램 및 제어 기능을 수행하는 데어터 처리 기능을 수행하기 위해 마이크로 프로세서(CPU, 12) 및 주변 회로부(1)와, 각 디바이스들을 악세스하기 위해 CPU(12)나 VME 버스의 어드레스 및 제어 신호들을 분석하여 해당 디바이스에 대한 선택회로를 생성하여 제공하는 어드레스 디코더부(2)와, CPU(12)로 요구하는 인터럽트 소스들에 대하여 레벨을 결정하여 CPU(12)로 공급하고 요구된 인터럽트에 대한 CPU(12)의 인식 신호를 분석하여 해당 인터럽트 소스에 인터럽트 인식 신호를 제공하는 인터럽트 핸들러부(3)와, 양 쪽에서 악세스 요구를 해오더라도 버퍼(42, 44)를 통하여 한 순간에 한 쪽에서만 악세스 가능하도록 버스 중재 기능을 갖는 공용 메모리 회로부(4)와, VME 버스를 통하여 정합되는 이동 통신 교환기의 마스터의 인터럽트 요구 기능을 갖는 VME 버스 인터럽트부(5)와, 프로세서와 노드간의 데이터를 송수신해 주는 노드 정합부(6)와, 상기한 노드 정합부(6)로부터 수신한 데이터를 일시적으로 보관해 놓는 DRAM(7)으로 구성되는 것을 특징으로 하는 프로세서-노드간 정합장치.
  2. 제1항에 있어서, 상기한 노드 정합부(6)는 노드로의 메시지를 송신하는 송신 FIFO(63)와, 노드로부터의 메시지를 수신하는 수신 FIFO(64)와, 프레임 데이터를 송수신하는 프레임 FIFO(68)와, 송수신 데이터의 완충 기능을 수행하는 버퍼(61)와, 노드와의 접속을 담당하는 RS-422 정합부(67)와, FPGA로 이루어져 노드를 통해 들어오는 직렬 데이터를 수신하여 리얼 데이터만을 추출하여 소정의 비트로 이루어진 병렬 데이터로 변환하거나 송신할 병렬 데이터를 직렬 데이터로 변환하는 HDLC(High Level Data Link Control, 69)로 구성되는 것을 특징으로 하는 프로세서-노드간 정합 장치.
  3. 제1항에 있어서, 상기한 CPU(12)는 노드로의 데이터 송수신을 주관하는 것으로, 노드 정합부(6)를 통해 수신된 데이터가 수신 FIFO(64)에 쌓여 있으면 이를 읽어내어 DRAM(7)에 임시 저장한 뒤 VME 버스를 통해 정합되는 이동 통신 교환기 마스터가 읽어가서 데이터를 처리할 수 있도록 공용 메모리 회로부(4)에 써 놓고, 반대로 노드로 전송할 데이터를 이동 통신 교환기 마스터가 VME 버스를 통해 공용 메모리 회로부(4)에 써 놓으면 CPU(12)는 이를 읽어내어 DRAM(7)에 임시 저장한 후 프로세서 간 노드 정합부(6)가 읽어가서 데이터 처리하여 노드로 전송할 수 있도록 송신 FIFO(63)에 써 놓는 과정을 수행하는 것을 특징으로 하는 프로세서-노드간 정합 장치.
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