JP2582414B2 - 割込み処理装置 - Google Patents
割込み処理装置Info
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Description
【発明の詳細な説明】 〔概要〕 複数の中央処理装置からなる計算機システムにおい
て、外部装置からの割込みをどの中央処理装置で処理す
るのかを決定する外部割込み制御回路へ割込の受理を通
知する割込み処理装置に関し、 高速に割込み処理を行なうことを目的とし、 外部装置からの割込み要求を複数の中央処理装置のう
ちのどの中央処理装置で処理するかを決定する外部割込
み制御回路をもつ計算機システムの前記複数の中央処理
装置内に各々設けられる割込み処理装置において、前記
外部割込み制御回路から送られる複数の第１の割込み要
求と、その中央処理装置内部で発生した第２の割込み要
求とを入力とし、それらのうち最も優先度の高い割込み
要求を選択してその割込みコードを出力するプライオリ
ティエンコーダと、該プライオリティエンコーダからの
割込みコードをデコードし、該割込みコードが前記第１
の割込み要求に基づくものであるときは該第１の割込み
要求の中で受理された割込み要求に対する外部割込み受
理コードを生成するコード変換回路とよりなり、該外部
割込み受理コードを前記外部割込み制御回路に供給し
て、外部装置からの割込み要求の受理を通知するように
構成する。
て、外部装置からの割込みをどの中央処理装置で処理す
るのかを決定する外部割込み制御回路へ割込の受理を通
知する割込み処理装置に関し、 高速に割込み処理を行なうことを目的とし、 外部装置からの割込み要求を複数の中央処理装置のう
ちのどの中央処理装置で処理するかを決定する外部割込
み制御回路をもつ計算機システムの前記複数の中央処理
装置内に各々設けられる割込み処理装置において、前記
外部割込み制御回路から送られる複数の第１の割込み要
求と、その中央処理装置内部で発生した第２の割込み要
求とを入力とし、それらのうち最も優先度の高い割込み
要求を選択してその割込みコードを出力するプライオリ
ティエンコーダと、該プライオリティエンコーダからの
割込みコードをデコードし、該割込みコードが前記第１
の割込み要求に基づくものであるときは該第１の割込み
要求の中で受理された割込み要求に対する外部割込み受
理コードを生成するコード変換回路とよりなり、該外部
割込み受理コードを前記外部割込み制御回路に供給し
て、外部装置からの割込み要求の受理を通知するように
構成する。
本発明は割込み処理装置に係り、特に複数の中央処理
装置からなる計算機システムにおいて、外部装置からの
割込みをどの中央処理装置で処理するかを決定する外部
割込み制御回路へ割込みの受理を通知する割込み処理装
置に関する。
装置からなる計算機システムにおいて、外部装置からの
割込みをどの中央処理装置で処理するかを決定する外部
割込み制御回路へ割込みの受理を通知する割込み処理装
置に関する。
複数の中央処理装置（以下CPUと略す）からなる計算
機システムにおいて、この中にあるCPUがサービスプロ
セッサ（以下SVPと略す）等の外部装置からの割込みを
受理した場合（すなわち割込み要求がそのCPU内で発生
したものでない場合）、そのCPUはそれらの外部装置か
らの割込みを管理する装置に割込みを受理したことを通
知しなくてはならない。
機システムにおいて、この中にあるCPUがサービスプロ
セッサ（以下SVPと略す）等の外部装置からの割込みを
受理した場合（すなわち割込み要求がそのCPU内で発生
したものでない場合）、そのCPUはそれらの外部装置か
らの割込みを管理する装置に割込みを受理したことを通
知しなくてはならない。
なぜならば、CPUが正しく割込み要求を受理したかど
うかを判断するためであり、もし送った割込みが正しく
受理されないならば、その割込み要求に対する処理を別
のCPUで処理するように制御する等の対処が必要である
ためである。従って、CPUが外部装置からの割込みを受
理した場合は、割込みを管理する外部割込み制御回路へ
割込みの受理を通知する必要があり、またその通知も迅
速に行なうことが必要とされる。
うかを判断するためであり、もし送った割込みが正しく
受理されないならば、その割込み要求に対する処理を別
のCPUで処理するように制御する等の対処が必要である
ためである。従って、CPUが外部装置からの割込みを受
理した場合は、割込みを管理する外部割込み制御回路へ
割込みの受理を通知する必要があり、またその通知も迅
速に行なうことが必要とされる。
複数CPUを持つ計算機システムの一例のブロック図を
第４図に示す。同図中、11及び12はCPU、21及び22はSV
P、３は記憶管理装置（以後MCUと略す）で、これらは互
いに双方向バスを介して接続されている。また、41及び
42は主記憶装置（以後MSUと略す）、51及び52はチャネ
ル装置（以後CHと略す）、61〜63は入出力装置（以後IO
と略す）である。一般的には他の幾つかの装置が付加さ
れるが、ここでは省略する。
第４図に示す。同図中、11及び12はCPU、21及び22はSV
P、３は記憶管理装置（以後MCUと略す）で、これらは互
いに双方向バスを介して接続されている。また、41及び
42は主記憶装置（以後MSUと略す）、51及び52はチャネ
ル装置（以後CHと略す）、61〜63は入出力装置（以後IO
と略す）である。一般的には他の幾つかの装置が付加さ
れるが、ここでは省略する。
かかる構成の計算機システムの立ち上げや、動作中の
監視にはSVP21,22が利用される。また、MCU3はCPU11,12
やCH51,52から発生するMSU41や42のアクセスの制御を行
なう。また、MCU3は計算機システムの中に一つだけあれ
ばよいが、SVP21,22などの割込み要求を出す外部装置
や、割込みの受理をするCPU11,12とは割込みに関する通
信を頻繁にするために、MCU3はCPU11,12とSVP21,22に接
続されている。
監視にはSVP21,22が利用される。また、MCU3はCPU11,12
やCH51,52から発生するMSU41や42のアクセスの制御を行
なう。また、MCU3は計算機システムの中に一つだけあれ
ばよいが、SVP21,22などの割込み要求を出す外部装置
や、割込みの受理をするCPU11,12とは割込みに関する通
信を頻繁にするために、MCU3はCPU11,12とSVP21,22に接
続されている。
このような計算機システムにおいて、SVP21又は22か
ら割込み要求が発生すると、この割込み要求はMCU3に送
られ、ここで外部割込み要求データに生成された後優先
順に従って最優先のCPU（ここでは例えば11とする）へ
供給される。
ら割込み要求が発生すると、この割込み要求はMCU3に送
られ、ここで外部割込み要求データに生成された後優先
順に従って最優先のCPU（ここでは例えば11とする）へ
供給される。
CPU1はこの外部割込み要求データが入力されると、内
部のプライオリティエンコーダで最も優先度の高い割込
み要求を選択し、割込みコードに変換した後、CPU11の
中で実際に割込み処理が開始される。
部のプライオリティエンコーダで最も優先度の高い割込
み要求を選択し、割込みコードに変換した後、CPU11の
中で実際に割込み処理が開始される。
割込みが起動されると、CPU11はそのマイクロプログ
ラムにより割込みコードを読み出し、その割込みコード
がCPU11内部からの要求によるものか外部装置からの要
求によるものかを判断する。割込みコードはCPU内部の
ものと外部装置のものとではコードパターンが異なるよ
うにされているので、このコードパターンから上記の判
断が行なえる。ただし、割込みコードは多くあり、その
中から上記の判断をするには、何度かの条件判定をいく
つかの場合毎にする。
ラムにより割込みコードを読み出し、その割込みコード
がCPU11内部からの要求によるものか外部装置からの要
求によるものかを判断する。割込みコードはCPU内部の
ものと外部装置のものとではコードパターンが異なるよ
うにされているので、このコードパターンから上記の判
断が行なえる。ただし、割込みコードは多くあり、その
中から上記の判断をするには、何度かの条件判定をいく
つかの場合毎にする。
もし、CPU内部の割込み要求によるものならば、判定
処理の後に本来の割込み処理に移る。これに対し、外部
装置（ここではSVP21又は22）からの割込み要求による
ものならば、割込みコードから更にどの外部割込み要因
によるものであるかを判定し、外部割込み受理コードを
作成する。この外部割込み受理コードは、どの外部装置
からの割込み要求によるものかが判れば、どのようなコ
ードでもよい。
処理の後に本来の割込み処理に移る。これに対し、外部
装置（ここではSVP21又は22）からの割込み要求による
ものならば、割込みコードから更にどの外部割込み要因
によるものであるかを判定し、外部割込み受理コードを
作成する。この外部割込み受理コードは、どの外部装置
からの割込み要求によるものかが判れば、どのようなコ
ードでもよい。
このようにして作成された外部割込み受理コードは、
MCU3に送られ、MCU3内部の割込み要求保持回路や割込み
フラグをクリアする。
MCU3に送られ、MCU3内部の割込み要求保持回路や割込み
フラグをクリアする。
従来は上記の説明からわかるように、外部装置からの
割込みに対するMCU3への受理の通知は、割込み時にCPU
内のマイクロプログラムによってなされていた。このマ
イクロプログラムは現在処理を行なっている割込みの原
因を表わす割込みコードから、いくつかの条件判断を行
なうステップにより、その割込みコードが割込みの受理
の通知を必要とするかどうか（すなわち、外部装置から
の割込みかどうか）を判断し、更に割込み受理の通知を
必要とするならば、割込み受理の通知を行なうものであ
る。
割込みに対するMCU3への受理の通知は、割込み時にCPU
内のマイクロプログラムによってなされていた。このマ
イクロプログラムは現在処理を行なっている割込みの原
因を表わす割込みコードから、いくつかの条件判断を行
なうステップにより、その割込みコードが割込みの受理
の通知を必要とするかどうか（すなわち、外部装置から
の割込みかどうか）を判断し、更に割込み受理の通知を
必要とするならば、割込み受理の通知を行なうものであ
る。
このため、従来はマイクロプログラム領域が多く必要
であり、しかも割込み処理に必要な時間を増大させ、特
に割込みの受理の通知を行なわない場合にも処理時間が
かかるという問題があった。
であり、しかも割込み処理に必要な時間を増大させ、特
に割込みの受理の通知を行なわない場合にも処理時間が
かかるという問題があった。
本発明は上記の点に鑑みてなされたもので、高速に割
込み処理を行なうことができる割込み処理装置を提供す
ることを目的とする。
込み処理を行なうことができる割込み処理装置を提供す
ることを目的とする。
第１図は本発明の原理ブロック図を示す。同図中、10
1〜10nは複数（ｎ台）の外部装置、11は外部割込み制御
回路、121〜12mは複数（ｍ台）の中央処理装置である。
本発明はこれらからなる計算機システムの中央処理装置
121〜12mの各々にプライオリティエンコーダ131〜13mと
コード変換回路141〜14mを設けたものである。
1〜10nは複数（ｎ台）の外部装置、11は外部割込み制御
回路、121〜12mは複数（ｍ台）の中央処理装置である。
本発明はこれらからなる計算機システムの中央処理装置
121〜12mの各々にプライオリティエンコーダ131〜13mと
コード変換回路141〜14mを設けたものである。
ここで、プライオリティエンコーダ131〜13mは、外部
割込み制御回路11から送られる複数の第１の割込み要求
INT1と、その中央処理装置内部で発生した第２の割込み
要求INT2とを入力とし、それらのうち最も優先度の高い
割込み要求を選択してその割込みコードを出力する。
割込み制御回路11から送られる複数の第１の割込み要求
INT1と、その中央処理装置内部で発生した第２の割込み
要求INT2とを入力とし、それらのうち最も優先度の高い
割込み要求を選択してその割込みコードを出力する。
また、コード変換回路141〜14mは入力された割込みコ
ードが前記第１の割込み要求に基づくものであるときは
外部割込み受理コードを生成して出力する。
ードが前記第１の割込み要求に基づくものであるときは
外部割込み受理コードを生成して出力する。
外部装置101〜10nのいずれかより入力された複数の割
込み要求は、外部割込み制御回路11において中央処理装
置（CPU）121〜12mの中で最も優先度の高いCPUへ割込み
要求を送ることが決定される。
込み要求は、外部割込み制御回路11において中央処理装
置（CPU）121〜12mの中で最も優先度の高いCPUへ割込み
要求を送ることが決定される。
例えば、最も優先度の高いCPUが121のときには、外部
割込み制御回路11からCPU121へ第１の割込み要求があ
り、これによりプライオリティエンコーダ131から最も
優先度の高い割込み要求を選択してその割込みコードが
出力され、コード変換回路141により外部割込み受理コ
ードが生成される。
割込み制御回路11からCPU121へ第１の割込み要求があ
り、これによりプライオリティエンコーダ131から最も
優先度の高い割込み要求を選択してその割込みコードが
出力され、コード変換回路141により外部割込み受理コ
ードが生成される。
この外部割込み受理コードは外部割込み制御回路11へ
供給され、外部装置101〜10nのうちいずれかより入力さ
れた割込み要求のCPU121による受理が通知される。
供給され、外部装置101〜10nのうちいずれかより入力さ
れた割込み要求のCPU121による受理が通知される。
このように、本発明によれば、外部割込み受理コード
がマイクロプログラムではなく、ハードウェアであるコ
ード変換回路141〜14mにより生成される。
がマイクロプログラムではなく、ハードウェアであるコ
ード変換回路141〜14mにより生成される。
第２図は本発明の一実施例の構成図を示す。同図中、
10は外部装置で、第１図中の外部装置101〜10nのうちの
任意の一台だけを示しており、また第４図のSVP21及び2
2の任意の一台にも相当する。また、20はMCUで、第１図
の外部割込み制御回路11及び第４図のMCU3に相当する。
第２図では第１図のCPU121〜12mに相当するCPUは121と1
22の２台（すなわち、ｍ＝２）であり、便宜上そのうち
のCPU121の方だけを図示してある。本実施例ではMCU20
の構成は従来と同じであり、CPU121などCPUの構成が従
来と異なる。
10は外部装置で、第１図中の外部装置101〜10nのうちの
任意の一台だけを示しており、また第４図のSVP21及び2
2の任意の一台にも相当する。また、20はMCUで、第１図
の外部割込み制御回路11及び第４図のMCU3に相当する。
第２図では第１図のCPU121〜12mに相当するCPUは121と1
22の２台（すなわち、ｍ＝２）であり、便宜上そのうち
のCPU121の方だけを図示してある。本実施例ではMCU20
の構成は従来と同じであり、CPU121などCPUの構成が従
来と異なる。
第２図において、外部装置10から割込み要求が発生す
ると、その割込み要求はMCU20内の割込み要求保持回路2
1により、割込み要求が実際に処理開始されるまで保持
される。この割込み要求保持回路21は一般的なセット・
リセット型のフリップフロップで構成することができ、
後述する外部割込み受理コードの返送によりクリアされ
る。
ると、その割込み要求はMCU20内の割込み要求保持回路2
1により、割込み要求が実際に処理開始されるまで保持
される。この割込み要求保持回路21は一般的なセット・
リセット型のフリップフロップで構成することができ、
後述する外部割込み受理コードの返送によりクリアされ
る。
割込み要求保持回路21の出力は割込みマスク処理回路
221及び222に夫々供給され、ここで予め設定された割込
みマスクによりCPU121及び122が許可している割込み要
求のみが取り出される。割込みマスク処理回路221及び2
22は、実際には一つの割込み要因に対して、計算機シス
テムに存在するCPUの数だけ存在する。従って、MCU20の
中にはCPUの数と割込み要因の積に等しい数の割込みマ
スク処理回路が存在することになる。この割込みマスク
処理回路221及び222は割込みマスクを記憶するラッチ
と、実際のマスク処理を行なうAND回路とから構成する
ことができる。
221及び222に夫々供給され、ここで予め設定された割込
みマスクによりCPU121及び122が許可している割込み要
求のみが取り出される。割込みマスク処理回路221及び2
22は、実際には一つの割込み要因に対して、計算機シス
テムに存在するCPUの数だけ存在する。従って、MCU20の
中にはCPUの数と割込み要因の積に等しい数の割込みマ
スク処理回路が存在することになる。この割込みマスク
処理回路221及び222は割込みマスクを記憶するラッチ
と、実際のマスク処理を行なうAND回路とから構成する
ことができる。
割込みマスク処理回路221及び222によってCPU121及び
122が受理可能であることが確認された割込み要求はCPU
優先回路23に供給され、複数の割込み受理可能なCPU121
及び122の中で最も優先度の高いCPUに割込み要求を送る
ことが決定される。このCPU優先回路23も実際には計算
機システム内のCPUの数と割込み要因の積に等しい数だ
け存在する。
122が受理可能であることが確認された割込み要求はCPU
優先回路23に供給され、複数の割込み受理可能なCPU121
及び122の中で最も優先度の高いCPUに割込み要求を送る
ことが決定される。このCPU優先回路23も実際には計算
機システム内のCPUの数と割込み要因の積に等しい数だ
け存在する。
第３図にこのCPU優先回路23の一実施例の構成図を示
す。この例ではCPU121〜124の４台あり、AND回路32はCP
U121用の割込み要求がなく、かつ、CPU122用の割込み要
求があるときのみCPU122用の割込み要求を出力し、AND
回路32はCPU121と122からの各割込み要求がなく、か
つ、CPU123用の割込み要求があるときのみCPU123用の割
込み要求を出力し、更にAND回路34はCPU121〜123から割
込み要求がなく、かつ、CPU124用の割込み要求があった
ときのみCPU124用の割込み要求を出力し、またCPU121用
の割込み要求はそのまま次段へ通過出力させる。
す。この例ではCPU121〜124の４台あり、AND回路32はCP
U121用の割込み要求がなく、かつ、CPU122用の割込み要
求があるときのみCPU122用の割込み要求を出力し、AND
回路32はCPU121と122からの各割込み要求がなく、か
つ、CPU123用の割込み要求があるときのみCPU123用の割
込み要求を出力し、更にAND回路34はCPU121〜123から割
込み要求がなく、かつ、CPU124用の割込み要求があった
ときのみCPU124用の割込み要求を出力し、またCPU121用
の割込み要求はそのまま次段へ通過出力させる。
従って、この第３図に示すCPU優先回路23によれば、C
PU121が最も優先度が高く、次いでCPU122,123及び144の
順で優先度が低くなるように構成されている。なお、第
３図ではCPUの数は４であるが、前記したように第２図
ではCPUの数は２として図示してある。
PU121が最も優先度が高く、次いでCPU122,123及び144の
順で優先度が低くなるように構成されている。なお、第
３図ではCPUの数は４であるが、前記したように第２図
ではCPUの数は２として図示してある。
CPU優先回路23によりどのCPUに送るかが決定された割
込み要求は割込み要求フラグ241及び242のうち、割込み
要求を処理するCPUとして指定された方の割込み要求フ
ラグに記憶される。ここでは、一例としてCPU121により
割込み要求が処理されるものとすると、割込み要求フラ
グ241に割込み要求が記憶されることになる。この割込
み要求フラグ241,242も実際にはCPUの数と割込み要因の
積に等しい数だけ存在する。割込み要求フラグ241,242
は割込み要求の処理が開始されるまで保持されるもので
あり、後述する外部割込み受理コードの返送によりクリ
アされる。割込み要求フラグ241,242はセット・リセッ
ト型フリップフロップにより構成することができる。
込み要求は割込み要求フラグ241及び242のうち、割込み
要求を処理するCPUとして指定された方の割込み要求フ
ラグに記憶される。ここでは、一例としてCPU121により
割込み要求が処理されるものとすると、割込み要求フラ
グ241に割込み要求が記憶されることになる。この割込
み要求フラグ241,242も実際にはCPUの数と割込み要因の
積に等しい数だけ存在する。割込み要求フラグ241,242
は割込み要求の処理が開始されるまで保持されるもので
あり、後述する外部割込み受理コードの返送によりクリ
アされる。割込み要求フラグ241,242はセット・リセッ
ト型フリップフロップにより構成することができる。
第２図では１つの割り込み要求フラグで割り込み要求
の数の要求を保持できるように図示されている MCU20とCPU121及び122の間の通信は、配線の本数を削
減するために、本実施例ではシリアル通信方式をとるこ
ととする。そのために割込み要求フラグ241,242の各出
力は対応して設けられたシフトレジスタ251,252に並列
に供給され、ここで並直列変換されてからCPU121,122へ
シリアル転送される。このとき、シフトレジスタ251,25
2には複数の割込み要求がセットされる可能性がある。
また、シフトレジスタ251及び252の長さは割込み要因の
数と同じである（同期やチェックのために増加すること
はある）。また、シフトレジスタ251,252はここではCPU
が121と122の２台なので２つであるが、CPUがｍ台とす
れば、このシフトレジスタもｍ台設けられる。
の数の要求を保持できるように図示されている MCU20とCPU121及び122の間の通信は、配線の本数を削
減するために、本実施例ではシリアル通信方式をとるこ
ととする。そのために割込み要求フラグ241,242の各出
力は対応して設けられたシフトレジスタ251,252に並列
に供給され、ここで並直列変換されてからCPU121,122へ
シリアル転送される。このとき、シフトレジスタ251,25
2には複数の割込み要求がセットされる可能性がある。
また、シフトレジスタ251及び252の長さは割込み要因の
数と同じである（同期やチェックのために増加すること
はある）。また、シフトレジスタ251,252はここではCPU
が121と122の２台なので２つであるが、CPUがｍ台とす
れば、このシフトレジスタもｍ台設けられる。
CPU121の中では、上記のシフトレジスタ251からシリ
アルに入力された外部割込み要求データをシフトレジス
タ26により直並列変換してからプライオリティエコーダ
131に入力する。このシフトレジスタ26の並列出力は１
ビットが一つの割込み要因に対応している。
アルに入力された外部割込み要求データをシフトレジス
タ26により直並列変換してからプライオリティエコーダ
131に入力する。このシフトレジスタ26の並列出力は１
ビットが一つの割込み要因に対応している。
プライオリティエンコーダ131には上記の外部割込み
要求データと共にCPU122内部で発生された割込み要求も
入力されており、プライオリティエンコーダ131はこれ
らのなかで最も優先度の高い割込み要求を選択し、選択
した割込み要求についての割込みコードを出力する。こ
のプライオリティエンコーダ131の構成は従来より公知
のものである。
要求データと共にCPU122内部で発生された割込み要求も
入力されており、プライオリティエンコーダ131はこれ
らのなかで最も優先度の高い割込み要求を選択し、選択
した割込み要求についての割込みコードを出力する。こ
のプライオリティエンコーダ131の構成は従来より公知
のものである。
プライオリティエンコーダ131より取り出された割込
みコードは割込みコードラッチ27により保持された後、
CPU121内部の所定の回路部へ転送されて割込み処理を開
始させる一方、本実施例の要部であるコード変換回路14
1に入力される。
みコードは割込みコードラッチ27により保持された後、
CPU121内部の所定の回路部へ転送されて割込み処理を開
始させる一方、本実施例の要部であるコード変換回路14
1に入力される。
コード変換回路141は従来プログラムで行なっている
部分をハードウェア化したもので、外部装置10からの割
込みによるものかどうかという判定と、外部装置10から
の割込みの場合に外部割込み受理コードを生成すること
とを行なう。外部割込み受理コードの形式は従来と同じ
である。
部分をハードウェア化したもので、外部装置10からの割
込みによるものかどうかという判定と、外部装置10から
の割込みの場合に外部割込み受理コードを生成すること
とを行なう。外部割込み受理コードの形式は従来と同じ
である。
ここでは外部装置10からの割込み要求があり、それが
CPU121で処理されるように制御されているので、コード
変換回路141は入力された割込みコードから、その割込
み要因に対応した所定のビットがセットされた外部割込
み受理コードを生成して出力する。すなわち、プライオ
リティエンコーダ131により、割込み要求が複数あった
としても、その中から最優先のものが一つだけ出力され
るから、コード変換回路141からは１ビットだけがセッ
トされた外部割込み受理コードが出力され、シフトレジ
スタ28に入力される。
CPU121で処理されるように制御されているので、コード
変換回路141は入力された割込みコードから、その割込
み要因に対応した所定のビットがセットされた外部割込
み受理コードを生成して出力する。すなわち、プライオ
リティエンコーダ131により、割込み要求が複数あった
としても、その中から最優先のものが一つだけ出力され
るから、コード変換回路141からは１ビットだけがセッ
トされた外部割込み受理コードが出力され、シフトレジ
スタ28に入力される。
なお、プライオリティエンコーダ131によりCPU121内
部で発生された割込み要求が選択されてその割込みコー
ドが出力された場合は、コード変換回路141の並列出力
はすべての外部割込み要因に対し受理されなかったこと
を示すオール“0"となる。よって、外部割込み要因の有
無に関係なく常にコード変換回路141の並列出力はシフ
トレジスタ28に入力され、ここで並直列変換された後MC
U20へシリアル転送され、MCU20内のシフトレジスタ29で
直並列変換される。
部で発生された割込み要求が選択されてその割込みコー
ドが出力された場合は、コード変換回路141の並列出力
はすべての外部割込み要因に対し受理されなかったこと
を示すオール“0"となる。よって、外部割込み要因の有
無に関係なく常にコード変換回路141の並列出力はシフ
トレジスタ28に入力され、ここで並直列変換された後MC
U20へシリアル転送され、MCU20内のシフトレジスタ29で
直並列変換される。
シフトレジスタ29の並列出力は１ビットが一つの外部
割込み要因に対応している。従って、外部割込み受理コ
ードが入力された場合はその割込み要因に対応した所定
の１ビットが論理レベル“1"となっており、これが割込
み要求保持回路21をクリアすると同時に、割込み要求フ
ラグ241をクリアする。
割込み要因に対応している。従って、外部割込み受理コ
ードが入力された場合はその割込み要因に対応した所定
の１ビットが論理レベル“1"となっており、これが割込
み要求保持回路21をクリアすると同時に、割込み要求フ
ラグ241をクリアする。
なお、外部割込み受理コードがCPU121よりMCU20へ送
られてから割込み要求フラグ241がクリアされ、プライ
オリティエンコーダ131の入力が変化するまでは時間が
若干必要となる。しかし、一般的にはCPU121内での割込
み処理時間はこれよりも十分に長い時間かかるので、受
理した外部割込み要求が再度受理されてしまうことはな
い。
られてから割込み要求フラグ241がクリアされ、プライ
オリティエンコーダ131の入力が変化するまでは時間が
若干必要となる。しかし、一般的にはCPU121内での割込
み処理時間はこれよりも十分に長い時間かかるので、受
理した外部割込み要求が再度受理されてしまうことはな
い。
このように、本実施例によれば、外部割込み受理コー
ドをコード変換回路141により生成しているので、従来
のマイクロプログラムによるものに比べてかなり高速に
外部割込み受理をMCU20に通知することができる。
ドをコード変換回路141により生成しているので、従来
のマイクロプログラムによるものに比べてかなり高速に
外部割込み受理をMCU20に通知することができる。
なお、第２図には図示されていないが、コード変換回
路141の出力をマイクロプログラムで読むよう構成する
ことができ、この場合には外部装置10からの割込みに対
するCPU内部の割込み処理を従来より少ないステップ数
で行なうことができる。
路141の出力をマイクロプログラムで読むよう構成する
ことができ、この場合には外部装置10からの割込みに対
するCPU内部の割込み処理を従来より少ないステップ数
で行なうことができる。
上述の如く、本発明によれば、入力された割込みコー
ドが外部装置からの割込みであるかどうかの判断と、そ
の割込みコードが外部装置からのものであった場合には
外部割込み受理コードを生成することをマイクロプログ
ラムでなくハードウェアで行なうようにしたため従来に
比べて高速に外部割込み要求の受理を通知できると共
に、CPU内で発生した割込みに対しても高速に割込み処
理を行なうことができ、またこのことから外部割込み要
因が従来の数倍程度増えたとしても従来と同程度又はそ
れより速い時間で割込み処理及び通知ができ、更に従来
に比べてマイクロプログラムの領域を削減することがで
き、これは特に外部割込み要因が多いほど効果的である
等の特長を有するものである。
ドが外部装置からの割込みであるかどうかの判断と、そ
の割込みコードが外部装置からのものであった場合には
外部割込み受理コードを生成することをマイクロプログ
ラムでなくハードウェアで行なうようにしたため従来に
比べて高速に外部割込み要求の受理を通知できると共
に、CPU内で発生した割込みに対しても高速に割込み処
理を行なうことができ、またこのことから外部割込み要
因が従来の数倍程度増えたとしても従来と同程度又はそ
れより速い時間で割込み処理及び通知ができ、更に従来
に比べてマイクロプログラムの領域を削減することがで
き、これは特に外部割込み要因が多いほど効果的である
等の特長を有するものである。
第１図は本発明の原理ブロック図、 第２図は本発明の一実施例の構成図、 第３図はCPU優先回路の一実施例の構成図、 第４図は複数CPUを持つ計算機システムの一例のブロッ
ク図 を示す。 図において、 101〜10n,10は外部装置、 11は外部割込み制御回路、 121〜12mは中央処理装置（CPU）、 131〜13mはプライオリティエンコーダ、 141〜14mはコード変換回路 である。
ク図 を示す。 図において、 101〜10n,10は外部装置、 11は外部割込み制御回路、 121〜12mは中央処理装置（CPU）、 131〜13mはプライオリティエンコーダ、 141〜14mはコード変換回路 である。
Claims (1)
- 【請求項１】外部装置（101〜10n）からの割込み要求を
複数の中央処理装置（121〜12m）のうちのどの中央処理
装置で処理するかを決定する外部割込み制御回路（11）
をもつ計算機システムの前記複数の中央処理装置（121
〜12m）内に各々設けられる割込み処理装置において、 前記外部割込み制御回路（11）から送られる複数の第１
の割込み要求と、その中央処理装置内部で発生した第２
の割込み要求とを入力とし、それらのうち最も優先度の
高い割込み要求を選択してその割込みコードを出力する
プライオリティエンコーダ（131〜13m）と、 該プライオリティエンコーダ（131〜13m）からの割込み
コードをデコードし、該割込みコードが前記第１の割込
み要求に基づくものであるときは該第１の割込み要求の
中で受理された割込み要求に対する外部割込み受理コー
ドを生成するコード変換回路（14〜１〜14m）とからな
り、 該外部割込み受理コードを前記外部割込み制御回路（1
1）に供給して、外部装置（101〜10n）からの割込み要
求の受理を通知することを特徴とする割込み処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63234203A JP2582414B2 (ja) | 1988-09-19 | 1988-09-19 | 割込み処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63234203A JP2582414B2 (ja) | 1988-09-19 | 1988-09-19 | 割込み処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0281253A JPH0281253A (ja) | 1990-03-22 |
| JP2582414B2 true JP2582414B2 (ja) | 1997-02-19 |
Family
ID=16967306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63234203A Expired - Fee Related JP2582414B2 (ja) | 1988-09-19 | 1988-09-19 | 割込み処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2582414B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62194568A (ja) * | 1986-02-21 | 1987-08-27 | Yokogawa Electric Corp | システム・バス権制御回路 |
-
1988
- 1988-09-19 JP JP63234203A patent/JP2582414B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0281253A (ja) | 1990-03-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |