JPS62194568A - システム・バス権制御回路 - Google Patents
システム・バス権制御回路Info
- Publication number
- JPS62194568A JPS62194568A JP3655786A JP3655786A JPS62194568A JP S62194568 A JPS62194568 A JP S62194568A JP 3655786 A JP3655786 A JP 3655786A JP 3655786 A JP3655786 A JP 3655786A JP S62194568 A JPS62194568 A JP S62194568A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- request signal
- card
- signal
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 5
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000011111 cardboard Substances 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Landscapes
- Bus Control (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、コンピュータ等において、現数のカード基板
が接続されるシステム・バスのマスター権を獲１！？す
るために各カードに設けられるシステム・バス権制御回
路に関するものである。
が接続されるシステム・バスのマスター権を獲１！？す
るために各カードに設けられるシステム・バス権制御回
路に関するものである。
〈従来の技術〉
コンピュータ等において、複数のカード基板が接続され
るシステム・バスに対して、アドレスを出力し、データ
の転送を制御する権利であるバス・マスター権（以後、
バス権と呼ぶ）をコントロールする場合、システムの中
核となるｃＰＵカード等にバス権をコントロールするバ
ス・アービタを持たせることが多い。
るシステム・バスに対して、アドレスを出力し、データ
の転送を制御する権利であるバス・マスター権（以後、
バス権と呼ぶ）をコントロールする場合、システムの中
核となるｃＰＵカード等にバス権をコントロールするバ
ス・アービタを持たせることが多い。
しかし、マルチプロセッサ・システムのように、どのカ
ードも対等な立場にあるものによって組まれたシステム
では、全てのカードがいつでも組み込まれているわけで
はなく、バス・アービタを設置する場所があるとは限ら
ない。また、バス・アービタ専用のカードを常駐させる
のもシスデム構築の無駄となる場合がある。
ードも対等な立場にあるものによって組まれたシステム
では、全てのカードがいつでも組み込まれているわけで
はなく、バス・アービタを設置する場所があるとは限ら
ない。また、バス・アービタ専用のカードを常駐させる
のもシスデム構築の無駄となる場合がある。
そこで、バス・アービタのように、バス権を集中的に管
理する方法ではなく、システムを構成する各々のカード
がそれぞれ独立にバス権を獲得する方法が考えられ、従
来は、各カードのバス権要求信号を競合させ、バス権を
獲得することができなかったカードはバス権要求信号を
引き上げ、再びパス１Ｗ要求信号を出力し直す方式があ
ったが、この方式であると、競合レベルが低いカードは
競合の度毎に負けてバス権が獲得できないという欠点が
あった。
理する方法ではなく、システムを構成する各々のカード
がそれぞれ独立にバス権を獲得する方法が考えられ、従
来は、各カードのバス権要求信号を競合させ、バス権を
獲得することができなかったカードはバス権要求信号を
引き上げ、再びパス１Ｗ要求信号を出力し直す方式があ
ったが、この方式であると、競合レベルが低いカードは
競合の度毎に負けてバス権が獲得できないという欠点が
あった。
〈発明が解決しようとする問題点〉
本発明が解決しようとする問題は、中心となるカードを
必要とぜずにシステム・バスのバス権を制御することで
あり、本発明は、競合レベルの低いカードでも確実にバ
ス権を獲得できるようにすることを目的とする。
必要とぜずにシステム・バスのバス権を制御することで
あり、本発明は、競合レベルの低いカードでも確実にバ
ス権を獲得できるようにすることを目的とする。
く問題を解決するための手段〉
上記した問題を解決すための本発明の構成は、複数のカ
ードが接続されるシステム・バスのバス）番を要求する
信号ラインの空き状態を監視する空き検出回路と、この
空き状態と内部のバス権要求を監視してバス権要求信号
を出力しこれをパス権終了まで保持するバス権要求信号
発生回路と、前記複数の要求信号ラインから最も高いレ
ベルの要求信号を選択しこれに対応したコード信号を出
力するエンコーダと、自己のバス権要求レベルが設定さ
れる設定回路と、前記コード信号と前記自己の要求設定
レベルとを比較する比較回路と、前記バス権要求信号と
前記比較出力を入力してバス権獲得信号を出力するタイ
ミング回路とからなるシステム・バス権制御回路である
。
ードが接続されるシステム・バスのバス）番を要求する
信号ラインの空き状態を監視する空き検出回路と、この
空き状態と内部のバス権要求を監視してバス権要求信号
を出力しこれをパス権終了まで保持するバス権要求信号
発生回路と、前記複数の要求信号ラインから最も高いレ
ベルの要求信号を選択しこれに対応したコード信号を出
力するエンコーダと、自己のバス権要求レベルが設定さ
れる設定回路と、前記コード信号と前記自己の要求設定
レベルとを比較する比較回路と、前記バス権要求信号と
前記比較出力を入力してバス権獲得信号を出力するタイ
ミング回路とからなるシステム・バス権制御回路である
。
く作用〉
本発明のシステム・バス制御回路は、バス権要求を行な
うカードが要求信号ラインの空き状態を見てバス権要求
信号を出力し、複数のカードがバス権を要求した場合は
最も要求レベルの高いカードのバス権要求信号に対応し
たコードが作成され、このコードと予め設定された自己
の要求レベルを比較して一致したカードがバス権を５Ｍ
得し、この要求信号をバス権獲得またはバス権使用終了
まで保持する。
うカードが要求信号ラインの空き状態を見てバス権要求
信号を出力し、複数のカードがバス権を要求した場合は
最も要求レベルの高いカードのバス権要求信号に対応し
たコードが作成され、このコードと予め設定された自己
の要求レベルを比較して一致したカードがバス権を５Ｍ
得し、この要求信号をバス権獲得またはバス権使用終了
まで保持する。
〈実施例〉
第２図は本発明のシステム・バス制御回路を実施したカ
ードによって構成されたシステムの全体構成を表わした
ものである。この図において、カード＃１．＃２．〜．
＃ｎはシステム・バスＳＢに接続され、各カード＃１．
＃２．〜．＃ｎはシステム・バスＳＢのバス権を要求で
き、このバス権要求信号は、各カード＃１．＃２．〜．
＃ｎに１本ずつ割り当てられるｎ本のバス権要求信号ラ
インｌにより授受される。各カード＃１．＃２゜〜、＃
ｎには本発明のシステム・バス制御回路が設けられる。
ードによって構成されたシステムの全体構成を表わした
ものである。この図において、カード＃１．＃２．〜．
＃ｎはシステム・バスＳＢに接続され、各カード＃１．
＃２．〜．＃ｎはシステム・バスＳＢのバス権を要求で
き、このバス権要求信号は、各カード＃１．＃２．〜．
＃ｎに１本ずつ割り当てられるｎ本のバス権要求信号ラ
インｌにより授受される。各カード＃１．＃２゜〜、＃
ｎには本発明のシステム・バス制御回路が設けられる。
第１図は、バス権要求信号ラインｌに接続されたカード
＃１に設けられた本発明のシステム・バス制御回路の構
成ブロック図であり、第２図に示した全てのカード＃１
．＃２．〜．＃ｎに同様の回路が設置される。
＃１に設けられた本発明のシステム・バス制御回路の構
成ブロック図であり、第２図に示した全てのカード＃１
．＃２．〜．＃ｎに同様の回路が設置される。
第１図において、１はシステム・バスＳＢの空き状態を
検出する検出回路、２はカード＃ｉの内部り日ら発生し
たバス権要求Ｒを受けてバス権要求信号ｒ１を発明する
要求信号発生部であり、このバス権要求４ｎ ＠ｒ ｌ
はバス権要求信号ライン！に対して自己の要求レベルと
同じレベルのラインに接続される。３は複数のカードか
らバス権要求信号が発信されている場合に、最も高いレ
ベルのバス権要求信号に対応したコードを作成するプラ
イオリティ・エンコーダ、４は自己のカード＃ｉの要求
レベルが設定される要求レベル設定回路、５はプライオ
リティ・エンコーダ３からのコード信号と要求レベル設
定回路４の要求レベルとを比較するレベル比較器、６は
バス権要求信号ｒ１とレベル比較器５からの比較出力に
よってバス権獲得信号ｒ２を出力するタイミング回路で
ある。
検出する検出回路、２はカード＃ｉの内部り日ら発生し
たバス権要求Ｒを受けてバス権要求信号ｒ１を発明する
要求信号発生部であり、このバス権要求４ｎ ＠ｒ ｌ
はバス権要求信号ライン！に対して自己の要求レベルと
同じレベルのラインに接続される。３は複数のカードか
らバス権要求信号が発信されている場合に、最も高いレ
ベルのバス権要求信号に対応したコードを作成するプラ
イオリティ・エンコーダ、４は自己のカード＃ｉの要求
レベルが設定される要求レベル設定回路、５はプライオ
リティ・エンコーダ３からのコード信号と要求レベル設
定回路４の要求レベルとを比較するレベル比較器、６は
バス権要求信号ｒ１とレベル比較器５からの比較出力に
よってバス権獲得信号ｒ２を出力するタイミング回路で
ある。
このように構成された本発明のシステム・バス権制御回
路は次のように動作する。
路は次のように動作する。
このカード＃ｉからシステム・バス権使用要求Ｒが発生
すると、要求信号発生部２はシステム・バスＳＢの空ぎ
状態を空き検出口ｖ８１より受信して、どのカードから
もバス権要求信号が発生していないことを確認してバス
権要求信号ｒｌがセツトされる。
すると、要求信号発生部２はシステム・バスＳＢの空ぎ
状態を空き検出口ｖ８１より受信して、どのカードから
もバス権要求信号が発生していないことを確認してバス
権要求信号ｒｌがセツトされる。
複数のカードから同時にバス権要求イ二号が発生してい
ることがあるが、この時はプライオリティ・エンコーダ
３によって競合が解消される。即ち、プライオリティ・
エンコーダ３は、バス権要求信号ラインｌと、自己のカ
ード＃ｉからのバス権要求信号ｒｌを入力し、最もレベ
ルの高いバス権要求信号に対応したコード信号が作成さ
れる。
ることがあるが、この時はプライオリティ・エンコーダ
３によって競合が解消される。即ち、プライオリティ・
エンコーダ３は、バス権要求信号ラインｌと、自己のカ
ード＃ｉからのバス権要求信号ｒｌを入力し、最もレベ
ルの高いバス権要求信号に対応したコード信号が作成さ
れる。
このコード信号は、要求レベル設定回路４にこのカード
＃ｉに対して予め設定されている要求レベルとレベル比
較器５にて比較され、一致すればこのカード＃ｉがバス
権を獲得てきる。タイミング回路６は、遅延回路、アン
ド・ゲートより構成され、バス権要求信号ｒ、とレベル
比較器５の信号を入力して遅延させ、レベル比較器５の
出力が不安定な領域を避けてパス権獲１り信号ｒ２を出
力する。
＃ｉに対して予め設定されている要求レベルとレベル比
較器５にて比較され、一致すればこのカード＃ｉがバス
権を獲得てきる。タイミング回路６は、遅延回路、アン
ド・ゲートより構成され、バス権要求信号ｒ、とレベル
比較器５の信号を入力して遅延させ、レベル比較器５の
出力が不安定な領域を避けてパス権獲１り信号ｒ２を出
力する。
バス権要求信号ｒ＋は、カード＃ｉ内部で要求が発生し
てからバス権を獲得し、バスの使用が終了するまで、要
求信号発生部２内の例えばフリップ・フロップ回路等に
て保持される。このため、バス権を獲得してからバスを
使用している間に、他のカードが新たにバス権要求信号
を出力することはない。そして、このカードがバス権使
用を終了すると、次に高いレベルのカードがバス権を獲
得する。
てからバス権を獲得し、バスの使用が終了するまで、要
求信号発生部２内の例えばフリップ・フロップ回路等に
て保持される。このため、バス権を獲得してからバスを
使用している間に、他のカードが新たにバス権要求信号
を出力することはない。そして、このカードがバス権使
用を終了すると、次に高いレベルのカードがバス権を獲
得する。
このようにして、複数のカードが同時にバス権要求信号
を発生した場合であっても、要求レベル類に順次バス権
を獲１りしていくため、低い要求レベルのカードであっ
ても確実にバス権を獲得することができる。
を発生した場合であっても、要求レベル類に順次バス権
を獲１りしていくため、低い要求レベルのカードであっ
ても確実にバス権を獲得することができる。
第３図は、本発明の回路の実際の動作をタイム・チャー
トで表わしたものであり、それぞれ、カード＃ｎ、＃ｎ
−１，９ｎ−２のバス権要求信号と、レベル比較器の一
致出力を表わしたものである。
トで表わしたものであり、それぞれ、カード＃ｎ、＃ｎ
−１，９ｎ−２のバス権要求信号と、レベル比較器の一
致出力を表わしたものである。
この例は、バス権要求信号がカード＃ｎ、 ＃ｎ−１．
＃ｎ−２にＪ５いて同時に発生した場合であり、カード
＃ ｎ 、 ＃ ｎ −１、＃ ｎ −２の順番に要求
レベルが高い場合である。それぞれのカードにてバス権
要求信号が発生すると、カード＃ｎにおいて、レベル比
較器の一致出力の立ち上がりが不安定な領域を避けてタ
イミング回路からバス権獲得信号が出力され、カード＃
ｎがバス権を獲得する。
＃ｎ−２にＪ５いて同時に発生した場合であり、カード
＃ ｎ 、 ＃ ｎ −１、＃ ｎ −２の順番に要求
レベルが高い場合である。それぞれのカードにてバス権
要求信号が発生すると、カード＃ｎにおいて、レベル比
較器の一致出力の立ち上がりが不安定な領域を避けてタ
イミング回路からバス権獲得信号が出力され、カード＃
ｎがバス権を獲得する。
カード＃ｎのバス権使用が終了すると、カード＃ｎ−１
にＪ５いて一致出力が立ら上がり、今度はカード＃ｎ−
１がバス権をＩｍする。カード＃ｎがバス権を獲得して
いる間であっても、カード＃ｎ−１はバス権要求信号を
出力し続けている。
にＪ５いて一致出力が立ら上がり、今度はカード＃ｎ−
１がバス権をＩｍする。カード＃ｎがバス権を獲得して
いる間であっても、カード＃ｎ−１はバス権要求信号を
出力し続けている。
同様に、カード＃ｎ−２において、カード＃ｎ。
＃ｎ−１がバス権を獲得している間にもバス権要求信号
は出力されており、カード＃ｎ−１のバス権使用が終了
するとカード＃ｎ−２がバス権を獲＋６する。
は出力されており、カード＃ｎ−１のバス権使用が終了
するとカード＃ｎ−２がバス権を獲＋６する。
以上のように、同時にバス権要求が発信されたカードが
順次バス権を獲得していく。
順次バス権を獲得していく。
〈発明の効果〉
本発明のシステム・バス（Ｗ制御回路によれば、バス権
要求をｊテなうカードが要求信号ラインの空き状！＆を
見てバス権要求信号を出力し、複数のカードがバス権を
要求した場合は最も要求レベルの高いカードのバス権要
求信号に対応したコードが作成され、このコードと予め
設定された自己の要求レベルを比較して一致したカード
がバス権を獲得し、この要求信号をバスｌ１ｒｉ獲得ま
たはバス権使用終了まで保持するので、中心となるカー
ドを必要とせずにシステム・バスのバス権を制御するこ
とができ、競合レベルの低いカードでも確実にバス権を
！得できる。
要求をｊテなうカードが要求信号ラインの空き状！＆を
見てバス権要求信号を出力し、複数のカードがバス権を
要求した場合は最も要求レベルの高いカードのバス権要
求信号に対応したコードが作成され、このコードと予め
設定された自己の要求レベルを比較して一致したカード
がバス権を獲得し、この要求信号をバスｌ１ｒｉ獲得ま
たはバス権使用終了まで保持するので、中心となるカー
ドを必要とせずにシステム・バスのバス権を制御するこ
とができ、競合レベルの低いカードでも確実にバス権を
！得できる。
第１図は本発明を実施したシステム・バス権制御回路の
構成ブロック図、第２図は本発明のシステム・バス権制
御回路を段ｆｌＴ シた少数のカードを備えるシステム
全体の図、第３図は本発明の本発明の回路の実際の動作
を表わしたタイム・チ↑？−トである。 １・・・空き検出回路、２・・・要求信号発生部、３・
・・プライオリティ・エンコーダ、４・・・要求レベル
設定回路、５・・・レベル比較器、６・・・タイミング
回路。
構成ブロック図、第２図は本発明のシステム・バス権制
御回路を段ｆｌＴ シた少数のカードを備えるシステム
全体の図、第３図は本発明の本発明の回路の実際の動作
を表わしたタイム・チ↑？−トである。 １・・・空き検出回路、２・・・要求信号発生部、３・
・・プライオリティ・エンコーダ、４・・・要求レベル
設定回路、５・・・レベル比較器、６・・・タイミング
回路。
Claims (1)
- 複数のカードが接続されるシステム・バスのバス権を要
求する信号ラインの空き状態を監視する空き検出回路と
、この空き状態と内部のバス権要求を監視してバス権要
求信号を出力しバス権終了までこれを保持するバス権要
求信号発生回路と、前記複数の要求信号ラインから最も
高いレベルの要求信号を選択しこれに対応したコード信
号を出力するエンコーダと、自己のバス権要求レベルが
設定される設定回路と、前記コード信号と前記自己の要
求設定レベルとを比較する比較回路と、前記バス権要求
信号と前記比較出力を入力してバス権獲得信号を出力す
るタイミング回路とからなるシステム・バス権制御回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3655786A JPS62194568A (ja) | 1986-02-21 | 1986-02-21 | システム・バス権制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3655786A JPS62194568A (ja) | 1986-02-21 | 1986-02-21 | システム・バス権制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62194568A true JPS62194568A (ja) | 1987-08-27 |
Family
ID=12473056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3655786A Pending JPS62194568A (ja) | 1986-02-21 | 1986-02-21 | システム・バス権制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62194568A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0281253A (ja) * | 1988-09-19 | 1990-03-22 | Fujitsu Ltd | 割込み処理装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5914032A (ja) * | 1982-07-14 | 1984-01-24 | Fuji Electric Co Ltd | バスシステム |
-
1986
- 1986-02-21 JP JP3655786A patent/JPS62194568A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5914032A (ja) * | 1982-07-14 | 1984-01-24 | Fuji Electric Co Ltd | バスシステム |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0281253A (ja) * | 1988-09-19 | 1990-03-22 | Fujitsu Ltd | 割込み処理装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4449183A (en) | Arbitration scheme for a multiported shared functional device for use in multiprocessing systems | |
| US4626843A (en) | Multi-master communication bus system with parallel bus request arbitration | |
| DE69913500D1 (de) | Mehrprozessor-Anordnung mit geteiltem Speicherzugriff unter Vorrang-Kontrolle | |
| KR920006858A (ko) | 직접 메모리 억세스 테이타 전송중의 버스 중재 최적화 방법 및 장치 | |
| JPH08255124A (ja) | データ処理システムおよび方法 | |
| US3924241A (en) | Memory cycle initiation in response to the presence of the memory address | |
| JPH04283805A (ja) | マイクロプロセッサシステムを動作させるための装置 | |
| US5931931A (en) | Method for bus arbitration in a multiprocessor system | |
| JPS62194568A (ja) | システム・バス権制御回路 | |
| JPH0581178A (ja) | パイプラインバス | |
| JPH0210459A (ja) | バス使用権決定方式 | |
| JPS61248153A (ja) | マルチプロセツサシステムにおけるメモリアクセス制御方式 | |
| JPS61264463A (ja) | バス制御方式 | |
| KR100307620B1 (ko) | 백플레인버스를시분할방식으로사용하기위한버스용모듈 | |
| JP2990692B2 (ja) | バス獲得制御方式 | |
| JPS584375B2 (ja) | メモリ・アクセス制御方式 | |
| KR950009071B1 (ko) | 하이파이 버스(HiPi Bus)의 데이타 전송 제어장치 | |
| JPH01118952A (ja) | マルチプロセッサシステムの自己識別方式 | |
| JPH0310355A (ja) | 共通バス優先制御方法 | |
| JPS6019022B2 (ja) | バス使用権制御方式 | |
| JPS6273358A (ja) | マイクロコンピユ−タとその周辺装置の制御方法 | |
| KR840000165B1 (ko) | 버스(bus) 제어 방식 | |
| JPS59231952A (ja) | マルチプロセツサ間通信制御方式 | |
| KR100258631B1 (ko) | 멀티 프로세서 시스템의 버스 사용권 중재 장치 | |
| JPH043239A (ja) | バス制御装置 |